JPS5910074B2 - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
- Publication number
- JPS5910074B2 JPS5910074B2 JP7573205A JP7320575A JPS5910074B2 JP S5910074 B2 JPS5910074 B2 JP S5910074B2 JP 7573205 A JP7573205 A JP 7573205A JP 7320575 A JP7320575 A JP 7320575A JP S5910074 B2 JPS5910074 B2 JP S5910074B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- region
- memory device
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
- H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
Landscapes
- Non-Volatile Memory (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明は電気的に情報の書込みおよび消去が可Ｚ能で、
かつ情報の保持に外部より電力を与える必要のない記憶
効果をもつ半導体装置に関するもので、特にゲート電極
下の絶縁膜と浮遊ゲート電極の構造の改良に関するもの
であつて、集積回路化可能ならびにその製造工程が簡易
化された半導体不揮発生記憶装置に関する。
かつ情報の保持に外部より電力を与える必要のない記憶
効果をもつ半導体装置に関するもので、特にゲート電極
下の絶縁膜と浮遊ゲート電極の構造の改良に関するもの
であつて、集積回路化可能ならびにその製造工程が簡易
化された半導体不揮発生記憶装置に関する。
本発明はたとえば第１図に示したような二層ゲート絶縁
膜をもつ浮遊ゲート方式の記憶素子を与える。
膜をもつ浮遊ゲート方式の記憶素子を与える。
すなわち第１図に与えた記憶素子では、ゲート絶縁膜Ｔ
および８と浮遊ゲート６とがチャネル領域４と同一形状
でしかも同一重な力位置に設けられており、チャネル領
域４上の構造は一様であり）しかもソース領域２および
ドレン領域３と浮遊ゲート６との重なり部分は存在して
いない。以下本発明を図面および実施例によつてさらに
詳細に説明するが、これらは例示にすぎず、本発明の精
神を逸脱することなくいろいろな変形があり得ることは
勿論である。また説明の都合上、図面は要部を拡大して
示してあるので注意を要する。第２図乃至第４図および
第１図は本発明による記憶素子の一実施例を示し、第１
図に示した構造を実現する工程を説明するものである。
また本実施例は直接トンネル注入型浮遊ゲート方式の記
憶素子に関するものであるが、製造工程においてその仕
様条件を少し変えるのみで、他の方式すなわちフアウラ
ー・ノードハイム・トンネル注入型浮遊ゲート方式の記
憶素子が容易に実現されることは明らかである。本発明
の主旨はゲート絶縁膜Ｔおよび８と浮遊ゲート６とをチ
ャネル領域と同一形状で同一重なち位置に形成するとこ
ろにあＶ）その製造工程も従来の記憶素子の製造工程に
くらべて簡易化されている。半導体基板１は、Ｐ導電型
、比抵抗１０Ω・訓面方位（１００）面のシリコン基板
である。
および８と浮遊ゲート６とがチャネル領域４と同一形状
でしかも同一重な力位置に設けられており、チャネル領
域４上の構造は一様であり）しかもソース領域２および
ドレン領域３と浮遊ゲート６との重なり部分は存在して
いない。以下本発明を図面および実施例によつてさらに
詳細に説明するが、これらは例示にすぎず、本発明の精
神を逸脱することなくいろいろな変形があり得ることは
勿論である。また説明の都合上、図面は要部を拡大して
示してあるので注意を要する。第２図乃至第４図および
第１図は本発明による記憶素子の一実施例を示し、第１
図に示した構造を実現する工程を説明するものである。
また本実施例は直接トンネル注入型浮遊ゲート方式の記
憶素子に関するものであるが、製造工程においてその仕
様条件を少し変えるのみで、他の方式すなわちフアウラ
ー・ノードハイム・トンネル注入型浮遊ゲート方式の記
憶素子が容易に実現されることは明らかである。本発明
の主旨はゲート絶縁膜Ｔおよび８と浮遊ゲート６とをチ
ャネル領域と同一形状で同一重なち位置に形成するとこ
ろにあＶ）その製造工程も従来の記憶素子の製造工程に
くらべて簡易化されている。半導体基板１は、Ｐ導電型
、比抵抗１０Ω・訓面方位（１００）面のシリコン基板
である。
第２図は、半導体基板１上に、酸素ガスと窒素ガスの流
量比が１０−２の酸化雰囲気中、１０００℃で１５分間
熱酸化をおこない厚さ２７λの熱酸化膜５を形成し、し
かる後半導体基板１をすみやかにシリコン薄膜形成装置
内に移し、上記熱酸化膜５上全面に多結晶シリコン薄膜
６を形成する。シリコン薄膜形成装置においては、Ｎ２
ガス３０ｔ／ＭｉｎｓＡｒ希釈の４０１）ＳｉＨ４ガス
０．２ｔ／Ｍｉｎよりなる割合の混合気体を横型反応管
中の基板１の位置に導入し、温度６００℃でＳｉＨ４→
Ｓｉ＋２Ｈ２ なる反応を生ぜしめ、約７５０人の多結晶シリコン薄膜
６を形成する。
量比が１０−２の酸化雰囲気中、１０００℃で１５分間
熱酸化をおこない厚さ２７λの熱酸化膜５を形成し、し
かる後半導体基板１をすみやかにシリコン薄膜形成装置
内に移し、上記熱酸化膜５上全面に多結晶シリコン薄膜
６を形成する。シリコン薄膜形成装置においては、Ｎ２
ガス３０ｔ／ＭｉｎｓＡｒ希釈の４０１）ＳｉＨ４ガス
０．２ｔ／Ｍｉｎよりなる割合の混合気体を横型反応管
中の基板１の位置に導入し、温度６００℃でＳｉＨ４→
Ｓｉ＋２Ｈ２ なる反応を生ぜしめ、約７５０人の多結晶シリコン薄膜
６を形成する。
上記の条件における薄膜６の堆積速度は７５人／Ｍｉｎ
である。しかる後、上記半導体基板１を湿式熱酸化炉に
挿入し、上記多結晶シリコン薄膜６上全面を酸化し、上
記薄膜６の一部をシリコン酸化膜とし、絶縁膜７を形成
する。上記第１ゲート絶縁膜７に用いるシリコン酸化膜
の形成には酸素ガスを９０℃に加熱した脱イオン純水中
を通過させたものを酸化炉に導く、いわゆる湿式酸化法
を用い、酸化温度８００℃で１５分間上記薄膜６を酸化
させ、第１ゲート絶縁膜７であるシリコン酸化膜を２０
０λ形成する。しかる後上記半導体基板１を、従来の半
導体製造技術にしたがつて、第２ゲート絶縁膜８として
シリコン窒化膜が５００人となるように堆積する。本実
施例において、第２ゲート絶縁膜８として用いる材料が
、同時に酸化を防止する材料であることについてはシリ
コン窒化膜を用いることが可能であり１シリコン窒化膜
が酸化防止材料であることについては、たとえば雑誌「
電子材料」１９７３年１１月号において「選択酸化（Ｓ
ＯＰ）法によるＭＯＳＬＳＩ」の記事に詳細に述べられ
ている。以上第２図に示してある構造を実現する工程を
説明したが、これまでの工程では一度もホト・エツチン
グ工程を経ていない。以下述べることから明らかになる
であろうが、第２ゲート絶縁膜８として酸化を防止する
材料を用いたのは、上記絶縁膜８をマスクとして拡散工
程や酸化工程を終る際チヤネル領域上の構造がそれらの
製造工程によつて影響を受けないためである。すなわち
、上記絶縁膜８は以下に述べるように拡散マスクおよび
酸化マスクとして用いられている。第３図は、第２図の
構造を実現した後、チヤネル領域４に相当する基板１上
に、公知の半導体製造技術を用いて、ホト・エツチング
技術によつて第２図において形成した薄膜５乃至８を残
し、しかる後、絶縁膜８をマスクにして従来の拡散技術
を利用してｎ型不純物を選択拡散し、ソース領域２およ
びドレン領域３を形成する工程までを説明している。
である。しかる後、上記半導体基板１を湿式熱酸化炉に
挿入し、上記多結晶シリコン薄膜６上全面を酸化し、上
記薄膜６の一部をシリコン酸化膜とし、絶縁膜７を形成
する。上記第１ゲート絶縁膜７に用いるシリコン酸化膜
の形成には酸素ガスを９０℃に加熱した脱イオン純水中
を通過させたものを酸化炉に導く、いわゆる湿式酸化法
を用い、酸化温度８００℃で１５分間上記薄膜６を酸化
させ、第１ゲート絶縁膜７であるシリコン酸化膜を２０
０λ形成する。しかる後上記半導体基板１を、従来の半
導体製造技術にしたがつて、第２ゲート絶縁膜８として
シリコン窒化膜が５００人となるように堆積する。本実
施例において、第２ゲート絶縁膜８として用いる材料が
、同時に酸化を防止する材料であることについてはシリ
コン窒化膜を用いることが可能であり１シリコン窒化膜
が酸化防止材料であることについては、たとえば雑誌「
電子材料」１９７３年１１月号において「選択酸化（Ｓ
ＯＰ）法によるＭＯＳＬＳＩ」の記事に詳細に述べられ
ている。以上第２図に示してある構造を実現する工程を
説明したが、これまでの工程では一度もホト・エツチン
グ工程を経ていない。以下述べることから明らかになる
であろうが、第２ゲート絶縁膜８として酸化を防止する
材料を用いたのは、上記絶縁膜８をマスクとして拡散工
程や酸化工程を終る際チヤネル領域上の構造がそれらの
製造工程によつて影響を受けないためである。すなわち
、上記絶縁膜８は以下に述べるように拡散マスクおよび
酸化マスクとして用いられている。第３図は、第２図の
構造を実現した後、チヤネル領域４に相当する基板１上
に、公知の半導体製造技術を用いて、ホト・エツチング
技術によつて第２図において形成した薄膜５乃至８を残
し、しかる後、絶縁膜８をマスクにして従来の拡散技術
を利用してｎ型不純物を選択拡散し、ソース領域２およ
びドレン領域３を形成する工程までを説明している。
第４図は、第３図の構造を実現した後、上記半導体基体
１を湿式酸化法により酸化温度９２０℃で３０分間酸化
をおこない厚さ１５００λの熱酸化膜１０をソース領域
２およびドレン領域３上に形成する。
１を湿式酸化法により酸化温度９２０℃で３０分間酸化
をおこない厚さ１５００λの熱酸化膜１０をソース領域
２およびドレン領域３上に形成する。
このとき、第２ゲート絶縁膜８として用いた窒化シリコ
ン膜は酸化を防止する材料になつていることから、この
絶縁膜８上には新たに酸化膜は成長しないか、あるいは
成長していても極めてその成長速度が遅いため、絶縁膜
８上に成長する酸化膜１１は極めて薄い。この酸化膜１
１は；；草吟＝畢↓：２：′．′．二！３““゛しかる
後、従来の半導体製造技術にしたがつて接触孔のホト・
エツチングをおこなつてから、全面にＡｌ金属を蒸着し
、しかる後写真触刻法を用いて、電極９を形成したのが
第１図に説明されている。以上述べてきた製造方法にし
たがつて、本発明が提供するところの第１図に示した新
規な構造の半導体装置が実現できた。
ン膜は酸化を防止する材料になつていることから、この
絶縁膜８上には新たに酸化膜は成長しないか、あるいは
成長していても極めてその成長速度が遅いため、絶縁膜
８上に成長する酸化膜１１は極めて薄い。この酸化膜１
１は；；草吟＝畢↓：２：′．′．二！３““゛しかる
後、従来の半導体製造技術にしたがつて接触孔のホト・
エツチングをおこなつてから、全面にＡｌ金属を蒸着し
、しかる後写真触刻法を用いて、電極９を形成したのが
第１図に説明されている。以上述べてきた製造方法にし
たがつて、本発明が提供するところの第１図に示した新
規な構造の半導体装置が実現できた。
上記した実施例では、本発明の主旨を説明する要部のみ
に着目して、その製造工程を述べたが、本発明の記憶素
子の製造方法によれば、集積回路化する場合についても
その製造工程は従来の半導体製造工程よりも容易である
ことに変ｂはない。すなわち、第２ゲート絶縁膜として
用いた材料が、フイールド酸化膜形成用マスク、チヤネ
ル・ストツパ不純物拡散用マスク、およびアクテイブ領
域不純物拡散用マスクとして使用されるために、ホト・
エツチング工程が極めて省略化されている。第５図乃至
第９図に、本発明が製造工程の容易化に寄与する利点に
ついて簡単に述べて卦く。
に着目して、その製造工程を述べたが、本発明の記憶素
子の製造方法によれば、集積回路化する場合についても
その製造工程は従来の半導体製造工程よりも容易である
ことに変ｂはない。すなわち、第２ゲート絶縁膜として
用いた材料が、フイールド酸化膜形成用マスク、チヤネ
ル・ストツパ不純物拡散用マスク、およびアクテイブ領
域不純物拡散用マスクとして使用されるために、ホト・
エツチング工程が極めて省略化されている。第５図乃至
第９図に、本発明が製造工程の容易化に寄与する利点に
ついて簡単に述べて卦く。
第５図は、半導体基板１上に、熱酸化膜５を形成し、し
かる後多結晶シリコン薄膜６を形成し、しかる後１層目
ゲート絶縁膜７を形成し、しかる後酸化を防止する材料
からなる２層目絶縁膜８を形成し、しかる後ホト・エツ
チング工程によ虱アクテイブ領域に上記形成した膜５乃
至８を残したところまでを示している。第６図は、半導
体基板１を酸化し、フイールド酸化膜１２を形成し、し
かる後チヤネル・ストツパ拡散層１３を形成したところ
までを示している。
かる後多結晶シリコン薄膜６を形成し、しかる後１層目
ゲート絶縁膜７を形成し、しかる後酸化を防止する材料
からなる２層目絶縁膜８を形成し、しかる後ホト・エツ
チング工程によ虱アクテイブ領域に上記形成した膜５乃
至８を残したところまでを示している。第６図は、半導
体基板１を酸化し、フイールド酸化膜１２を形成し、し
かる後チヤネル・ストツパ拡散層１３を形成したところ
までを示している。
第７図は、ホト・エツチング工程によ虱チヤネル領域４
に上記形成した膜５乃至８を残し、しかる後、ソース領
域２およびドレン領域３に不純物拡散をおこなつたとこ
ろまでを示している。第８図は、半導体基板１を酸化し
、ソース領域２およびドレン領域３上に酸化膜１０を形
成したところまでを示している。第９図は、ホト・エツ
チング工程により１接触孔を形成し、しかる後電極破線
用金属を蒸着し、しかる後ホト・エツチング工程により
電極９，１４，１５を形成し、記憶素子を完成したとこ
ろまでを示している。
に上記形成した膜５乃至８を残し、しかる後、ソース領
域２およびドレン領域３に不純物拡散をおこなつたとこ
ろまでを示している。第８図は、半導体基板１を酸化し
、ソース領域２およびドレン領域３上に酸化膜１０を形
成したところまでを示している。第９図は、ホト・エツ
チング工程により１接触孔を形成し、しかる後電極破線
用金属を蒸着し、しかる後ホト・エツチング工程により
電極９，１４，１５を形成し、記憶素子を完成したとこ
ろまでを示している。
第５図乃至第９図における説明で明らかなように本発明
の実施例においてはホト・マスクを使用する回数は４回
であり１したがつてマスク合わせの回路は３回とな択従
来の半導体製造技術にくらべて、格段と容易化されてい
る。
の実施例においてはホト・マスクを使用する回数は４回
であり１したがつてマスク合わせの回路は３回とな択従
来の半導体製造技術にくらべて、格段と容易化されてい
る。
また本記憶素子の製造工程には、選択酸化およびセルフ
・アライン拡散の工程が含まれているので、記憶素子の
製造にあたつてはチヤネル領域等要部の寸法にズレ誤差
の発生する心配がなくなつている。したがつて記憶素子
の超微細化にも向いており集積回路化にあたつては極め
て有効となつている。さらに本発明の主旨であるところ
の記憶特性が変動する疲労現像が解消されていることや
チヤネル領域構造の一様性が実現されていることから素
子の設計、解析が簡単化されている。
・アライン拡散の工程が含まれているので、記憶素子の
製造にあたつてはチヤネル領域等要部の寸法にズレ誤差
の発生する心配がなくなつている。したがつて記憶素子
の超微細化にも向いており集積回路化にあたつては極め
て有効となつている。さらに本発明の主旨であるところ
の記憶特性が変動する疲労現像が解消されていることや
チヤネル領域構造の一様性が実現されていることから素
子の設計、解析が簡単化されている。
第１図は本発明が提供するところの２重ゲート絶縁膜構
造の記憶素子の断面を示す図、第２図乃至第４図は本発
明の記憶素子の要部の製造工程を説明する図、第５図乃
至第９図は本発明の記憶素子を集積回路化するときその
構成単位となる単体素子の製造工程を説明する図である
。
造の記憶素子の断面を示す図、第２図乃至第４図は本発
明の記憶素子の要部の製造工程を説明する図、第５図乃
至第９図は本発明の記憶素子を集積回路化するときその
構成単位となる単体素子の製造工程を説明する図である
。
Claims (1)
- １ 一導電型の半導体ウェハの所定の領域に反対導電型
のドレン領域とソース領域と、上記ドレン領域とソース
領域に挾まれたチャネル領域に接し、その表面を少なく
とも覆うごとく設けられた絶縁膜上に、外部から絶縁さ
れた浮遊ゲート電極と、少なくとも上記電極表面を覆う
ような絶縁膜として２種類以上の異種絶縁膜の重ね合わ
せ膜とを具備する記憶効果を持つ半導体不揮発性記憶装
置において、上記重ね合わせ膜の少なくとも一絶縁膜と
上記浮遊ゲート電極とが上記チャネル領域と同一形状で
しかも同一重なり位置に設けられていることを特徴とす
る半導体不揮発性記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7573205A JPS5910074B2 (ja) | 1975-06-18 | 1975-06-18 | 半導体不揮発性記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7573205A JPS5910074B2 (ja) | 1975-06-18 | 1975-06-18 | 半導体不揮発性記憶装置 |
Related Child Applications (4)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59272906A Division JPS60167378A (ja) | 1984-12-26 | 1984-12-26 | 半導体不揮発性記憶装置 |
| JP59272908A Division JPS60167380A (ja) | 1984-12-26 | 1984-12-26 | 半導体不揮発性記憶装置の製造方法 |
| JP59272907A Division JPS60167379A (ja) | 1984-12-26 | 1984-12-26 | 半導体不揮発性記憶装置の製造方法 |
| JP59272905A Division JPS60167377A (ja) | 1984-12-26 | 1984-12-26 | 半導体不揮発性記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51150284A JPS51150284A (en) | 1976-12-23 |
| JPS5910074B2 true JPS5910074B2 (ja) | 1984-03-06 |
Family
ID=13511405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7573205A Expired JPS5910074B2 (ja) | 1975-06-18 | 1975-06-18 | 半導体不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5910074B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54109784A (en) * | 1978-02-16 | 1979-08-28 | Nec Corp | Manufacture of semiconductor device |
| JPS553653A (en) * | 1978-06-21 | 1980-01-11 | Nec Corp | Semiconductor device |
| JPS5544742A (en) * | 1978-09-26 | 1980-03-29 | Fujitsu Ltd | Manufacture of semiconductor device |
| USRE34535E (en) * | 1983-02-23 | 1994-02-08 | Texas Instruments Incorporated | Floating gate memory with improved dielectric |
| US4613956A (en) * | 1983-02-23 | 1986-09-23 | Texas Instruments Incorporated | Floating gate memory with improved dielectric |
| JPS60187852A (ja) * | 1984-03-07 | 1985-09-25 | Shimadzu Corp | Νｍｒ ｃｔ装置における静磁場発生装置 |
| DE69322487T2 (de) * | 1992-05-29 | 1999-06-10 | Citizen Watch Co., Ltd., Tokio/Tokyo | Verfahren zur herstellung einer nichtflüchtigen halbleiterspeicheranordnung |
-
1975
- 1975-06-18 JP JP7573205A patent/JPS5910074B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS51150284A (en) | 1976-12-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0451071B2 (ja) | ||
| JPH07321236A (ja) | 不揮発性メモリ装置およびその製造方法 | |
| JPS5910074B2 (ja) | 半導体不揮発性記憶装置 | |
| JP3054422B2 (ja) | 半導体装置の製造方法 | |
| JPH06291330A (ja) | 半導体不揮発性記憶素子とその製造方法 | |
| JPS60167378A (ja) | 半導体不揮発性記憶装置 | |
| JP3140023B2 (ja) | 半導体装置及びその製造方法 | |
| JPS60167379A (ja) | 半導体不揮発性記憶装置の製造方法 | |
| JPH022310B2 (ja) | ||
| JPH02298074A (ja) | Ｍｏｓ型トランジスタの製造方法 | |
| JPS5742169A (en) | Production of semiconductor device | |
| JPH06130413A (ja) | 液晶表示装置の製造方法 | |
| JP2861025B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JP2668707B2 (ja) | 半導体不揮発性メモリの製造方法 | |
| JP2739593B2 (ja) | 半導体装置の製造法 | |
| JPS62266872A (ja) | 半導体記憶装置 | |
| JP2701332B2 (ja) | 浮遊ゲート型不揮発性半導体記憶装置の製造方法 | |
| JPS60167380A (ja) | 半導体不揮発性記憶装置の製造方法 | |
| JP2515042B2 (ja) | Ｅ▲上２▼ｐｒｏｍ装置 | |
| JPS63253671A (ja) | 半導体装置の製造方法 | |
| JPH0587992B2 (ja) | ||
| JPH08293563A (ja) | 半導体不揮発性記憶装置およびその製造方法 | |
| JPH0320086A (ja) | 半導体記憶装置の製造方法 | |
| JPH07106443A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JPH0341775A (ja) | 半導体記憶装置の製造方法 |