JPH0587992B2 - - Google Patents
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- JPH0587992B2 JPH0587992B2 JP59032828A JP3282884A JPH0587992B2 JP H0587992 B2 JPH0587992 B2 JP H0587992B2 JP 59032828 A JP59032828 A JP 59032828A JP 3282884 A JP3282884 A JP 3282884A JP H0587992 B2 JPH0587992 B2 JP H0587992B2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
Landscapes
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置の製造方法に関する。
従来、第１図図示のEPROM（Electrically
Programmable Read Only Memory）は例えば
以下のようにして製造されている。
Programmable Read Only Memory）は例えば
以下のようにして製造されている。
まず、例えばP-型シリコン基板１の図示しな
いフイールド酸化膜によつて囲まれた島状の素子
領域表面に第１の熱酸化膜を形成した後、全面に
フローテイングゲートとなる第１の多結晶シリコ
ン膜を堆積する。次に、この第１の多結晶シリコ
ン膜に例えばPOC3を拡散源としてリンをドー
プした後、その一部をエツチングする。次に、例
えば酸化性ガスとして酸素又は水蒸気を用いて
1000℃以下の低温酸化を行い、第１の多結晶シリ
コン膜の表面に第２の熱酸化膜を形成した後、全
面にコントロールゲートとなる第２の多結晶シリ
コン膜を堆積する。次いで、写真蝕刻法により第
２の多結晶シリコン膜、第２の熱酸化膜、第１の
多結晶シリコン膜及び第１の熱酸化膜を順次エツ
チングして、第１のゲート酸化膜２、フローテイ
ングゲート３、第２のゲート酸化膜４及びコント
ロールゲート５を形成する。つづいて、これらを
マスクとして利用し、Ｎ型不純物、例えばAsを
イオン注入する。つづいて、熱酸化を行い、前記
コントロールゲート５の表面、フローテイングゲ
ート３の側面及び露出した基板１の表面に後酸化
膜６を形成するとともに、前記Asイオン注入層
を活性化してN+型ソース、ドレイン領域７，８
を形成する。次いで、全面にパツシベーシヨン膜
としてPSG膜９を堆積した後、このPSG膜９及
び前記後酸化膜６の一部を選択的にエツチングし
てコンタクトホール１０，１０を開孔し、更に全
面にＡ−Si膜を堆積した後、パターニングして
ソース電極１１及びドレイン電極１２を形成して
EPROMセルを製造する。
いフイールド酸化膜によつて囲まれた島状の素子
領域表面に第１の熱酸化膜を形成した後、全面に
フローテイングゲートとなる第１の多結晶シリコ
ン膜を堆積する。次に、この第１の多結晶シリコ
ン膜に例えばPOC3を拡散源としてリンをドー
プした後、その一部をエツチングする。次に、例
えば酸化性ガスとして酸素又は水蒸気を用いて
1000℃以下の低温酸化を行い、第１の多結晶シリ
コン膜の表面に第２の熱酸化膜を形成した後、全
面にコントロールゲートとなる第２の多結晶シリ
コン膜を堆積する。次いで、写真蝕刻法により第
２の多結晶シリコン膜、第２の熱酸化膜、第１の
多結晶シリコン膜及び第１の熱酸化膜を順次エツ
チングして、第１のゲート酸化膜２、フローテイ
ングゲート３、第２のゲート酸化膜４及びコント
ロールゲート５を形成する。つづいて、これらを
マスクとして利用し、Ｎ型不純物、例えばAsを
イオン注入する。つづいて、熱酸化を行い、前記
コントロールゲート５の表面、フローテイングゲ
ート３の側面及び露出した基板１の表面に後酸化
膜６を形成するとともに、前記Asイオン注入層
を活性化してN+型ソース、ドレイン領域７，８
を形成する。次いで、全面にパツシベーシヨン膜
としてPSG膜９を堆積した後、このPSG膜９及
び前記後酸化膜６の一部を選択的にエツチングし
てコンタクトホール１０，１０を開孔し、更に全
面にＡ−Si膜を堆積した後、パターニングして
ソース電極１１及びドレイン電極１２を形成して
EPROMセルを製造する。
上述したEPROMセルはセルトランジスタの
N+型ドレイン領域８とコントロールゲート５と
に正の高電圧を加えてフローテイングゲート３へ
電子を注入し、書込みを行うデバイスである。
N+型ドレイン領域８とコントロールゲート５と
に正の高電圧を加えてフローテイングゲート３へ
電子を注入し、書込みを行うデバイスである。
しかしながら、書込み後コントロールゲート５
に正の高電圧が加わると、フローテイングゲート
３への注入電子がコントロールゲート５へ抜け、
記憶が保持されない場合があるという欠点があ
る。
に正の高電圧が加わると、フローテイングゲート
３への注入電子がコントロールゲート５へ抜け、
記憶が保持されない場合があるという欠点があ
る。
これは第２のゲート酸化膜４の耐圧劣化のため
であり、その原因は以下のように考えられる。す
なわち、フローテイングゲートとなる第１の多結
晶シリコン膜は種々の面方位を有するグレインか
ら構成されているため、表面に凹凸（surface
asperity）がある。これを1000℃以下の低温酸化
により酸化し、第２のゲート酸化膜４を形成する
とフローテイングゲート３と第２のゲート酸化膜
４との界面に凹凸が生じる。これが第２のゲート
酸化膜４の耐圧劣化を招くものである。
であり、その原因は以下のように考えられる。す
なわち、フローテイングゲートとなる第１の多結
晶シリコン膜は種々の面方位を有するグレインか
ら構成されているため、表面に凹凸（surface
asperity）がある。これを1000℃以下の低温酸化
により酸化し、第２のゲート酸化膜４を形成する
とフローテイングゲート３と第２のゲート酸化膜
４との界面に凹凸が生じる。これが第２のゲート
酸化膜４の耐圧劣化を招くものである。
このような現象は1100℃以上の高温プロセスに
よつて緩和されるが、高温プロセスは予め形成さ
れた接合の位置を変えたり、ウエハの反りをもた
らす等のため、デバイスの性能を劣化させ、歩留
りを低下させることになるので、有効な対称とは
なりえない。
よつて緩和されるが、高温プロセスは予め形成さ
れた接合の位置を変えたり、ウエハの反りをもた
らす等のため、デバイスの性能を劣化させ、歩留
りを低下させることになるので、有効な対称とは
なりえない。
本発明は上記事情に鑑みてなされたものであ
り、デバイスの歩留りを低下することなく、第２
のゲート酸化膜の耐圧を向上し、記憶保持特性の
良好な半導体記憶装置を製造し得る方法を提供し
ようとするものである。
り、デバイスの歩留りを低下することなく、第２
のゲート酸化膜の耐圧を向上し、記憶保持特性の
良好な半導体記憶装置を製造し得る方法を提供し
ようとするものである。
本発明の半導体記憶装置の製造方法は、第１導
電型の半導体基板の素子領域の表面に第１の絶縁
膜を形成し、全面に不純物をドープした第１の非
単結晶シリコン膜を堆積した後、不活性ガス中で
熱処理し、更に不活性ガスを酸化性ガスに変えて
熱処理を行い、第１の非単結晶シリコン膜の表面
に第２の絶縁膜（熱酸化膜）を形成し、次いで第
２の非単結晶シリコン膜の堆積、パターニング及
びソース、ドレイン形成を行うことを骨子とする
ものである。
電型の半導体基板の素子領域の表面に第１の絶縁
膜を形成し、全面に不純物をドープした第１の非
単結晶シリコン膜を堆積した後、不活性ガス中で
熱処理し、更に不活性ガスを酸化性ガスに変えて
熱処理を行い、第１の非単結晶シリコン膜の表面
に第２の絶縁膜（熱酸化膜）を形成し、次いで第
２の非単結晶シリコン膜の堆積、パターニング及
びソース、ドレイン形成を行うことを骨子とする
ものである。
上述したように不活性ガス中で熱処理を行うこ
とにより、第１の非単結晶シリコン膜にドープさ
れた不純物の濃度分布を均一にするとともに第１
の非単結晶シリコン膜中に予め存在している応力
を緩和することができる。この状態を保つたまま
不活性ガスを酸化性ガスに変えて熱処理を行うと
第１の非単結晶シリコン膜の表面は均一に酸化さ
れ、第２の絶縁膜（熱酸化膜）の膜厚が均一とな
る。また、不活性ガス中での熱処理により第１の
非単結晶シリコン膜中のグレインの成長も同時に
起こり、この結果表面の凹凸が少なくなつている
ため、酸化性ガスを用いた低温酸化により第２の
絶縁膜を形成した場合、第２の絶縁膜と第１の非
単結晶シリコン膜との界面における凹凸を低減す
ることができる。したがつて、本発明方法によれ
ば、第２の絶縁膜の耐圧を著しく増大させること
ができる。
とにより、第１の非単結晶シリコン膜にドープさ
れた不純物の濃度分布を均一にするとともに第１
の非単結晶シリコン膜中に予め存在している応力
を緩和することができる。この状態を保つたまま
不活性ガスを酸化性ガスに変えて熱処理を行うと
第１の非単結晶シリコン膜の表面は均一に酸化さ
れ、第２の絶縁膜（熱酸化膜）の膜厚が均一とな
る。また、不活性ガス中での熱処理により第１の
非単結晶シリコン膜中のグレインの成長も同時に
起こり、この結果表面の凹凸が少なくなつている
ため、酸化性ガスを用いた低温酸化により第２の
絶縁膜を形成した場合、第２の絶縁膜と第１の非
単結晶シリコン膜との界面における凹凸を低減す
ることができる。したがつて、本発明方法によれ
ば、第２の絶縁膜の耐圧を著しく増大させること
ができる。
なお、本発明において、酸化性ガスを不活性ガ
スと酸素又は水蒸気との混合ガスとし、不活性ガ
スで熱処理した時の温度を維持したまま不活性ガ
スを酸化性ガスに変えて第２の絶縁膜（熱酸化
膜）を形成するようにすれば、酸素又は水蒸気の
分圧によつて第２の絶縁膜の膜厚を制御すること
ができる。
スと酸素又は水蒸気との混合ガスとし、不活性ガ
スで熱処理した時の温度を維持したまま不活性ガ
スを酸化性ガスに変えて第２の絶縁膜（熱酸化
膜）を形成するようにすれば、酸素又は水蒸気の
分圧によつて第２の絶縁膜の膜厚を制御すること
ができる。
以下、本発明の実施例を第２図ａ〜ｆを参照し
て説明する。
て説明する。
まず、比抵抗10〜20Ω−cm、面方位（911）の
P-型シリコン基板２１表面に通常の選択酸化技
術を用いて、厚さ1.2μmのフイールド酸化膜２２
を形成した（第２図ａ図示）。次に、熱酸化を行
い、前記フイールド酸化膜２２によつて囲まれた
島状の素子領域表面に厚さ500Åの第１の熱酸化
膜２３を形成した。つづいて、CVD法により全
面にフローテイングゲートとなる厚さ3500Åの第
１の多結晶シリコン膜２４を堆積した。つづい
て、POC3を拡散源として第１の多結晶シリコ
ン膜２４にリンをドープした。つづいて、Arガ
ス中において10分間アニールを行つた後、1000℃
の温度を維持したままArガスをAr：O2＝１：１
の混合ガスに変えて熱酸化を行い、厚さ500Åの
第２の熱酸化膜２５を形成した（同図ｂ図示）。
P-型シリコン基板２１表面に通常の選択酸化技
術を用いて、厚さ1.2μmのフイールド酸化膜２２
を形成した（第２図ａ図示）。次に、熱酸化を行
い、前記フイールド酸化膜２２によつて囲まれた
島状の素子領域表面に厚さ500Åの第１の熱酸化
膜２３を形成した。つづいて、CVD法により全
面にフローテイングゲートとなる厚さ3500Åの第
１の多結晶シリコン膜２４を堆積した。つづい
て、POC3を拡散源として第１の多結晶シリコ
ン膜２４にリンをドープした。つづいて、Arガ
ス中において10分間アニールを行つた後、1000℃
の温度を維持したままArガスをAr：O2＝１：１
の混合ガスに変えて熱酸化を行い、厚さ500Åの
第２の熱酸化膜２５を形成した（同図ｂ図示）。
次いで、全面に厚さ3500Å、ρs＝20Ω／□のコ
ントロールゲートとなる第２の多結晶シリコン膜
２６を堆積した。つづいて、この第２の多結晶シ
リコン膜２６上に写真蝕刻法により部分的にホト
レジストパターン２７を形成した（同図ｃ図示）。
次いで、このホトレジストパターン２７をマスク
として前記第２の多結晶シリコン膜２６、第２の
熱酸化膜２５、第１の多結晶シリコン膜２４及び
第１の熱酸化膜２３を順次パターニングして第１
のゲート酸化膜２８、フローテイングゲート２
９、第２のゲート酸化膜３０及びコントロールゲ
ート３１を形成した。つづいて、これらをマスク
としてAs+をエネルギー60keV、ドーズ量2.5×
1015cm-2の条件でイオン注入した（同図ｄ図示）。
ントロールゲートとなる第２の多結晶シリコン膜
２６を堆積した。つづいて、この第２の多結晶シ
リコン膜２６上に写真蝕刻法により部分的にホト
レジストパターン２７を形成した（同図ｃ図示）。
次いで、このホトレジストパターン２７をマスク
として前記第２の多結晶シリコン膜２６、第２の
熱酸化膜２５、第１の多結晶シリコン膜２４及び
第１の熱酸化膜２３を順次パターニングして第１
のゲート酸化膜２８、フローテイングゲート２
９、第２のゲート酸化膜３０及びコントロールゲ
ート３１を形成した。つづいて、これらをマスク
としてAs+をエネルギー60keV、ドーズ量2.5×
1015cm-2の条件でイオン注入した（同図ｄ図示）。
次いで、前記ホトレジストパターン２７を除去
した後、1000℃で熱酸化を行い、厚さ500Åの後
酸化膜３２を形成した。この際、前記Asイオン
注入層が活性化してρs＝30〜40Ω／□、xj＝
0.4μmのN+型ソース、ドレイン領域３３，３４
が形成された。つづいて、パツシベーション膜と
して厚さ0.8μmのPSG膜３５を堆積した（同図ｅ
図示）。次いで、前記PSG膜３５、及び後酸化膜
３２の一部を選択的にエツチングしてコンタクト
ホール３６，３６を開孔し、更に全面に厚さ
1.0μmのＡ−Si膜を堆積した後、パターニング
してソース電極３７、ドレイン電極３８を形成
し、EPROMセルを製造した（同図ｆ図示）。
した後、1000℃で熱酸化を行い、厚さ500Åの後
酸化膜３２を形成した。この際、前記Asイオン
注入層が活性化してρs＝30〜40Ω／□、xj＝
0.4μmのN+型ソース、ドレイン領域３３，３４
が形成された。つづいて、パツシベーション膜と
して厚さ0.8μmのPSG膜３５を堆積した（同図ｅ
図示）。次いで、前記PSG膜３５、及び後酸化膜
３２の一部を選択的にエツチングしてコンタクト
ホール３６，３６を開孔し、更に全面に厚さ
1.0μmのＡ−Si膜を堆積した後、パターニング
してソース電極３７、ドレイン電極３８を形成
し、EPROMセルを製造した（同図ｆ図示）。
しかして、本発明方法によれば、第２図ｂの工
程で、POC3の拡散源として第１の多結晶シリ
コン膜２４にリンをドープした後、Arガス中に
おいて10分間アニールを行い、更に1000℃の温度
を維持したままArガスをAr：O2＝１：１の混合
ガスに変えて熱酸化（稀釈酸化）を行うことによ
り第２の熱酸化膜２５を形成しているので、第２
の熱酸化膜２５の膜厚の均一化及び第２の熱酸化
膜２５と第１の多結晶シリコン膜２４との界面の
凹凸の低減により第２の熱酸化膜２５の耐圧を著
しく向上することができる。
程で、POC3の拡散源として第１の多結晶シリ
コン膜２４にリンをドープした後、Arガス中に
おいて10分間アニールを行い、更に1000℃の温度
を維持したままArガスをAr：O2＝１：１の混合
ガスに変えて熱酸化（稀釈酸化）を行うことによ
り第２の熱酸化膜２５を形成しているので、第２
の熱酸化膜２５の膜厚の均一化及び第２の熱酸化
膜２５と第１の多結晶シリコン膜２４との界面の
凹凸の低減により第２の熱酸化膜２５の耐圧を著
しく向上することができる。
例えば、第３図ａに従来のように通常の熱酸化
を行つた場合の第２の熱酸化膜の耐圧を、また同
図ｂに上記実施例の場合の第２の熱酸化膜の耐圧
をそれぞれ示すが、これから明らかなように上記
実施例の場合の方が耐圧が著しく向上しているこ
とがわかる。
を行つた場合の第２の熱酸化膜の耐圧を、また同
図ｂに上記実施例の場合の第２の熱酸化膜の耐圧
をそれぞれ示すが、これから明らかなように上記
実施例の場合の方が耐圧が著しく向上しているこ
とがわかる。
この結果、第２図ｆ図示のEPROMセルのコン
トロールゲート３１に正の高電圧を印加しても記
憶を良好に保持することができる。
トロールゲート３１に正の高電圧を印加しても記
憶を良好に保持することができる。
また、低温プロセスを採用しているので、ウエ
ハの反り等が発生して半導体メモリデバイスの歩
留りが低下するという問題は生じない。
ハの反り等が発生して半導体メモリデバイスの歩
留りが低下するという問題は生じない。
なお、上記実施例では不活性ガスとしてArを
用いたが、これに限らず窒素を用いてもよい。
用いたが、これに限らず窒素を用いてもよい。
また、上記実施例では酸化性ガスとしてAr：
O2＝１：１の混合ガスを用いたが、これに限ら
ず、Arと水蒸気との混合ガスでもよいし、窒素
と酸素又は水蒸気との混合ガスでもよい。このよ
うに不活性ガスと酸素又は水蒸気との混合ガスを
用い、上記実施例のように不活性ガスによる熱処
理の温度を維持したまま酸化を行う場合には、酸
素又は水蒸気の分圧を設定することによつて第２
の熱酸化膜の膜厚を制御することができる。
O2＝１：１の混合ガスを用いたが、これに限ら
ず、Arと水蒸気との混合ガスでもよいし、窒素
と酸素又は水蒸気との混合ガスでもよい。このよ
うに不活性ガスと酸素又は水蒸気との混合ガスを
用い、上記実施例のように不活性ガスによる熱処
理の温度を維持したまま酸化を行う場合には、酸
素又は水蒸気の分圧を設定することによつて第２
の熱酸化膜の膜厚を制御することができる。
更に、上記実施例ではフローテイングゲート２
９及びコントロールゲート３１の材料として多結
晶シリコンを用いたが、これに限らず非晶質シリ
コンを用いてもよい。
９及びコントロールゲート３１の材料として多結
晶シリコンを用いたが、これに限らず非晶質シリ
コンを用いてもよい。
以上詳述した如く本発明の半導体記憶装置の製
造方法によれば、従来のプロセスを大幅に変更す
る必要がなく、コストアツプやデバイスの歩留り
低下を招くことなしに第２のゲート酸化膜の耐圧
の向上した記憶保持特性の良好な半導体記憶装置
を製造できるものである。
造方法によれば、従来のプロセスを大幅に変更す
る必要がなく、コストアツプやデバイスの歩留り
低下を招くことなしに第２のゲート酸化膜の耐圧
の向上した記憶保持特性の良好な半導体記憶装置
を製造できるものである。
第１図は従来のEPROMセルの断面図、第２図
ａ〜ｆは本発明の実施例におけるEPROMセルの
製造方法を示す断面図、第３図ａは従来の方法に
より形成された第２の熱酸化膜の耐圧のヒストグ
ラム、同図ｂは本発明の実施例において形成され
た第２の熱酸化膜の耐圧のヒストグラムである。 ２１……P-型シリコン基板、２２……フイー
ルド酸化膜、２３……第１の熱酸化膜、２４……
第１の多結晶シリコン膜、２５……第２の熱酸化
膜、２６……第２の多結晶シリコン膜、２７……
ホトレジストパターン、２８……第１のゲート酸
化膜、２９……フローテイングゲート、３０……
第２のゲート酸化膜、３１……コントロールゲー
ト、３２……後酸化膜、３３，３４……N+型ソ
ース、ドレイン領域、３５……PSG膜、３６…
…コンタクトホール、３７……ソース電極、３８
……ドレイン電極。
ａ〜ｆは本発明の実施例におけるEPROMセルの
製造方法を示す断面図、第３図ａは従来の方法に
より形成された第２の熱酸化膜の耐圧のヒストグ
ラム、同図ｂは本発明の実施例において形成され
た第２の熱酸化膜の耐圧のヒストグラムである。 ２１……P-型シリコン基板、２２……フイー
ルド酸化膜、２３……第１の熱酸化膜、２４……
第１の多結晶シリコン膜、２５……第２の熱酸化
膜、２６……第２の多結晶シリコン膜、２７……
ホトレジストパターン、２８……第１のゲート酸
化膜、２９……フローテイングゲート、３０……
第２のゲート酸化膜、３１……コントロールゲー
ト、３２……後酸化膜、３３，３４……N+型ソ
ース、ドレイン領域、３５……PSG膜、３６…
…コンタクトホール、３７……ソース電極、３８
……ドレイン電極。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基板の素子領域表面に第
１の絶縁膜を形成した後、全面に不純物をドープ
した第１の非単結晶シリコン膜を堆積する工程
と、不活性ガス中で熱処理し、更に不活性ガスを
酸化性ガスに変えて熱処理を行い、該第１の非単
結晶シリコン膜の表面に第２の絶縁膜を形成する
工程と、全面に第２の非単結晶シリコン膜を堆積
する工程と、これら第２の非単結晶シリコン膜、
第２の絶縁膜、第１の非単結晶シリコン膜及び第
１の絶縁膜を順次パターニングする工程と、これ
らのパターンをマスクとして第２導電型の不純物
をイオン注入して第２導電型のソース、ドレイン
領域を形成する工程とを具備したことを特徴とす
る半導体記憶装置の製造方法。 ２ 第１の非単結晶シリコン膜のパターンをフロ
ーテイングゲート、第２の非単結晶シリコン膜の
パターンをコントロールゲートとする特許請求の
範囲第１項記載の半導体記憶装置の製造方法。 ３ 不活性ガスがアルゴン又は窒素である特許請
求の範囲第１項記載の半導体記憶装置の製造方
法。 ４ 酸化性ガスがアルゴン又は窒素と酸素又は水
蒸気との混合ガスである特許請求の範囲第１項記
載の半導体記憶装置の製造方法。 ５ 不活性ガス中で熱処理し、この熱処理の温度
を維持したまま更に不活性ガスを酸化性ガスに変
えて熱処理を行い、第１の非単結晶シリコン膜の
表面に第２の絶縁膜を形成する特許請求の範囲第
１項記載の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59032828A JPS60176272A (ja) | 1984-02-23 | 1984-02-23 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59032828A JPS60176272A (ja) | 1984-02-23 | 1984-02-23 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60176272A JPS60176272A (ja) | 1985-09-10 |
| JPH0587992B2 true JPH0587992B2 (ja) | 1993-12-20 |
Family
ID=12369685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59032828A Granted JPS60176272A (ja) | 1984-02-23 | 1984-02-23 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60176272A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6267877A (ja) * | 1985-09-20 | 1987-03-27 | Seiko Epson Corp | 不揮発性半導体記憶装置の製造方法 |
| CN1007680B (zh) * | 1986-04-01 | 1990-04-18 | 得克萨斯仪器公司 | 在多晶硅上具有平滑界面的集成电路 |
| DE102004060304B4 (de) | 2004-12-15 | 2010-01-14 | Stabilus Gmbh | Kolbenzylindereinheit und Verfahren zum Herstellen einer Kolbenzylindereinheit |
-
1984
- 1984-02-23 JP JP59032828A patent/JPS60176272A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60176272A (ja) | 1985-09-10 |
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| JPH0587993B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |