JPS60176272A - 半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体記憶装置の製造方法に関する。

〔発明の技術的背景とその問題点〕

従来、第１図図示のｌＰＲＯＭ　（Ｅｌｅｃｔｒｉｃａ
ｌｌｙｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　０ｎｌｙ
　Ｍｅｍｏｒｙ　）は例えば以下のようにして製造され
ている。

まず、例えばＰ−型シリコン基板１の図示しないフィー
ルド酸化膜によって囲まれた島状の素子領域表面に第１
の熱酸化膜を形成した後、全面に７０−ティングダート
となる第１の多結晶シリコン膜を堆積１する。次に、こ
の第１の多結晶シリコン膜に例えばＰＯＣＡ８を拡散源
としてり／をドープした後、その一部をエツチングする
。

次に、例えば酸化性ガスとして酸素又は水蒸気を用いｉ
　１０００℃以下の低温酸化を行い、第１の多結晶シリ
コン膜の表面に第２の熱酸化膜を形成した後、全面にコ
ントロールダートとなる第２の多結晶シリコン膜を堆積
する。次いで、写真蝕刻法により第２の多結晶シリコン
膜、第２の熱酸化膜、第１の多結晶シリコン膜及び第１
の熱酸化膜を順次エツチングして、第１のダート酸化膜
２．７０−テインググート３、第２のダート酸化膜４及
びコントロールダート５を形成する。つづいて、これら
をマスクとして利用し、Ｎ型不純物、例えばＡｓをイオ
ン注入する。

つづいて、熱酸化を行い、前記コントロールダート５の
表面、フローティングダート３の側面及び露出した基板
１の表面に後酸化膜６を形成するとともに、前記Ａ８イ
オン注入層を活性化してＮ型ノース、ドレイン領域７，
８を形成ｆる。次いで、全面にパッシベーション膜とし
てＰＳＧ膜９を堆積した後、このＰＳＧ膜９及び前記後
酸化膜６の一部を選択的にエツチングしてコンタクトホ
ール１０，１０を開孔し、更に全面にＡＡ−８１膜を堆
積した後、ノ母ターニングしてソース電極１１及びドレ
イン電極１２を形成してＥＰＲＯＭセルを製造する。

上述したＥＰ　ＲＯＭセルはセルトランジスタの＋ Ｎ型ドレイン領域８とコントロールゲート５とに正の高
電圧を加えて７０−テインググート３へ電子を注入し、
書込みを行うデバイスである。

しかしガから、書込み後コントロールダート５に正の高
電圧が加わると、７０−テインググート３への注入電子
がコントロールゲート５へ抜け、記憶が保持されない場
合があるという欠点がある。

これは第２のダート酸化膜４の耐圧劣化のためであり、
その原因は以下のように考えられる。

すなわち、７０−ティングダートとなる＄１の多結晶シ
リコン膜は種々の面方位を有するダレインから構成され
ているため、表面に凹凸（５ｕｒｆａｃｅ　ａｓｐｅｒ
ｉｔｙ　）がある。これを１０００℃以下の低温酸化に
より酸化し、第２のダート酸化膜４を形成するとフロー
ティングダート３と第２のダート酸化膜４との界面に凹
凸が生じる。

これが第２のダート酸化膜４の耐圧劣化を招くものであ
る。

このような現象は１１００℃以上の高温プロセスによっ
て緩和式れるが、高温プロセスは予め形成された接合の
位置を変えたり、ウエノ・の反りをもたらす等のため、
デバイスの性能を劣化させ、歩留りを低下させることに
なるので、有効な対策とはなりえない。

〔発明の目的〕

本発明は上記事情に鑑みてなされたものであり、デバイ
スの歩留りを低下することなく、第２のダート酸化膜の
耐圧を向上し、記憶保持特性の良好な半導体記憶装置を
製造し得る方法を提供しようとするものである。

〔発明の概要〕

本発明の半導体記憶装置の製造方法は、第１導電型の半
導体基板の素子領域の表面に第１の絶縁膜を形成し、全
面に不純物をドープした第１の非単結晶シリコン膜を堆
積した後、不活性ガス中で熱処理し、更に不活性ガスを
酸化性ガスに変えて熱処理を行い、第１の非単結晶シリ
コン膜の表面に第２の絶Ｒ膜（熱酸化Ｍ）を形成し、次
いで第２の非単結晶シリコン膜の堆積、ノ母ターニング
及びソース、ドレイン形成を行うことを骨子とするもの
である。

上述したように不活性ガス中で熱処理を行うことにより
、第１の非単結・晶シリコン膜にド−プされた不純物の
濃度分布を均一にするとともに第１の非単結晶シリコン
膜中に予め存在している応力を緩和することができる。

この状態を保ったまま不活性ガスを酸化性ガスに変えて
熱処理を行うと第１の非単結晶シリコン膜の表面は均一
に酸化され、第２の絶縁膜（熱酸化膜）の膜厚が均一と
なる。談だ、不活性ガス中での熱処理により第１の非単
結晶シリコン膜中のダレインの成長も同時に起こり、こ
の結果表面の凹凸が少なくなっているため、酸化性ガス
を用いた低温酸化により第２の絶縁膜を形成した場合、
第２の絶縁膜と第１の非単結晶シリコン膜との界面にお
ける凹凸を低減することができる。

したがって、本発明方法によれば、第２の絶縁膜の耐圧
を著しく増大させることができる。

なお、本発明において、酸化性ガスを不活性ガスと酸素
又は水蒸気との混合ガスとし、不活性ガスで熱処理した
時の温度を維持したまま不活性ガスを酸化性ガスに変え
て第２の絶縁膜（熱酸化膜）を形成するようにすれば、
酸素又は水蒸気の分圧によって第２の絶縁膜の膜厚を制
御することができる。

〔発明の実施例〕

以下、本発明の実施例を第２図（ａ）〜（ｆ）を参照し
て説明する。

まず−比抵抗１０〜２０Ω−龜、面方位（９１１）のＰ
　型シリコン基板２１表面に通常の選択酸化技術を用い
て、厚さ１．２μ仇のフィールド酸化膜２２を形成した
（第２図（ａ）図示）。次に、熱酸化を行い、前記フィ
ールド酸化膜２２によって囲まれた島状の素子領域表面
に厚さ５００、Ａの第１の熱酸化膜２３を形成した。つ
づいて、ＣＶＤ法により全面にフローティングゲートと
なる厚さ３５００Ａの第１の多結晶シリコン膜２４を堆
積した。つづいて、ＰＯＣＡｓを拡散源として第１の多
結晶シリコン膜２４にリンをドープした。

つづいて、Ａｒガス中において１０膜分間アニールを行
った後、１０００℃の温度を維持したままＡｒガスをＡ
ｒ：０Ｌ＝１：１の混合ガスに変えて熱酸化を行い、厚
さ５００Ａの第２の熱酸化膜２５を形成した（同図（ｂ
）図示）。

次いで、全面に厚さ３５００　Ａ、／’ｓ　＝　２０Ω
／［１のコントロールダートとなる第２の多結晶シリコ
ン膜２６を堆積した。つづいて、この第２の多結晶シリ
コン膜２６上に写真蝕刻法により部分的にホトレジスト
パターン２７を形成した（同図（ｅ）図示）。次いで、
このホトレジストパターン２７をマスクとして前記第２
の多結晶シリコン膜２６、第２の熱酸化膜２５、第１の
多結晶シリコン膜２４及び第１の熱酸化膜２３を順次パ
ターニングして第１のｒ−ト酸化膜２８、フローティン
グダート２９、第２のダート酸化膜３０及びコントロー
ルダート３１を形成した。

つづいて、これらをマスクとしてＡＳ　をエネルギー６
０ｋｅＶ、ドーズｉ２，５ｘｌＱ　眞　の条件でイオン
注入した（同図（ｄ１図示）。

次いで、前記ホトレジストパターン２７を除去した後、
１０００℃で熱酸化を行い、厚さ５００Ａの後酸化膜３
２を形成した。この際、前記Ａ８イオン注入層が活性化
してＪ’５＝３０〜４０Ω／１１１Ｘｊ＝０．４μ九の
ぐ型ソース、ドレイン領域３３゜３４が形成された。つ
づいて、パッシベーション膜として厚さ０．８μ乳のＰ
ＳＧ膜３５を堆積した（同図（ｅ）図示）。次いで、前
記ＰＳＧ膜３５、及び後酸化膜３２の一部を選択的にエ
ツチングしてコンタクトホール３６．３６を開孔し、更
に全面に厚さ１．０μｍのＡ１−８１膜を堆積した後、
ツクターニングしてソース電極３７、ドレイン電極３８
を形成し、ＥＰＲＯＭセルを製造した（同図（ｆ）図示
）。

しかして、本発明方法によれば、第２図（ｂ）の工程で
、Ｐｏｃｋｓを拡散源として第１の多結晶シリコン８２
４にリンをドープした後、Ａｒガス中において１０分間
アニールを行い、更に１０００℃の温度を維持したまま
ＡｒガスをＡｒ：０ｔ＝１＝１の混合ガスに変えて熱酸
化（稀釈酸化）を行９ことにより第２の熱酸化膜２５を
形成しているので、第２の熱酸化膜２５の膜厚の均−化
及び第２の熱酸化膜２５と第１の多結晶シリコン膜２４
との界面の凹凸の低減により第２の熱酸化膜２５の耐圧
を著しく向上することができる。

例えば、第３図（ａ）に従来のように通常の熱酸化を行
った場合の第２の熱酸化膜の耐圧を、また同図（ｂ）に
上記実施例の場合の第２の熱酸化膜の耐圧をそれぞれ示
すが、これから明らかなように上記実施例の場合の方が
耐圧が著しく向上していることがわかる。

この結果、第２図（ｆＪ図示のＥＰＲＯＭセルのコント
ロールダート３１に正の高電圧を印加しても記憶を良好
に保持することができる。

また、低温プロセスを採用しているので、ウェハの反り
等が発生して半導体メモリデバイスの歩留りが低下する
といり問題は生じない。

なお、上記実施例では不活性ガスとしてＡｒを用いたが
、これに限らず窒素を用いてもよい。

また、上記実施例では酸化性ガスとしてＡｒ：ｏ、＝ｉ
　：　ｉの混合ガスを用いたが、これに限らず、Ａｒと
水蒸気との混合ガスでもよいし、窒素と酸素又は水蒸気
との混合ガスでもよい。

このように不活性ガスと酸素又は水蒸気との混合ガスを
用い、上記実施例のように不活性ガスによる熱処理の温
度を維持したまま酸化を行う場合には、酸素又は水蒸気
の分圧を設定することによって第２の熱酸化膜の膜厚を
制御することができる。

更に、上記実施例ではフローティングダート２９及びコ
ントロールゲート３）の材料として多結晶シリコンを用
いたが、これに限らず非晶質シリコンを用いてもよい。

〔発明の効果〕

以上詳述した如く本発明の半導体記憶装置の製造方法に
よれば、従来のプロセスを大幅に変更する必要がなく、
コストアップやデバイスの歩留り低下を招くことなしに
第２のダート酸化膜の耐圧の向上した記憶保持特性の良
好な半導体記憶装置を製造できるものである。

【図面の簡単な説明】

第１図は従来のＥＰＲＯＩｖＩセルの断面図、第２図（
ａ）〜（ｆ）は本発明の実施例におけるＥＰＲＯＭセル
の製造方法を示す断面図、第３図（ａ）は従来の方法に
より形成された第２の熱酸化膜の耐圧のヒストグラム、
同図（ｂ）は本発明の実施例において形成された第２の
熱酸化膜の耐圧のヒストグラムである。 ２１・・・Ｐ−型シリコン基板、２２・・・フィールド
酸化膜、２３・・・第１の熱酸化膜、２４・・・第１の
多結晶シリコン膜、２５・・・第２の熱酸化膜、２６・
・・第２の多結晶シリコン膜、２７・・・ホトレジスト
パターン、２８・・・第１のダート酸化膜、２９・・・
フローティングダート、３０・・・第２のダート酸化膜
、３１・・・コントロールダート、３２−°・後酸化膜
、３３．３４・・・Ｎ　型ソース、ドレイン領域、３５
・・・ＰＳＧ膜、３６・・・コイタクトホール、３７・
・・ソース電極、３８・・・ドレイン電極。 出願人代理人　弁理士　錦　江　武　彦第１図 第２図 第２図 ′７７ 第３図 面４圧　飼ｙ／Ｃｍ） 第１頁の続き ＝互堀月 場内

Claims (1)

1. 【特許請求の範囲】 （１）第１導電型の半導体基板の素子領域表面に第１の
   絶縁膜を形成した後、全面に不純物をドープした第１の
   非単結晶シリコン膜を堆積する工程と、不活性ガス中で
   熱処理し、更に不活性ガスを酸化性ガスに変えて熱処理
   を行い、該第１の非単結晶シリコン膜の表面に第２の絶
   縁膜を形成する工程と、全面に第２の非単結晶シリコン
   膜を堆積する工程と、これら第２の非単結晶シリコン膜
   、第２の絶縁膜、第１の非単結晶シリコン膜及び第１の
   絶縁膜を順次バターニングする工程と、これらのノやタ
   ーンをマスクとして第２導電型の不純物をイオン注入し
   て第２導電型のソース、ドレイン領域を形成する工程と
   を具備したことを特徴とする半導体記憶装置の製造方法
   。 （２）第１の非単結晶シリコン膜のパターンなフローテ
   ィングダート、第２の非単結晶シリコン膜のパターンを
   コントロールゲートとする特許請求の範囲第１項記載の
   半導体記憶装置の製造方法。 （３）不活性ガスがアルゴン又は窒素である特許請求の
   範囲第１項記載の半導体記憶装置の製造方法。 （４ン　酸化性ガスがアルゴン又は窒素と酸素又は水蒸
   気との混合ガスである特許請求の範囲第ｉ＊記載の半導
   体記憶装置の製造方法。 （５）不活性ガス中で熱処理し、この熱処理の温度を維
   持したまま更に不活性ガスを酸化性ガスに変えて熱処理
   を行い、第１の非単結晶シリコン膜の表面に第２の絶縁
   膜を形成する特許請求の範囲第１項記載の半導体記憶装
   置の製造方法。