JPH0587993B2 - - Google Patents
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- JPH0587993B2 JPH0587993B2 JP27822784A JP27822784A JPH0587993B2 JP H0587993 B2 JPH0587993 B2 JP H0587993B2 JP 27822784 A JP27822784 A JP 27822784A JP 27822784 A JP27822784 A JP 27822784A JP H0587993 B2 JPH0587993 B2 JP H0587993B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置の製造方法に関し、特
にフローテイングゲートとコントロールゲート間
の第２酸化膜の耐圧を向上したEPROM等の半導
体記憶装置の製造方法に係る。
にフローテイングゲートとコントロールゲート間
の第２酸化膜の耐圧を向上したEPROM等の半導
体記憶装置の製造方法に係る。
EPROMセルは一般に第５図に示す構造になつ
ている。即ち、図中の１はｐ型シリコン基板であ
り、この基板１１表面には島状のセル領域を分離
するためのフイールド酸化膜２が設けられてい
る。この島状の基板１１領域表面には互に電気的
に分離されたn+型のソース、ドレイン領域３，
４が設けられている。これらソース、ドレイン領
域３，４間のチヤンネル領域を含む基板１上には
第１ゲート酸化膜５を介してリンドープ多結晶シ
リコンからなるフローテイングゲート６が設けら
れている。このフローテイングゲート６上には第
２ゲート酸化膜７を介して多結晶シリコンからな
るコントロールゲート８が設けられ、かつ前記フ
ローテイングゲート６、コントロールゲート８及
び基板１の露出面には後酸化膜９が被覆されてい
る。また、コントロールゲート８等を含む全面に
は層間絶縁膜１０が被覆されている。この絶縁膜
１０上には該絶縁膜１０、後酸化膜９に開孔され
たコンタクトホール１１を介して前記ソース、ド
レイン領域３，４に夫々接続されたソース、ドレ
インのＡ配線１２，１３が設けられている。
ている。即ち、図中の１はｐ型シリコン基板であ
り、この基板１１表面には島状のセル領域を分離
するためのフイールド酸化膜２が設けられてい
る。この島状の基板１１領域表面には互に電気的
に分離されたn+型のソース、ドレイン領域３，
４が設けられている。これらソース、ドレイン領
域３，４間のチヤンネル領域を含む基板１上には
第１ゲート酸化膜５を介してリンドープ多結晶シ
リコンからなるフローテイングゲート６が設けら
れている。このフローテイングゲート６上には第
２ゲート酸化膜７を介して多結晶シリコンからな
るコントロールゲート８が設けられ、かつ前記フ
ローテイングゲート６、コントロールゲート８及
び基板１の露出面には後酸化膜９が被覆されてい
る。また、コントロールゲート８等を含む全面に
は層間絶縁膜１０が被覆されている。この絶縁膜
１０上には該絶縁膜１０、後酸化膜９に開孔され
たコンタクトホール１１を介して前記ソース、ド
レイン領域３，４に夫々接続されたソース、ドレ
インのＡ配線１２，１３が設けられている。
ところで、従来、上述した構造のメモリセルを
製造する際、第２ゲート酸化膜はフローテイング
ゲートとなる多結晶シリコン膜にリン拡散を行な
つて低抵抗のリンドープ多結晶シリコン膜とし、
これをパターニングしてリンドープ多結晶シリコ
ンパターンとした後、このパターンを熱酸化して
酸化膜を形成する工程等を経て造られる。こうし
た工程によりフローテイングゲート上に形成され
た第２ゲート酸化膜７の膜厚が800〜1200Å程度
である場合には、メモリセルのフローテイングゲ
ート６に電荷をチヤージさせた後、フローテイン
グゲート６中に電荷を保持させるのに全く問題が
ない。
製造する際、第２ゲート酸化膜はフローテイング
ゲートとなる多結晶シリコン膜にリン拡散を行な
つて低抵抗のリンドープ多結晶シリコン膜とし、
これをパターニングしてリンドープ多結晶シリコ
ンパターンとした後、このパターンを熱酸化して
酸化膜を形成する工程等を経て造られる。こうし
た工程によりフローテイングゲート上に形成され
た第２ゲート酸化膜７の膜厚が800〜1200Å程度
である場合には、メモリセルのフローテイングゲ
ート６に電荷をチヤージさせた後、フローテイン
グゲート６中に電荷を保持させるのに全く問題が
ない。
しかしながら、メモリセルの微細化が進み、こ
れに伴なつてフローテイングゲート６とコントロ
ールゲート８との間のキヤパシタを小さい面積下
で大きくなるために第２ゲート酸化膜７の膜厚を
薄く（例えば750Å以下）にすると、従来法で形
成された第２ゲート酸化膜では書き込み時におい
て、コントロールゲート８に印加する電圧Vppに
よつてフローテイングゲート６中にチヤージした
電荷がコントロールゲート８に抜けてしまうとい
う、いわゆるキープ不良を生じる欠点があつた。
この原因の一つとしては、フローテイングゲート
（リン拡散を1000℃で10分間行なつたリンドープ
多結晶シリコン膜から形成）を熱酸化することに
よつて形成された第２ゲート酸化膜の電気的耐圧
が、第６図に示すようにその膜厚を700Å前後以
下にすると、急激に低下するためである。
れに伴なつてフローテイングゲート６とコントロ
ールゲート８との間のキヤパシタを小さい面積下
で大きくなるために第２ゲート酸化膜７の膜厚を
薄く（例えば750Å以下）にすると、従来法で形
成された第２ゲート酸化膜では書き込み時におい
て、コントロールゲート８に印加する電圧Vppに
よつてフローテイングゲート６中にチヤージした
電荷がコントロールゲート８に抜けてしまうとい
う、いわゆるキープ不良を生じる欠点があつた。
この原因の一つとしては、フローテイングゲート
（リン拡散を1000℃で10分間行なつたリンドープ
多結晶シリコン膜から形成）を熱酸化することに
よつて形成された第２ゲート酸化膜の電気的耐圧
が、第６図に示すようにその膜厚を700Å前後以
下にすると、急激に低下するためである。
本発明は、フローテイングゲート中での電荷保
持能力を低下させることなく、第２ゲート酸化膜
を薄膜化することが可能なEPROM等の半導体記
憶装置を提供しようとするものである。
持能力を低下させることなく、第２ゲート酸化膜
を薄膜化することが可能なEPROM等の半導体記
憶装置を提供しようとするものである。
本発明は第１導電型の半導体基板表面に互に電
気的に分離して設けられた第２導電型のソース、
ドレイン領域と、これら領域間のチヤンネル領域
を少なくとも含む基板上に第１ゲート酸化膜を介
して設けられたリンドープ多結晶シリコンからな
るフローテイングゲートと、このゲート上に第２
ゲート酸化膜を介して設けられた多結晶シリコン
からなるコントロールゲートとを具備した半導体
記憶装置の製造において、前記フローテイングゲ
ートを、多結晶シリコン膜に950℃以下の温度で
リン拡散を行なつてリン濃度が４×1020cm-3〜８
×1020cm-3のリンドープ多結晶シリコン膜とする
工程と、該多結晶シリコン膜をパターニングする
工程とにより形成することを特徴とするものであ
る。かかる本発明によれば、リン拡散条件を制御
した多結晶シリコン膜からフローテイングゲート
を形成することによつて、このフローテイングゲ
ート上に熱酸化により形成される第２ゲート酸化
膜の膜質及びそれらの界面における酸化膜の均質
性、平坦性が改善される。その結果、第２ゲート
酸化膜の膜厚を十分に薄く（例えば750Å以下）
にしても前述したキープ不良を防止でき、ひいて
は微細なメモリセルを有するEPROM等を得るこ
とができる。
気的に分離して設けられた第２導電型のソース、
ドレイン領域と、これら領域間のチヤンネル領域
を少なくとも含む基板上に第１ゲート酸化膜を介
して設けられたリンドープ多結晶シリコンからな
るフローテイングゲートと、このゲート上に第２
ゲート酸化膜を介して設けられた多結晶シリコン
からなるコントロールゲートとを具備した半導体
記憶装置の製造において、前記フローテイングゲ
ートを、多結晶シリコン膜に950℃以下の温度で
リン拡散を行なつてリン濃度が４×1020cm-3〜８
×1020cm-3のリンドープ多結晶シリコン膜とする
工程と、該多結晶シリコン膜をパターニングする
工程とにより形成することを特徴とするものであ
る。かかる本発明によれば、リン拡散条件を制御
した多結晶シリコン膜からフローテイングゲート
を形成することによつて、このフローテイングゲ
ート上に熱酸化により形成される第２ゲート酸化
膜の膜質及びそれらの界面における酸化膜の均質
性、平坦性が改善される。その結果、第２ゲート
酸化膜の膜厚を十分に薄く（例えば750Å以下）
にしても前述したキープ不良を防止でき、ひいて
は微細なメモリセルを有するEPROM等を得るこ
とができる。
上記リン拡散時の温度上限を限定した理由は、
その温度が950℃を越えると、多結晶シリコン膜
の結晶が増大すると共に、結晶と粒界とのリン濃
度にバラツキが生じて、この後に熱酸化により形
成される第２ゲート酸化膜の膜質が劣化し、薄膜
化した場合にフローテイングゲートのキープ不良
が生じるからである。好ましく温度範囲は900〜
950℃である。
その温度が950℃を越えると、多結晶シリコン膜
の結晶が増大すると共に、結晶と粒界とのリン濃
度にバラツキが生じて、この後に熱酸化により形
成される第２ゲート酸化膜の膜質が劣化し、薄膜
化した場合にフローテイングゲートのキープ不良
が生じるからである。好ましく温度範囲は900〜
950℃である。
上記リン拡散による多結晶シリコン膜中のリン
濃度を上記範囲に限定した理由は、その濃度を４
×1020cm-3未満にすると、膜中でのリン濃度のバ
ラツキが生じ、かといつてその濃度が８×1020cm
−３を越えると熱酸化により形成された第２ゲート
酸化膜中にリンと共に他の不純物が導入され易く
なつて膜質を悪化させるからである。いずれにし
ても、上記リン濃度の範囲を逸脱すると、フロー
テイングゲートのキープ不良を十分に改善できな
くなる。
濃度を上記範囲に限定した理由は、その濃度を４
×1020cm-3未満にすると、膜中でのリン濃度のバ
ラツキが生じ、かといつてその濃度が８×1020cm
−３を越えると熱酸化により形成された第２ゲート
酸化膜中にリンと共に他の不純物が導入され易く
なつて膜質を悪化させるからである。いずれにし
ても、上記リン濃度の範囲を逸脱すると、フロー
テイングゲートのキープ不良を十分に改善できな
くなる。
以下、本発明をEPROMのメモリセルの製造に
適した例について第１図ａ〜ｅを参照して詳細に
説明する。
適した例について第１図ａ〜ｅを参照して詳細に
説明する。
実施例 １
まず、ｐ型シリコン基板２１を選択酸化してフ
イールド酸化膜２２を形成した後、熱酸化処理を
施して厚さ500Åの第１酸化膜２３を形成した。
つづいて、全面に厚さ4000Åの多結晶シリコン膜
を堆積した後900℃のPOC3雰囲気でリン拡散を
行なつてリン濃度が６×1020cm-3のリンドープ多
結晶シリコン膜２４とした（第１図ａ図示）。
イールド酸化膜２２を形成した後、熱酸化処理を
施して厚さ500Åの第１酸化膜２３を形成した。
つづいて、全面に厚さ4000Åの多結晶シリコン膜
を堆積した後900℃のPOC3雰囲気でリン拡散を
行なつてリン濃度が６×1020cm-3のリンドープ多
結晶シリコン膜２４とした（第１図ａ図示）。
次いで、リンドープ多結晶シリコン膜２４をパ
ターニングした多結晶シリコンパターン２５とし
た後、1000℃のドライ酸素雰囲気中で熱酸化して
厚さ600Åの第２酸化膜２６を形成した（同図ｂ
図示）。つづいて、全面に厚さ4000Åの多結晶シ
リコン膜を堆積し、リンドーピングを行なつた
後、図示しないレジストパターンをマスクとして
反応性イオンエツチングにより多結晶シリコン
膜、第２酸化膜２６、多結晶シリコンパターン２
５及び第１酸化膜２３を順次堆積エツチングして
基板２１側から第１ゲート酸化膜２７、フローテ
イングゲート２８、第２ゲート酸化膜２９及びコ
ントロールゲート３０を夫々形成した。ひきつづ
き、レジストパターンを除去し、後酸化処理を施
し露出する基板２１表面等に後酸化膜３１を形成
した後、コントロールゲート３０及びフイールド
酸化膜２２をマスクとしてｎ型不純物、例えば砒
素を後酸化膜３１を通して基板２１にイオン注入
し、活性化してn+型のソース、ドレイン領域３
２，３３を形成した（同図ｄ図示）。
ターニングした多結晶シリコンパターン２５とし
た後、1000℃のドライ酸素雰囲気中で熱酸化して
厚さ600Åの第２酸化膜２６を形成した（同図ｂ
図示）。つづいて、全面に厚さ4000Åの多結晶シ
リコン膜を堆積し、リンドーピングを行なつた
後、図示しないレジストパターンをマスクとして
反応性イオンエツチングにより多結晶シリコン
膜、第２酸化膜２６、多結晶シリコンパターン２
５及び第１酸化膜２３を順次堆積エツチングして
基板２１側から第１ゲート酸化膜２７、フローテ
イングゲート２８、第２ゲート酸化膜２９及びコ
ントロールゲート３０を夫々形成した。ひきつづ
き、レジストパターンを除去し、後酸化処理を施
し露出する基板２１表面等に後酸化膜３１を形成
した後、コントロールゲート３０及びフイールド
酸化膜２２をマスクとしてｎ型不純物、例えば砒
素を後酸化膜３１を通して基板２１にイオン注入
し、活性化してn+型のソース、ドレイン領域３
２，３３を形成した（同図ｄ図示）。
次いで、全面にCVD−SiO2膜３４を堆積し、
フオトエツチング技術によりCVD−SiO2膜３４
及び後酸化膜３１にコンタクトホール３５を開孔
した後、Ａの蒸着パターニングによりコンタク
トホール３５を通してソース、ドレイン領域３
２，３３と接続するソース、ドレインのＡ配線
３６，３７を形成してメモリセルを製造した（同
図ｅ図示）。
フオトエツチング技術によりCVD−SiO2膜３４
及び後酸化膜３１にコンタクトホール３５を開孔
した後、Ａの蒸着パターニングによりコンタク
トホール３５を通してソース、ドレイン領域３
２，３３と接続するソース、ドレインのＡ配線
３６，３７を形成してメモリセルを製造した（同
図ｅ図示）。
実施例 ２
POC3雰囲気中でのリン拡散を950℃で行なつ
た以外、実施例１と同様な方法によりメモリセル
を製造した。
た以外、実施例１と同様な方法によりメモリセル
を製造した。
比較例
POC3雰囲気中でのリン拡散を1000℃で行な
つた以外、実施例１と同様なメモリセルを製造し
た。
つた以外、実施例１と同様なメモリセルを製造し
た。
しかして、本実施例１，２、比較例のメモリセ
ルについて、第２ゲート酸化膜の耐圧を調べたと
ころ、第３図に示す結果を得た。なお、この試験
は第２図に示すように基板１０１に第１ゲート酸
化膜としての熱酸化膜１０２を介してフローテイ
ングゲートとしての第１のリンドープ多結晶シリ
コン膜１０３を形成し、更に同多結晶シリコン膜
１０３上に第２ゲート酸化膜としての熱酸化膜１
０４を介してコントロールゲートとしての第２の
リンドープ多結晶シリコン膜１０５を形成したサ
ンプルを作製し、このサンプルの第１のリンドー
プ多結晶シリコン膜１０３をグランドに、第２の
リンドープ多結晶シリコン膜１０５に電流計１０
６を介して可変電源１０７を接続し、電流計１０
６の電流値が10-9Ａ／cm2になつた時の電圧（電
界）を測定することにより評価した。但し、該サ
ンプルの各膜の厚さは実施例１で述べた条件に設
定した。
ルについて、第２ゲート酸化膜の耐圧を調べたと
ころ、第３図に示す結果を得た。なお、この試験
は第２図に示すように基板１０１に第１ゲート酸
化膜としての熱酸化膜１０２を介してフローテイ
ングゲートとしての第１のリンドープ多結晶シリ
コン膜１０３を形成し、更に同多結晶シリコン膜
１０３上に第２ゲート酸化膜としての熱酸化膜１
０４を介してコントロールゲートとしての第２の
リンドープ多結晶シリコン膜１０５を形成したサ
ンプルを作製し、このサンプルの第１のリンドー
プ多結晶シリコン膜１０３をグランドに、第２の
リンドープ多結晶シリコン膜１０５に電流計１０
６を介して可変電源１０７を接続し、電流計１０
６の電流値が10-9Ａ／cm2になつた時の電圧（電
界）を測定することにより評価した。但し、該サ
ンプルの各膜の厚さは実施例１で述べた条件に設
定した。
第３図より明らかな如く、リン拡散を1000℃で
行なつた比較例の場合では第２ゲート酸化膜の膜
厚が600Åと薄いと、3MV／cmと低いのに対し、
リン拡散を900℃，950℃で行なつた本実施例１，
２の場合は4.5MV／cm以上となることがわかる。
行なつた比較例の場合では第２ゲート酸化膜の膜
厚が600Åと薄いと、3MV／cmと低いのに対し、
リン拡散を900℃，950℃で行なつた本実施例１，
２の場合は4.5MV／cm以上となることがわかる。
また、前記実施例１においてリン拡散を900℃，
60分間行なつたリンドープ多結晶シリコンからな
るフローテイングゲート（リン濃度６×1020cm-
３）に第２ゲート酸化膜の膜厚を変えたサンプル
についても、第２図と同様な手段で耐圧を測定し
たところ、第４図に示す結果を得た。この第４図
より明らかな如く、第２ゲート酸化膜の膜厚が
700Å以下400Å付近になつても、前述した第６図
図示の従来法による場合に比べて耐圧劣化を著し
く低減できることがわかる。
60分間行なつたリンドープ多結晶シリコンからな
るフローテイングゲート（リン濃度６×1020cm-
３）に第２ゲート酸化膜の膜厚を変えたサンプル
についても、第２図と同様な手段で耐圧を測定し
たところ、第４図に示す結果を得た。この第４図
より明らかな如く、第２ゲート酸化膜の膜厚が
700Å以下400Å付近になつても、前述した第６図
図示の従来法による場合に比べて耐圧劣化を著し
く低減できることがわかる。
以上詳述した如く、本発明によればフローテイ
ングゲート中での電荷保持能力を低下させること
なく、第２ゲート酸化膜を薄膜化（例えば750Å
以下）でき、更にプロセスマージンを向上でき、
ひいては高集積度、高信頼性のEPROM等の半導
体記憶装置を高歩留りで製造し得る方法を提供で
きる。
ングゲート中での電荷保持能力を低下させること
なく、第２ゲート酸化膜を薄膜化（例えば750Å
以下）でき、更にプロセスマージンを向上でき、
ひいては高集積度、高信頼性のEPROM等の半導
体記憶装置を高歩留りで製造し得る方法を提供で
きる。
第１図ａ〜ｅは本発明の実施例における
EPROMのメモリセルの製造工程を示す断面図、
第２図は第２ゲート酸化膜の耐圧試験を説明する
ための断面図、第３図はリン拡散時の温度条件を
変えた実施例１，２及び比較例における第２ゲー
ト酸化膜の耐圧を示す特性図、第４図は本実施例
のEPROMのメモリセルにおける第２ゲート酸化
膜の膜厚と耐圧との関係を示す特性図、第５図は
一般的なEPROMのメモリセルを示す断面図、第
６図は従来法で製造されたEPROMのメモリセル
における第２ゲート酸化膜の膜厚と耐圧との関係
を示す特性図である。 ２１，１０１……ｐ型シリコン基板、２２……
フイールド酸化膜、２４……リンドープ多結晶シ
リコン膜、２７……第１ゲート酸化膜、２８……
フローテイングゲート、２９……第２ゲート酸化
膜、３０……コントロールゲート、３２……ソー
ス領域、３３……ドレイン領域、３４……CVD
−SiO2膜、３６，３７……Ａ配線、１０２…
…第１のリンドープ多結晶シリコン膜、１０４…
…第２のリンドープ多結晶シリコン膜、１０７…
…可変電源。
EPROMのメモリセルの製造工程を示す断面図、
第２図は第２ゲート酸化膜の耐圧試験を説明する
ための断面図、第３図はリン拡散時の温度条件を
変えた実施例１，２及び比較例における第２ゲー
ト酸化膜の耐圧を示す特性図、第４図は本実施例
のEPROMのメモリセルにおける第２ゲート酸化
膜の膜厚と耐圧との関係を示す特性図、第５図は
一般的なEPROMのメモリセルを示す断面図、第
６図は従来法で製造されたEPROMのメモリセル
における第２ゲート酸化膜の膜厚と耐圧との関係
を示す特性図である。 ２１，１０１……ｐ型シリコン基板、２２……
フイールド酸化膜、２４……リンドープ多結晶シ
リコン膜、２７……第１ゲート酸化膜、２８……
フローテイングゲート、２９……第２ゲート酸化
膜、３０……コントロールゲート、３２……ソー
ス領域、３３……ドレイン領域、３４……CVD
−SiO2膜、３６，３７……Ａ配線、１０２…
…第１のリンドープ多結晶シリコン膜、１０４…
…第２のリンドープ多結晶シリコン膜、１０７…
…可変電源。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基板表面に互に電気的に
分離して設けられた第２導電型のソース、ドレン
領域と、これら領域間のチヤンネル領域を少なく
とも含む基板上に第１ゲート酸化膜を介して設け
られたリンドープ多結晶シリコンからなるフロー
ディングゲートと、このゲート上に第２ゲート酸
化膜を介して設けられた多結晶シリコンからなる
コントロールゲートとを具備した半導体記憶装置
の製造において、前記フローテイングゲートを、
多結晶シリコン膜に950℃以下の温度でリン拡散
を行なつてリン濃度が４×1020cm-3〜８×1020cm-
３のリンドープ多結晶シリコン膜とする工程と、
該多結晶シリコン膜をパターニングする工程と、
により形成することを特徴とする半導体記憶装置
の製造方法。 ２ 第２ゲート酸化膜をリンドープ多結晶シリコ
ンからなるフローテイングゲートをドライ酸素雰
囲気中で熱酸化することにより形成することを特
徴とする特許請求の範囲第１項記載の半導体記憶
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27822784A JPS61154175A (ja) | 1984-12-27 | 1984-12-27 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27822784A JPS61154175A (ja) | 1984-12-27 | 1984-12-27 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61154175A JPS61154175A (ja) | 1986-07-12 |
| JPH0587993B2 true JPH0587993B2 (ja) | 1993-12-20 |
Family
ID=17594386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27822784A Granted JPS61154175A (ja) | 1984-12-27 | 1984-12-27 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61154175A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2672537B2 (ja) * | 1987-12-21 | 1997-11-05 | 株式会社東芝 | 不揮発性半導体装置の製造方法 |
-
1984
- 1984-12-27 JP JP27822784A patent/JPS61154175A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61154175A (ja) | 1986-07-12 |
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