JPH07321236A - 不揮発性メモリ装置およびその製造方法 - Google Patents
不揮発性メモリ装置およびその製造方法Info
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- JPH07321236A JPH07321236A JP6110649A JP11064994A JPH07321236A JP H07321236 A JPH07321236 A JP H07321236A JP 6110649 A JP6110649 A JP 6110649A JP 11064994 A JP11064994 A JP 11064994A JP H07321236 A JPH07321236 A JP H07321236A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】
【目的】不揮発性メモリの多層ゲート電極構造への不純
物拡散を防止すると共に絶縁膜の界面不整合によるリー
ク電流を減らして信頼性を向上する。 【構成】フローティングゲート電極３，コントロールゲ
ート電極５を有する多層ゲート電極構造を含む表面に熱
酸化シリコン膜７を形成した後、熱窒化処理して熱酸化
シリコン膜７と多層ゲート電極構造の界面に熱窒化酸化
シリコン膜８を形成する。
物拡散を防止すると共に絶縁膜の界面不整合によるリー
ク電流を減らして信頼性を向上する。 【構成】フローティングゲート電極３，コントロールゲ
ート電極５を有する多層ゲート電極構造を含む表面に熱
酸化シリコン膜７を形成した後、熱窒化処理して熱酸化
シリコン膜７と多層ゲート電極構造の界面に熱窒化酸化
シリコン膜８を形成する。
Description
【０００１】
【産業上の利用分野】本発明は不揮発性メモリ装置およ
びその製造方法に関する。
びその製造方法に関する。
【０００２】
【従来の技術】ＵＬＳＩデバイスの性能はゲート酸化膜
の性能に大きく依存しており、いかに高信頼性を有した
ゲート酸化膜を形成するかは、今も昔も大きな課題であ
る。このように、ゲート酸化膜が現在でもデバイス作製
のキー・プロセスであるのは、様々な要因で酸化膜が劣
化するからである。つまり、酸化膜はその形成条件のみ
ならず、前処理や後工程、構造の影響を大きく受ける。
そのため、外的な要因に強い酸化膜の開発がおこなわれ
たり、外的な影響を受けない工夫がとられている。
の性能に大きく依存しており、いかに高信頼性を有した
ゲート酸化膜を形成するかは、今も昔も大きな課題であ
る。このように、ゲート酸化膜が現在でもデバイス作製
のキー・プロセスであるのは、様々な要因で酸化膜が劣
化するからである。つまり、酸化膜はその形成条件のみ
ならず、前処理や後工程、構造の影響を大きく受ける。
そのため、外的な要因に強い酸化膜の開発がおこなわれ
たり、外的な影響を受けない工夫がとられている。
【０００３】現在の多くのデバイスには、層間絶縁膜が
用いられている。その絶縁膜としては、ＣＶＤ（Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で
形成した、ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ−Ｓｉ
ｌｉｃａｔｅ Ｇｌａｓｓ）膜やＰＳＧ膜、ＢＳＧ膜な
ど、様々な方法による様々な酸化膜形成が試みられてい
る。しかしながら、これらの層間絶縁膜には、多くの水
分の他、ホウ素、リンなどの添加不純物が含まれてお
り、これらの不純物がゲート酸化膜まで拡散して信頼性
の劣化を引き起こす問題が生じているため、これらの拡
散を防止する手段が必要である。
用いられている。その絶縁膜としては、ＣＶＤ（Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で
形成した、ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ−Ｓｉ
ｌｉｃａｔｅ Ｇｌａｓｓ）膜やＰＳＧ膜、ＢＳＧ膜な
ど、様々な方法による様々な酸化膜形成が試みられてい
る。しかしながら、これらの層間絶縁膜には、多くの水
分の他、ホウ素、リンなどの添加不純物が含まれてお
り、これらの不純物がゲート酸化膜まで拡散して信頼性
の劣化を引き起こす問題が生じているため、これらの拡
散を防止する手段が必要である。
【０００４】図５は従来の不揮発性メモリ装置の一例を
示す断面図である。
示す断面図である。
【０００５】図５に示すように、ｐ型のシリコン基板１
の上に第１ゲート絶縁膜２，フローティングゲート電極
３，第２ゲート絶縁膜４，コントロールゲート電極５を
順次積層して形成したメモリ用ゲート電極の多層構造
（以下多層ゲート電極構造と記す）と、この多層ゲート
電極構造に整合してシリコン基板１の表面にｎ型不純物
をイオン注入して形成したソース・ドレイン拡散層６
と、ゲート電極構造の側面に形成した酸化シリコン膜１
１と、多層ゲート電極構造およびソース・ドレイン拡散
層６を含む表面にＣＶＤ法で堆積した窒化シリコン膜１
２と、その上に堆積したＢＰＳＧ膜等の層間絶縁膜１０
とを有して構成され、窒化シリコン膜１２を設けたこと
により、層間絶縁膜１０中の水分やホウ素，リン等の不
純物がゲート絶縁膜に拡散して電子トラップやダングリ
ングボンドを発生させデバイスの動作を不安定にするこ
とを防止する。また、窒化シリコン膜１２はソース・ド
レイン拡散層６の表面に直接又は薄い熱酸化シリコン膜
を介して形成しており、熱酸化シリコン膜の厚さを０〜
１００ｎｍにすることにより、コンタクトホール１３か
ら侵入するＮａイオンも阻止できる（特開平１−１６４
０６９号公報参照）。
の上に第１ゲート絶縁膜２，フローティングゲート電極
３，第２ゲート絶縁膜４，コントロールゲート電極５を
順次積層して形成したメモリ用ゲート電極の多層構造
（以下多層ゲート電極構造と記す）と、この多層ゲート
電極構造に整合してシリコン基板１の表面にｎ型不純物
をイオン注入して形成したソース・ドレイン拡散層６
と、ゲート電極構造の側面に形成した酸化シリコン膜１
１と、多層ゲート電極構造およびソース・ドレイン拡散
層６を含む表面にＣＶＤ法で堆積した窒化シリコン膜１
２と、その上に堆積したＢＰＳＧ膜等の層間絶縁膜１０
とを有して構成され、窒化シリコン膜１２を設けたこと
により、層間絶縁膜１０中の水分やホウ素，リン等の不
純物がゲート絶縁膜に拡散して電子トラップやダングリ
ングボンドを発生させデバイスの動作を不安定にするこ
とを防止する。また、窒化シリコン膜１２はソース・ド
レイン拡散層６の表面に直接又は薄い熱酸化シリコン膜
を介して形成しており、熱酸化シリコン膜の厚さを０〜
１００ｎｍにすることにより、コンタクトホール１３か
ら侵入するＮａイオンも阻止できる（特開平１−１６４
０６９号公報参照）。
【０００６】
【発明が解決しようとする課題】この従来の半導体装置
では、堆積された窒化シリコン膜によって、非常に大き
な応力がメモリ部に加わるという問題がある。堆積する
面が平坦であり、堆積した窒化シリコン膜が十分薄けれ
ば、堆積した部分にそれほど大きな応力はかからない。
しかしながら、不揮発性メモリの多層ゲート電極構造の
様な大きな段差を有するところに窒化シリコン膜を堆積
させると、覆われた電極および絶縁膜に大きな歪みが発
生して、絶縁膜のリークが大きくなってしまい、デバイ
スとしての信頼性が劣化する。また、熱酸化シリコン膜
上に窒化シリコン膜を堆積させる方法では、熱酸化シリ
コン膜と窒化シリコン膜の界面の原子間の不整合が多
く、その界面を通じてリーク電流が流れ易い。これは不
揮発性メモリにとって致命的な問題となる。
では、堆積された窒化シリコン膜によって、非常に大き
な応力がメモリ部に加わるという問題がある。堆積する
面が平坦であり、堆積した窒化シリコン膜が十分薄けれ
ば、堆積した部分にそれほど大きな応力はかからない。
しかしながら、不揮発性メモリの多層ゲート電極構造の
様な大きな段差を有するところに窒化シリコン膜を堆積
させると、覆われた電極および絶縁膜に大きな歪みが発
生して、絶縁膜のリークが大きくなってしまい、デバイ
スとしての信頼性が劣化する。また、熱酸化シリコン膜
上に窒化シリコン膜を堆積させる方法では、熱酸化シリ
コン膜と窒化シリコン膜の界面の原子間の不整合が多
く、その界面を通じてリーク電流が流れ易い。これは不
揮発性メモリにとって致命的な問題となる。
【０００７】本発明の目的は、多層ゲート電極構造への
不純物の拡散を防止し、且つ歪や界面不整合によるリー
ク電流を低減して信頼性を向上させた不揮発性メモリ装
置を提供することにある。
不純物の拡散を防止し、且つ歪や界面不整合によるリー
ク電流を低減して信頼性を向上させた不揮発性メモリ装
置を提供することにある。
【０００８】
【課題を解決するための手段】本発明の不揮発性メモリ
装置は、半導体基板上に第１ゲート絶縁膜，フローティ
ングゲート電極，第２ゲート絶縁膜，コントロールゲー
ト電極を順次積層して形成した多層ゲート電極構造を有
する不揮発性メモリ装置において、前記多層ゲート電極
構造を含む表面を被覆して積層した酸化シリコン膜／熱
窒化酸化シリコン膜／酸化シリコン膜からなる複合絶縁
膜を備えて構成される。
装置は、半導体基板上に第１ゲート絶縁膜，フローティ
ングゲート電極，第２ゲート絶縁膜，コントロールゲー
ト電極を順次積層して形成した多層ゲート電極構造を有
する不揮発性メモリ装置において、前記多層ゲート電極
構造を含む表面を被覆して積層した酸化シリコン膜／熱
窒化酸化シリコン膜／酸化シリコン膜からなる複合絶縁
膜を備えて構成される。
【０００９】本発明の第１の不揮発性メモリ装置の製造
方法は、半導体基板上に第１ゲート絶縁膜，多結晶シリ
コン膜からなるフローティングゲート電極，第２ゲート
絶縁膜，多結晶シリコン膜からなるコントロール電極を
順次積層した多層ゲート電極構造を形成する工程と、前
記多層ゲート電極構造を含む表面に第１の酸化シリコン
膜を形成する工程と、熱窒化処理により前記第１の酸化
シリコン膜と前記多層ゲート電極構造および前記半導体
基板との界面に熱窒化酸化シリコン膜を形成する工程
と、熱酸化処理により前記熱窒化酸化シリコン膜と前記
多層ゲート電極構造および前記半導体基板との界面に第
２の酸化シリコン膜を形成する工程とを含んで構成され
る。
方法は、半導体基板上に第１ゲート絶縁膜，多結晶シリ
コン膜からなるフローティングゲート電極，第２ゲート
絶縁膜，多結晶シリコン膜からなるコントロール電極を
順次積層した多層ゲート電極構造を形成する工程と、前
記多層ゲート電極構造を含む表面に第１の酸化シリコン
膜を形成する工程と、熱窒化処理により前記第１の酸化
シリコン膜と前記多層ゲート電極構造および前記半導体
基板との界面に熱窒化酸化シリコン膜を形成する工程
と、熱酸化処理により前記熱窒化酸化シリコン膜と前記
多層ゲート電極構造および前記半導体基板との界面に第
２の酸化シリコン膜を形成する工程とを含んで構成され
る。
【００１０】本発明の第２の不揮発性メモリ装置の製造
方法は、半導体基板上に形成した酸化シリコン膜からな
る第１ゲート絶縁膜の上に多結晶シリコン膜を堆積して
パターニングしフローティングゲート電極を形成する工
程と、熱窒化処理により前記フローティングゲート電極
の表面に熱窒化シリコン膜を形成すると同時に前記半導
体基板上の酸化シリコン膜と前記半導体基板との界面に
熱窒化酸化シリコン膜を形成する工程と、熱酸化処理に
より前記熱窒化シリコン膜と前記フローティングゲート
電極との界面および前記熱窒化酸化シリコン膜と前記半
導体基板との界面に熱酸化シリコン膜を形成する工程
と、前記熱窒化シリコン膜を含む表面に多結晶シリコン
膜を堆積してパターニングし、前記フローティングゲー
ト電極に位置合わせしたコントロールゲート電極を形成
する工程とを含んで構成される。
方法は、半導体基板上に形成した酸化シリコン膜からな
る第１ゲート絶縁膜の上に多結晶シリコン膜を堆積して
パターニングしフローティングゲート電極を形成する工
程と、熱窒化処理により前記フローティングゲート電極
の表面に熱窒化シリコン膜を形成すると同時に前記半導
体基板上の酸化シリコン膜と前記半導体基板との界面に
熱窒化酸化シリコン膜を形成する工程と、熱酸化処理に
より前記熱窒化シリコン膜と前記フローティングゲート
電極との界面および前記熱窒化酸化シリコン膜と前記半
導体基板との界面に熱酸化シリコン膜を形成する工程
と、前記熱窒化シリコン膜を含む表面に多結晶シリコン
膜を堆積してパターニングし、前記フローティングゲー
ト電極に位置合わせしたコントロールゲート電極を形成
する工程とを含んで構成される。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１２】図１（ａ）〜（ｄ）は本発明の第１の実施
例の製造方法を説明するための工程順に示した断面図で
ある。
例の製造方法を説明するための工程順に示した断面図で
ある。
【００１３】まず、図１（ａ）に示すように、ｐ型のシ
リコン基板１の一主面に形成した素子分離層（図示せ
ず）により素子形成領域を区画する。次に、この素子形
成領域のシリコン基板１の表面を熱酸化して形成した第
１ゲート酸化膜（トンネルゲート絶縁膜）２，その上に
堆積した多結晶シリコン膜からなるフローティングゲー
ト電極３，フローティングゲート電極３の表面を熱酸化
して形成した第２ゲート酸化膜４，第２ゲート酸化膜４
上に堆積した多結晶シリコン膜からなるコントロールゲ
ート電極５を順次積層した後選択的に順次エッチングし
て多層ゲート電極構造を形成する。次に、この多層ゲー
ト電極構造をマスクとしてシリコン基板１の表面にホウ
素やリン等のｎ型不純物をイオン注入してソース・ドレ
イン拡散層６を形成する。
リコン基板１の一主面に形成した素子分離層（図示せ
ず）により素子形成領域を区画する。次に、この素子形
成領域のシリコン基板１の表面を熱酸化して形成した第
１ゲート酸化膜（トンネルゲート絶縁膜）２，その上に
堆積した多結晶シリコン膜からなるフローティングゲー
ト電極３，フローティングゲート電極３の表面を熱酸化
して形成した第２ゲート酸化膜４，第２ゲート酸化膜４
上に堆積した多結晶シリコン膜からなるコントロールゲ
ート電極５を順次積層した後選択的に順次エッチングし
て多層ゲート電極構造を形成する。次に、この多層ゲー
ト電極構造をマスクとしてシリコン基板１の表面にホウ
素やリン等のｎ型不純物をイオン注入してソース・ドレ
イン拡散層６を形成する。
【００１４】次に、図１（ｂ）に示すように、大気圧下
の酸素ガス中で９００℃の熱酸化処理を行い、多層ゲー
ト電極構造およびソース・ドレイン拡散層６の表面に熱
酸化シリコン膜７を形成する。
の酸素ガス中で９００℃の熱酸化処理を行い、多層ゲー
ト電極構造およびソース・ドレイン拡散層６の表面に熱
酸化シリコン膜７を形成する。
【００１５】次に、図１（ｃ）に示すように、大気圧下
のアンモニアガス中で９５０℃６０秒間の熱窒化処理を
行い熱酸化シリコン膜７と多層ゲート電極構造およびソ
ース・ドレイン拡散層６との界面に窒化酸化シリコン膜
８を形成する。
のアンモニアガス中で９５０℃６０秒間の熱窒化処理を
行い熱酸化シリコン膜７と多層ゲート電極構造およびソ
ース・ドレイン拡散層６との界面に窒化酸化シリコン膜
８を形成する。
【００１６】次に、図１（ｄ）に示すように、大気圧下
の酸素ガス中で１１５０℃６０秒間の熱酸化処理を再度
行い窒化酸化シリコン膜８と多層ゲート電極構造および
ソース・ドレイン拡散層６との界面に薄い熱酸化シリコ
ン膜９を形成し、熱酸化シリコン膜７／窒化酸化シリコ
ン膜８／熱酸化シリコン膜９からなる複合絶縁膜を形成
する。次に、この複合絶縁膜の上にＢＰＳＧ膜等からな
る層間絶縁膜１０を形成する。
の酸素ガス中で１１５０℃６０秒間の熱酸化処理を再度
行い窒化酸化シリコン膜８と多層ゲート電極構造および
ソース・ドレイン拡散層６との界面に薄い熱酸化シリコ
ン膜９を形成し、熱酸化シリコン膜７／窒化酸化シリコ
ン膜８／熱酸化シリコン膜９からなる複合絶縁膜を形成
する。次に、この複合絶縁膜の上にＢＰＳＧ膜等からな
る層間絶縁膜１０を形成する。
【００１７】ここで、窒化酸化シリコン膜８の膜厚は約
３ｎｍ，熱酸化シリコン膜９の膜厚は約２ｎｍで複合絶
縁膜全体の膜厚は約１８ｎｍである。
３ｎｍ，熱酸化シリコン膜９の膜厚は約２ｎｍで複合絶
縁膜全体の膜厚は約１８ｎｍである。
【００１８】また、熱酸化シリコン膜７の熱窒化処理お
よび再度の熱酸化処理により熱酸化シリコン膜７の外側
表面にも窒化酸化シリコン膜および酸化シリコン膜が形
成され、同様の機能を有するが、説明を単純化するため
に省略している。
よび再度の熱酸化処理により熱酸化シリコン膜７の外側
表面にも窒化酸化シリコン膜および酸化シリコン膜が形
成され、同様の機能を有するが、説明を単純化するため
に省略している。
【００１９】図２は本発明の第１の実施例を適用した不
揮発性メモリ装置の書換回数（書込みと消去の繰り返し
回数）に対するしきい値電圧の変化を示す図である。
揮発性メモリ装置の書換回数（書込みと消去の繰り返し
回数）に対するしきい値電圧の変化を示す図である。
【００２０】図２に示すように、本発明による不揮発性
メモリ装置は従来例（酸化シリコン膜と堆積窒化シリコ
ン膜との組合せ）に比べてしきい値の変化を生じない書
換回数が大幅に増大しており、信頼性が飛躍的に向上し
ている。
メモリ装置は従来例（酸化シリコン膜と堆積窒化シリコ
ン膜との組合せ）に比べてしきい値の変化を生じない書
換回数が大幅に増大しており、信頼性が飛躍的に向上し
ている。
【００２１】図３は本発明の第１の実施例を適用した不
揮発性メモリ装置の記憶保持特性を示す図である。
揮発性メモリ装置の記憶保持特性を示す図である。
【００２２】図３に示すように、電子をフローティング
ゲート電極に注入して書込み状態にしたメモリ装置を１
５０℃の雰囲気中で放置した場合のしきい値電圧の変化
量は本発明による不揮発性メモリ装置の方が従来例に比
べて格段に小さく、リーク電流が小さいことを示してい
る。
ゲート電極に注入して書込み状態にしたメモリ装置を１
５０℃の雰囲気中で放置した場合のしきい値電圧の変化
量は本発明による不揮発性メモリ装置の方が従来例に比
べて格段に小さく、リーク電流が小さいことを示してい
る。
【００２３】なお、熱酸化シリコン膜７の代りにＣＶＤ
法で形成した酸化シリコン膜でも良く、後工程により形
成される熱窒化酸化シリコン膜８や熱酸化シリコン膜９
がゲート電極やシリコン基板との界面に形成され界面で
の不整合はそれらの工程で解消される。
法で形成した酸化シリコン膜でも良く、後工程により形
成される熱窒化酸化シリコン膜８や熱酸化シリコン膜９
がゲート電極やシリコン基板との界面に形成され界面で
の不整合はそれらの工程で解消される。
【００２４】また、場合により再酸化処理を省略するこ
ともできる。再酸化処理は、例えばアンモニアガスによ
って窒化酸化シリコン膜が形成される時に必然的に導入
される水素原子を排除することにある。界面の整合性は
窒化酸化シリコン膜で十分であり、水素原子を排除する
目的だけであれば、後工程で実施される７００〜１２０
０℃で３０秒〜１分間程度の熱処理によって、再酸化工
程を省略することができる。その場合には、上部の酸化
シリコン膜と界面の窒化酸化シリコン膜の２層からなる
複合絶縁膜となる。
ともできる。再酸化処理は、例えばアンモニアガスによ
って窒化酸化シリコン膜が形成される時に必然的に導入
される水素原子を排除することにある。界面の整合性は
窒化酸化シリコン膜で十分であり、水素原子を排除する
目的だけであれば、後工程で実施される７００〜１２０
０℃で３０秒〜１分間程度の熱処理によって、再酸化工
程を省略することができる。その場合には、上部の酸化
シリコン膜と界面の窒化酸化シリコン膜の２層からなる
複合絶縁膜となる。
【００２５】また、熱窒化工程で使用されるガスはアン
モニアガス以外に亜酸化窒素ガスを用いても良い。
モニアガス以外に亜酸化窒素ガスを用いても良い。
【００２６】図４（ａ）〜（ｄ）は本発明の第２の実施
例の製造方法を説明するための工程順に示した断面図で
ある。
例の製造方法を説明するための工程順に示した断面図で
ある。
【００２７】まず、図４（ａ）に示すように、第１の実
施例と同様にｐ型のシリコン基板１の一主面に設けた素
子形成領域の表面に第１のゲート酸化膜２を形成した
後、第１のゲート酸化膜２の上に多結晶シリコン膜を堆
積してパターニングしフローティングゲート電極３を形
成する。次に、フローティングゲート電極３をマスクと
してシリコン基板１の表面にｎ型不純物をイオン注入し
てソース・ドレイン拡散層６を形成する。
施例と同様にｐ型のシリコン基板１の一主面に設けた素
子形成領域の表面に第１のゲート酸化膜２を形成した
後、第１のゲート酸化膜２の上に多結晶シリコン膜を堆
積してパターニングしフローティングゲート電極３を形
成する。次に、フローティングゲート電極３をマスクと
してシリコン基板１の表面にｎ型不純物をイオン注入し
てソース・ドレイン拡散層６を形成する。
【００２８】次に、図４（ｂ）に示すように、アンモニ
アガスを用いた熱窒化処理を行いフローティングゲート
電極３の表面に熱窒化シリコン膜１５を形成すると同時
にソース・ドレイン拡散層６の表面に熱窒化酸化シリコ
ン膜８を形成する。
アガスを用いた熱窒化処理を行いフローティングゲート
電極３の表面に熱窒化シリコン膜１５を形成すると同時
にソース・ドレイン拡散層６の表面に熱窒化酸化シリコ
ン膜８を形成する。
【００２９】次に、図４（ｃ）に示すように、酸素ガス
中で再度熱酸化処理し熱窒化シリコン膜１５とフローテ
ィングゲート電極３との界面および熱窒化酸化シリコン
膜８とソース・ドレイン拡散層６との界面のそれぞれに
薄い熱酸化シリコン膜９を形成して熱窒化シリコン膜１
５／熱酸化シリコン膜９からなる第２のゲート絶縁膜を
形成する。
中で再度熱酸化処理し熱窒化シリコン膜１５とフローテ
ィングゲート電極３との界面および熱窒化酸化シリコン
膜８とソース・ドレイン拡散層６との界面のそれぞれに
薄い熱酸化シリコン膜９を形成して熱窒化シリコン膜１
５／熱酸化シリコン膜９からなる第２のゲート絶縁膜を
形成する。
【００３０】次に、図４（ｄ）に示すように、この第２
のゲート絶縁膜を含む表面に多結晶シリコン膜を堆積し
てパターニングしフローティングゲート電極３に位置合
わせしたコントロールゲート電極５を形成する。次に、
コントロールゲート電極５の表面を熱酸化して熱酸化シ
リコン膜７を形成し不揮発性メモリ用の多層ゲート電極
構造を構成する。
のゲート絶縁膜を含む表面に多結晶シリコン膜を堆積し
てパターニングしフローティングゲート電極３に位置合
わせしたコントロールゲート電極５を形成する。次に、
コントロールゲート電極５の表面を熱酸化して熱酸化シ
リコン膜７を形成し不揮発性メモリ用の多層ゲート電極
構造を構成する。
【００３１】本実施例のように、第１のゲート絶縁膜２
（トンネル絶縁性）およびフローティングゲート電極３
だけを熱窒化シリコン膜を含む複合絶縁膜で被覆するこ
とでも不純物の拡散や界面リークを防止して不揮発性メ
モリの信頼性を向上させることができる。
（トンネル絶縁性）およびフローティングゲート電極３
だけを熱窒化シリコン膜を含む複合絶縁膜で被覆するこ
とでも不純物の拡散や界面リークを防止して不揮発性メ
モリの信頼性を向上させることができる。
【００３２】
【発明の効果】以上説明したように本発明は、不揮発性
メモリの多層ゲート電極構造を含む表面に熱窒化酸化シ
リコン膜を含む複合絶縁膜を形成して被覆することによ
り、層間絶縁膜又は外部からの不純物の拡散を防ぐと共
に界面不整合によるリーク電流を防止して半導体装置の
信頼性を向上できるという効果を有する。
メモリの多層ゲート電極構造を含む表面に熱窒化酸化シ
リコン膜を含む複合絶縁膜を形成して被覆することによ
り、層間絶縁膜又は外部からの不純物の拡散を防ぐと共
に界面不整合によるリーク電流を防止して半導体装置の
信頼性を向上できるという効果を有する。
【図１】本発明の第１の実施例の製造方法を説明するた
めの工程順に示した断面図。
めの工程順に示した断面図。
【図２】本発明の第１の実施例を適用した不揮発性メモ
リ装置の書換回数に対するしきい値電圧の変化を示す
図。
リ装置の書換回数に対するしきい値電圧の変化を示す
図。
【図３】本発明の第１の実施例を適用した不揮発性メモ
リ装置の記憶保持特性を示す図。
リ装置の記憶保持特性を示す図。
【図４】本発明の第２の実施例の製造方法を説明するた
めの工程順に示した断面図。
めの工程順に示した断面図。
【図５】従来の不揮発性メモリ装置の一例を示す断面
図。
図。
１ シリコン基板 ２ 第１のゲート絶縁膜 ３ フローティングゲート電極 ４ 第２のゲート絶縁膜 ５ コントロールゲート電極 ６ ソース・ドレイン拡散層 ７，９ 熱酸化シリコン膜 ８ 熱窒化酸化シリコン膜 １０ 層間絶縁膜 １１ 酸化シリコン膜 １２ 窒化シリコン膜 １３ コントロールホール １５ 熱窒化シリコン膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/318 Ｍ
Claims (3)
- 【請求項１】 半導体基板上に第１ゲート絶縁膜，フロ
ーティングゲート電極，第２ゲート絶縁膜，コントロー
ルゲート電極を順次積層して形成した多層ゲート電極構
造を有する不揮発性メモリ装置において、前記多層ゲー
ト電極構造を含む表面を被覆して積層した酸化シリコン
膜／熱窒化酸化シリコン膜／酸化シリコン膜からなる複
合絶縁膜を備えたことを特徴とする不揮発性メモリ装
置。 - 【請求項２】 半導体基板上に第１ゲート絶縁膜，多結
晶シリコン膜からなるフローティングゲート電極，第２
ゲート絶縁膜，多結晶シリコン膜からなるコントロール
電極を順次積層した多層ゲート電極構造を形成する工程
と、前記多層ゲート電極構造を含む表面に第１の酸化シ
リコン膜を形成する工程と、熱窒化処理により前記第１
の酸化シリコン膜と前記多層ゲート電極構造および前記
半導体基板との界面に熱窒化酸化シリコン膜を形成する
工程と、熱酸化処理により前記熱窒化酸化シリコン膜と
前記多層ゲート電極構造および前記半導体基板との界面
に第２の酸化シリコン膜を形成する工程とを含むことを
特徴とする不揮発性メモリ装置の製造方法。 - 【請求項３】 半導体基板上に形成した酸化シリコン膜
からなる第１ゲート絶縁膜の上に多結晶シリコン膜を堆
積してパターニングしフローティングゲート電極を形成
する工程と、熱窒化処理により前記フローティングゲー
ト電極の表面に熱窒化シリコン膜を形成すると同時に前
記半導体基板上の酸化シリコン膜と前記半導体基板との
界面に熱窒化酸化シリコン膜を形成する工程と、熱酸化
処理により前記熱窒化シリコン膜と前記フローティング
ゲート電極との界面および前記熱窒化酸化シリコン膜と
前記半導体基板との界面に熱酸化シリコン膜を形成する
工程と、前記熱窒化シリコン膜を含む表面に多結晶シリ
コン膜を堆積してパターニングし、前記フローティング
ゲート電極に位置合わせしたコントロールゲート電極を
形成する工程とを含むことを特徴とする不揮発性メモリ
装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6110649A JP2576406B2 (ja) | 1994-05-25 | 1994-05-25 | 不揮発性メモリ装置およびその製造方法 |
| US08/438,778 US5460992A (en) | 1994-05-25 | 1995-05-11 | Fabricating non-volatile memory device having a multi-layered gate electrode |
| KR1019950012995A KR0158044B1 (ko) | 1994-05-25 | 1995-05-24 | 불휘발성 메모리 장치 및 이의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6110649A JP2576406B2 (ja) | 1994-05-25 | 1994-05-25 | 不揮発性メモリ装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07321236A true JPH07321236A (ja) | 1995-12-08 |
| JP2576406B2 JP2576406B2 (ja) | 1997-01-29 |
Family
ID=14541037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6110649A Expired - Fee Related JP2576406B2 (ja) | 1994-05-25 | 1994-05-25 | 不揮発性メモリ装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5460992A (ja) |
| JP (1) | JP2576406B2 (ja) |
| KR (1) | KR0158044B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100543636B1 (ko) * | 1998-12-28 | 2006-03-23 | 주식회사 하이닉스반도체 | 플래쉬 메모리 장치 제조 방법 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3600326B2 (ja) * | 1994-09-29 | 2004-12-15 | 旺宏電子股▲ふん▼有限公司 | 不揮発性半導体メモリ装置およびその製造方法 |
| US5780364A (en) * | 1994-12-12 | 1998-07-14 | Micron Technology, Inc. | Method to cure mobile ion contamination in semiconductor processing |
| US5552332A (en) * | 1995-06-02 | 1996-09-03 | Motorola, Inc. | Process for fabricating a MOSFET device having reduced reverse short channel effects |
| EP0788168A1 (en) | 1996-01-31 | 1997-08-06 | STMicroelectronics S.r.l. | Process of fabricating non-volatile floating-gate memory devices, and memory device fabricated thereby |
| US5936883A (en) * | 1996-03-29 | 1999-08-10 | Sanyo Electric Co., Ltd. | Split gate type transistor memory device |
| US5707898A (en) * | 1996-04-01 | 1998-01-13 | Micron Technology, Inc. | Method of forming a programmable non-volatile memory cell by providing a shielding layer over the gate sidewalls |
| US5798542A (en) * | 1996-10-08 | 1998-08-25 | Eastman Kodak Company | Image sensor having ITO electrodes with overlapping color filters for increased sensitivity |
| US5804845A (en) * | 1996-10-08 | 1998-09-08 | Eastman Kodak Company | Image sensor having ITO electrodes with an ONO layer |
| US5923983A (en) * | 1996-12-23 | 1999-07-13 | Advanced Micro Devices, Inc. | Integrated circuit gate conductor having a gate dielectric which is substantially resistant to hot carrier effects |
| US5920103A (en) * | 1997-06-20 | 1999-07-06 | Advanced Micro Devices, Inc. | Asymmetrical transistor having a gate dielectric which is substantially resistant to hot carrier injection |
| JPH1140766A (ja) * | 1997-07-16 | 1999-02-12 | Fujitsu Ltd | 半導体装置、ｄｒａｍ、フラッシュメモリ、およびその製造方法 |
| US5966624A (en) * | 1997-07-29 | 1999-10-12 | Siemens Aktiengesellschaft | Method of manufacturing a semiconductor structure having a crystalline layer |
| JP2000349175A (ja) * | 1999-06-03 | 2000-12-15 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US6268624B1 (en) * | 1999-07-31 | 2001-07-31 | Advanced Micro Devices, Inc. | Method for inhibiting tunnel oxide growth at the edges of a floating gate during semiconductor device processing |
| US6417046B1 (en) | 2000-05-05 | 2002-07-09 | Taiwan Semiconductor Manufacturing Company | Modified nitride spacer for solving charge retention issue in floating gate memory cell |
| EP1253635A1 (en) * | 2001-04-23 | 2002-10-30 | STMicroelectronics S.r.l. | Method for sealing a memory device |
| KR100444604B1 (ko) * | 2001-12-22 | 2004-08-16 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 제조 방법 |
| US20030232507A1 (en) * | 2002-06-12 | 2003-12-18 | Macronix International Co., Ltd. | Method for fabricating a semiconductor device having an ONO film |
| US6630383B1 (en) | 2002-09-23 | 2003-10-07 | Advanced Micro Devices, Inc. | Bi-layer floating gate for improved work function between floating gate and a high-K dielectric layer |
| US10510758B2 (en) | 2017-10-04 | 2019-12-17 | United Microelectronics Corp. | Semiconductor memory device and manufacturing method thereof |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0006706B2 (en) * | 1978-06-14 | 1993-03-17 | Fujitsu Limited | Process for producing a semiconductor device having an insulating layer of silicon dioxide covered by a film of silicon oxynitride |
| EP0571692B1 (en) * | 1992-05-27 | 1998-07-22 | STMicroelectronics S.r.l. | EPROM cell with a readily scalable down interpoly dielectric |
| US5407870A (en) * | 1993-06-07 | 1995-04-18 | Motorola Inc. | Process for fabricating a semiconductor device having a high reliability dielectric material |
-
1994
- 1994-05-25 JP JP6110649A patent/JP2576406B2/ja not_active Expired - Fee Related
-
1995
- 1995-05-11 US US08/438,778 patent/US5460992A/en not_active Expired - Fee Related
- 1995-05-24 KR KR1019950012995A patent/KR0158044B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100543636B1 (ko) * | 1998-12-28 | 2006-03-23 | 주식회사 하이닉스반도체 | 플래쉬 메모리 장치 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5460992A (en) | 1995-10-24 |
| KR0158044B1 (ko) | 1998-12-01 |
| KR950034796A (ko) | 1995-12-28 |
| JP2576406B2 (ja) | 1997-01-29 |
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