JPH0621470A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
- Publication number
- JPH0621470A JPH0621470A JP17242692A JP17242692A JPH0621470A JP H0621470 A JPH0621470 A JP H0621470A JP 17242692 A JP17242692 A JP 17242692A JP 17242692 A JP17242692 A JP 17242692A JP H0621470 A JPH0621470 A JP H0621470A
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- Japan
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- film
- silicon oxide
- oxide film
- silicon nitride
- memory device
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Abstract
(57)【要約】
【目的】 紫外線消去型の半導体記憶装置の表面保護膜
を、一定の厚み以下の酸化シリコン膜と窒化シリコン膜
を交互にそれぞれ数十層積層した多層構造とすることに
より、情報消去時の紫外線透過特性を損ねることなく、
耐湿性の向上を図る。 【構成】 トランジスタ形成領域２にＥＰＲＯＭのゲー
トを設け、層間絶縁膜１０、アルミ配線１２を形成後、
ＣＶＤ法で２０ｎｍの厚さの酸化シリコン膜１３と２ｎ
ｍの厚さの窒化シリコン膜１４を堆積する。この工程を
５０回繰り返した後、酸化シリコン膜１９を堆積する。
を、一定の厚み以下の酸化シリコン膜と窒化シリコン膜
を交互にそれぞれ数十層積層した多層構造とすることに
より、情報消去時の紫外線透過特性を損ねることなく、
耐湿性の向上を図る。 【構成】 トランジスタ形成領域２にＥＰＲＯＭのゲー
トを設け、層間絶縁膜１０、アルミ配線１２を形成後、
ＣＶＤ法で２０ｎｍの厚さの酸化シリコン膜１３と２ｎ
ｍの厚さの窒化シリコン膜１４を堆積する。この工程を
５０回繰り返した後、酸化シリコン膜１９を堆積する。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置、特にＥＰＲＯＭ（Erasable ProgramableROM）の如
き紫外線消去型の半導体記憶装置及びその製造方法に関
する。
置、特にＥＰＲＯＭ（Erasable ProgramableROM）の如
き紫外線消去型の半導体記憶装置及びその製造方法に関
する。
【０００２】
【従来の技術】ＥＰＲＯＭは紫外線照射により情報を消
去するため、メモリーセルとなる半導体素子を形成した
後は、層間絶縁膜、表面保護膜として紫外線を透過させ
る酸化シリコン膜を用いている。
去するため、メモリーセルとなる半導体素子を形成した
後は、層間絶縁膜、表面保護膜として紫外線を透過させ
る酸化シリコン膜を用いている。
【０００３】図７に従来の半導体記憶装置の断面図を示
す。まず、Ｐ型半導体基板１上にトランジスタ形成領域
２と素子分離領域３を設け、トランジスタ形成領域２上
に第一のゲート絶縁膜４、フローティングゲートとなる
第一の多結晶シリコン膜５、第二のゲート絶縁膜６、コ
ントロールゲートとなる第二の多結晶シリコン膜７を積
層し、周知のフォトリソグラフィー技術を駆使して図２
に示すようにゲート電極をパターニングする。ここで第
一の多結晶シリコン膜５および第二の多結晶シリコン膜
７形成後はそれぞれリンドープ処理を行っている。その
後、周知のイオン注入技術を用いてＮ型のソース領域８
およびドレイン領域９を形成する。次に、通常の熱酸化
法やＣＶＤ法により層間絶縁膜１０を形成し、続いて周
知のフォトリソグラフィー技術を駆使してコンタクト孔
１１、アルミニウム配線１２を形成する。最後に表面保
護膜１９として５００〜１０００ｎｍの厚さのＰＳＧ膜
もしくは酸化シリコン膜もしくは窒化シリコン膜を形成
する。
す。まず、Ｐ型半導体基板１上にトランジスタ形成領域
２と素子分離領域３を設け、トランジスタ形成領域２上
に第一のゲート絶縁膜４、フローティングゲートとなる
第一の多結晶シリコン膜５、第二のゲート絶縁膜６、コ
ントロールゲートとなる第二の多結晶シリコン膜７を積
層し、周知のフォトリソグラフィー技術を駆使して図２
に示すようにゲート電極をパターニングする。ここで第
一の多結晶シリコン膜５および第二の多結晶シリコン膜
７形成後はそれぞれリンドープ処理を行っている。その
後、周知のイオン注入技術を用いてＮ型のソース領域８
およびドレイン領域９を形成する。次に、通常の熱酸化
法やＣＶＤ法により層間絶縁膜１０を形成し、続いて周
知のフォトリソグラフィー技術を駆使してコンタクト孔
１１、アルミニウム配線１２を形成する。最後に表面保
護膜１９として５００〜１０００ｎｍの厚さのＰＳＧ膜
もしくは酸化シリコン膜もしくは窒化シリコン膜を形成
する。
【０００４】
【発明が解決しようとする課題】上記の従来の構造で
は、表面保護膜としてＰＳＧ膜もしくは酸化シリコン膜
を使用した場合には耐湿性が不十分でアルミニウム配線
が腐食されやすいという問題があった。一方、窒化シリ
コン膜を用いた場合には紫外線の透過率が悪く、情報消
去に長時間を要するという問題があった。
は、表面保護膜としてＰＳＧ膜もしくは酸化シリコン膜
を使用した場合には耐湿性が不十分でアルミニウム配線
が腐食されやすいという問題があった。一方、窒化シリ
コン膜を用いた場合には紫外線の透過率が悪く、情報消
去に長時間を要するという問題があった。
【０００５】本発明は上記の問題を解決し、紫外線透過
性と耐湿性とを両立させた表面保護膜を有する半導体記
憶装置及びその製造方法を提供することを目的とする。
性と耐湿性とを両立させた表面保護膜を有する半導体記
憶装置及びその製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体記憶装置は、その表面保護膜が、１０
０ｎｍ以下の厚さの酸化シリコン膜と１０ｎｍ以下の厚
さの窒化シリコン膜とが交互に積層された構造になって
いる。
に本発明の半導体記憶装置は、その表面保護膜が、１０
０ｎｍ以下の厚さの酸化シリコン膜と１０ｎｍ以下の厚
さの窒化シリコン膜とが交互に積層された構造になって
いる。
【０００７】また本発明の製造方法は、上記の半導体記
憶装置を製造するにあたり、酸化シリコン膜を堆積する
工程と、その酸化シリコン膜の表面を窒化する工程と、
その上に窒化シリコン膜を堆積する工程を繰り返すこと
によって表面保護膜を形成することを特徴としている。
憶装置を製造するにあたり、酸化シリコン膜を堆積する
工程と、その酸化シリコン膜の表面を窒化する工程と、
その上に窒化シリコン膜を堆積する工程を繰り返すこと
によって表面保護膜を形成することを特徴としている。
【０００８】
【作用】かかる構造または製造方法によれば、表面保護
膜は窒化シリコン膜を含んでおり、水分や酸素に対して
バリアとして働くので、アルミニウム配線の腐食を防ぐ
ことができる。また、前記窒化シリコン膜は紫外線不透
過性であるが、前記窒化シリコン膜を、窒化シリコン膜
より光学バンドギャップの広い酸化シリコン膜で挟み込
んだ構造を表面保護膜に設けているため、量子サイズ効
果により光学バンドギャップが広がる。この広がりによ
り、紫外線の吸収損失は僅かであり、実用上問題のない
時間での情報消去が可能となる。
膜は窒化シリコン膜を含んでおり、水分や酸素に対して
バリアとして働くので、アルミニウム配線の腐食を防ぐ
ことができる。また、前記窒化シリコン膜は紫外線不透
過性であるが、前記窒化シリコン膜を、窒化シリコン膜
より光学バンドギャップの広い酸化シリコン膜で挟み込
んだ構造を表面保護膜に設けているため、量子サイズ効
果により光学バンドギャップが広がる。この広がりによ
り、紫外線の吸収損失は僅かであり、実用上問題のない
時間での情報消去が可能となる。
【０００９】さらに、酸化シリコン膜を表面窒化して積
層した構造にすることにより、酸化シリコン膜と窒化シ
リコン膜の安定的な界面状態が得られ、より明瞭な量子
サイズ効果が期待でき、さらに短時間での紫外線消去が
可能となる。
層した構造にすることにより、酸化シリコン膜と窒化シ
リコン膜の安定的な界面状態が得られ、より明瞭な量子
サイズ効果が期待でき、さらに短時間での紫外線消去が
可能となる。
【００１０】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。
ながら説明する。
【００１１】図１〜図６に本発明の半導体記憶装置の製
造工程断面図を示す。図１に示すように、Ｐ型半導体基
板１上にトランジスタ形成領域２と素子分離領域３を設
け、トランジスタ形成領域２上に第一のゲート絶縁膜
４、フローティングゲートとなる第一の多結晶シリコン
膜５、第二のゲート絶縁膜６、コントロールゲートとな
る第二の多結晶シリコン膜７を積層し、周知のフォトリ
ソグラフィー技術を駆使して図２に示すようにゲート電
極をパターニングする。ここで第一の多結晶シリコン膜
５および第二の多結晶シリコン膜７形成後はそれぞれリ
ンドープ処理を行っている。その後、周知のイオン注入
技術を用いてＮ型のソース領域８およびドレイン領域９
を形成する。次に、通常の熱酸化法やＣＶＤ法により層
間絶縁膜１０を形成し、続いて周知のフォトリソグラフ
ィー技術を駆使してコンタクト孔１１、アルミニウム配
線１２を形成する。これらはすべて従来例と同じ構成及
び製造方法である。
造工程断面図を示す。図１に示すように、Ｐ型半導体基
板１上にトランジスタ形成領域２と素子分離領域３を設
け、トランジスタ形成領域２上に第一のゲート絶縁膜
４、フローティングゲートとなる第一の多結晶シリコン
膜５、第二のゲート絶縁膜６、コントロールゲートとな
る第二の多結晶シリコン膜７を積層し、周知のフォトリ
ソグラフィー技術を駆使して図２に示すようにゲート電
極をパターニングする。ここで第一の多結晶シリコン膜
５および第二の多結晶シリコン膜７形成後はそれぞれリ
ンドープ処理を行っている。その後、周知のイオン注入
技術を用いてＮ型のソース領域８およびドレイン領域９
を形成する。次に、通常の熱酸化法やＣＶＤ法により層
間絶縁膜１０を形成し、続いて周知のフォトリソグラフ
ィー技術を駆使してコンタクト孔１１、アルミニウム配
線１２を形成する。これらはすべて従来例と同じ構成及
び製造方法である。
【００１２】アルミニウム配線１２形成後は、図２のよ
うに、例えば通常のＳｉＨ4とＯ2ガスを用いたプラズマ
ＣＶＤ法で酸化シリコン膜１３を２０ｎｍ堆積する。次
に図３に示すように、前記酸化シリコン膜１３上に同じ
くプラズマＣＶＤ法でＳｉＨ 4（０．３ｓｃｃｍ）とＮ
Ｈ3（３ｓｃｃｍ）とを用い、圧力３Ｔｏｒｒ、温度４
００℃で窒化シリコン膜１４を２ｎｍ堆積する。上記酸
化シリコン膜１３と窒化シリコン膜１４を形成した後、
図４に示すように、再び同様に２層目の酸化シリコン膜
１５と窒化シリコン膜１６を堆積する。さらに図５に示
すようにこれを繰り返して５０層目の酸化シリコン膜１
７と窒化シリコン膜１８を形成し、最後に図６に示すよ
うに酸化シリコン膜１９を堆積して完成する。
うに、例えば通常のＳｉＨ4とＯ2ガスを用いたプラズマ
ＣＶＤ法で酸化シリコン膜１３を２０ｎｍ堆積する。次
に図３に示すように、前記酸化シリコン膜１３上に同じ
くプラズマＣＶＤ法でＳｉＨ 4（０．３ｓｃｃｍ）とＮ
Ｈ3（３ｓｃｃｍ）とを用い、圧力３Ｔｏｒｒ、温度４
００℃で窒化シリコン膜１４を２ｎｍ堆積する。上記酸
化シリコン膜１３と窒化シリコン膜１４を形成した後、
図４に示すように、再び同様に２層目の酸化シリコン膜
１５と窒化シリコン膜１６を堆積する。さらに図５に示
すようにこれを繰り返して５０層目の酸化シリコン膜１
７と窒化シリコン膜１８を形成し、最後に図６に示すよ
うに酸化シリコン膜１９を堆積して完成する。
【００１３】本実施例では酸化シリコン膜形成後に窒化
シリコン膜を形成したが、酸化シリコン膜形成後に酸化
シリコン膜表面を、圧力３Ｔｏｒｒ、温度４００℃のＮ
Ｈ3あるいはＮ2雰囲気のプラズマ中に１０〜３０秒間さ
らすことによって、表面をプラズマ窒化してから、窒化
シリコン膜を形成しても同様の効果が得られる。
シリコン膜を形成したが、酸化シリコン膜形成後に酸化
シリコン膜表面を、圧力３Ｔｏｒｒ、温度４００℃のＮ
Ｈ3あるいはＮ2雰囲気のプラズマ中に１０〜３０秒間さ
らすことによって、表面をプラズマ窒化してから、窒化
シリコン膜を形成しても同様の効果が得られる。
【００１４】
【発明の効果】本発明は紫外線消去型の不揮発性半導体
記憶装置の表面保護膜として、１００ｎｍ以下の厚さの
酸化シリコン膜と１０ｎｍ以下の厚さの窒化シリコン膜
とが交互に積層された構造のものを用いており、耐湿性
に優れ、アルミニウム等の配線の信頼性が高く、かつ紫
外線による消去が短時間でできる半導体記憶装置が実現
される。
記憶装置の表面保護膜として、１００ｎｍ以下の厚さの
酸化シリコン膜と１０ｎｍ以下の厚さの窒化シリコン膜
とが交互に積層された構造のものを用いており、耐湿性
に優れ、アルミニウム等の配線の信頼性が高く、かつ紫
外線による消去が短時間でできる半導体記憶装置が実現
される。
【図１】本発明の製造方法を示す工程断面図
【図２】本発明の製造方法を示す工程断面図
【図３】本発明の製造方法を示す工程断面図
【図４】本発明の製造方法を示す工程断面図
【図５】本発明の製造方法を示す工程断面図
【図６】本発明の製造方法を示す工程断面図
【図７】従来の半導体記憶装置の構造を示す断面図
１ Ｐ型半導体基板 ２ トランジスタ形成領域 ３ 素子分離領域 ４ 第一ゲート絶縁膜 ５ 第一多結晶シリコン膜 ６ 第二ゲート絶縁膜 ７ 第二多結晶シリコン膜 ８ Ｎ型ソース領域 ９ Ｎ型ドレイン領域 １０ 層間絶縁膜 １１ コンタクト孔 １２ アルミニウム配線 １３ 第一層目の酸化シリコン膜 １４ 第一層目の窒化シリコン膜 １５ 第二層目の酸化シリコン膜 １６ 第二層目の窒化シリコン膜 １７ 第五十層目の酸化シリコン膜 １８ 第五十層目の窒化シリコン膜 １９ 酸化シリコン膜
Claims (2)
- 【請求項１】紫外線で情報の消去を行う半導体記憶装置
であって、その表面保護膜が、１００ｎｍ以下の厚さの
酸化シリコン膜と１０ｎｍ以下の厚さの窒化シリコン膜
とが交互に積層された構造である半導体記憶装置。 - 【請求項２】酸化シリコン膜を堆積する工程と、その酸
化シリコン膜の表面を窒化する工程と、その上に窒化シ
リコン膜を堆積する工程を繰り返すことによって表面保
護膜を形成することを特徴とする請求項１に記載の半導
体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17242692A JPH0621470A (ja) | 1992-06-30 | 1992-06-30 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17242692A JPH0621470A (ja) | 1992-06-30 | 1992-06-30 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621470A true JPH0621470A (ja) | 1994-01-28 |
Family
ID=15941756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17242692A Pending JPH0621470A (ja) | 1992-06-30 | 1992-06-30 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621470A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007220888A (ja) * | 2006-02-16 | 2007-08-30 | Central Res Inst Of Electric Power Ind | 超格子構造による耐放射線性を有する炭化珪素半導体素子およびその運転方法 |
-
1992
- 1992-06-30 JP JP17242692A patent/JPH0621470A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007220888A (ja) * | 2006-02-16 | 2007-08-30 | Central Res Inst Of Electric Power Ind | 超格子構造による耐放射線性を有する炭化珪素半導体素子およびその運転方法 |
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