JPH02298074A - Ｍｏｓ型トランジスタの製造方法 - Google Patents
Ｍｏｓ型トランジスタの製造方法Info
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- JPH02298074A JPH02298074A JP11901789A JP11901789A JPH02298074A JP H02298074 A JPH02298074 A JP H02298074A JP 11901789 A JP11901789 A JP 11901789A JP 11901789 A JP11901789 A JP 11901789A JP H02298074 A JPH02298074 A JP H02298074A
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、多結晶シリコンゲート開Ｏ８型トランジスタ
のゲート電極の構造及びその製造方法に関する。
のゲート電極の構造及びその製造方法に関する。
従来の技術
従来の多結晶シリコンゲート開Ｏ８型トランジスタの構
造及び製造方法を、第３図（ａ）〜（Ｃ）の工程断面図
により説明する。
造及び製造方法を、第３図（ａ）〜（Ｃ）の工程断面図
により説明する。
第３図（ａ）は、例えば、予めＰ型に不純物制御した半
導体基板１１上に２０ｎｍ程度のゲート絶縁膜１２を介
して、例えばリンを不純物として１×１０”ｃｍ−’含
有した多結晶シリコン１３を３００ｎｍの厚さで形成し
た。第３図（ｂ）は、フォトエツチングにより、多結晶
シリコンゲート電極１３゛を形成した。第３図（Ｃ）は
、前記多結晶シリコンゲート電極１３゛をマスクとして
例えばヒ素を加速エネルギー５０ｋｅｖドーズ量５ Ｘ
１０Ｉ５０１１−’でイオン注入し自己整合でソース
及びドレイン拡散層１５を形成、Ｎチャネル多結晶シリ
コンゲートＭＯＳ型トランジスタとした。
導体基板１１上に２０ｎｍ程度のゲート絶縁膜１２を介
して、例えばリンを不純物として１×１０”ｃｍ−’含
有した多結晶シリコン１３を３００ｎｍの厚さで形成し
た。第３図（ｂ）は、フォトエツチングにより、多結晶
シリコンゲート電極１３゛を形成した。第３図（Ｃ）は
、前記多結晶シリコンゲート電極１３゛をマスクとして
例えばヒ素を加速エネルギー５０ｋｅｖドーズ量５ Ｘ
１０Ｉ５０１１−’でイオン注入し自己整合でソース
及びドレイン拡散層１５を形成、Ｎチャネル多結晶シリ
コンゲートＭＯＳ型トランジスタとした。
発明が解決しようとする課題
従来の多結晶シリコンゲート開Ｏ８型トランジスタの構
造で、微細化等によりゲート電極である多結晶シリコン
の厚さを薄（した。また低抵抗とすべ（不純物を濃くし
多結晶シリコン厚と結晶粒径がほぼ同じとなった場合、
ソース及びドレイン拡散層形成をイオン注入法で行なっ
た時、第４図の概念断面構造図に示すように、Ｎチャネ
ル型であればＮ型、Ｐチャネル型であればＰ型の不純物
イオン１６が多結晶シリコン粒界４０をすり抜け、チャ
ネル領域に拡散し、トランジスタのしきい値を変動させ
、半導体装置の不良原因、微細化の妨げとなっていた。
造で、微細化等によりゲート電極である多結晶シリコン
の厚さを薄（した。また低抵抗とすべ（不純物を濃くし
多結晶シリコン厚と結晶粒径がほぼ同じとなった場合、
ソース及びドレイン拡散層形成をイオン注入法で行なっ
た時、第４図の概念断面構造図に示すように、Ｎチャネ
ル型であればＮ型、Ｐチャネル型であればＰ型の不純物
イオン１６が多結晶シリコン粒界４０をすり抜け、チャ
ネル領域に拡散し、トランジスタのしきい値を変動させ
、半導体装置の不良原因、微細化の妨げとなっていた。
ここで１１は半導体基板、１２はゲート絶縁膜、１３は
多結晶シリコンである。本発明は上記課題を解決するも
ので、トランジスタを安定して形成できる構造及び製造
方法を提供する。
多結晶シリコンである。本発明は上記課題を解決するも
ので、トランジスタを安定して形成できる構造及び製造
方法を提供する。
課題を解決するための手段
この目的を達成する為の本発明による多結晶シリコンゲ
ート開Ｏ８型トランジスタの構造及び製造方法は、ゲー
ト電極である多結晶シリコンを粒径の興なる多層構造と
することである。
ート開Ｏ８型トランジスタの構造及び製造方法は、ゲー
ト電極である多結晶シリコンを粒径の興なる多層構造と
することである。
作用
本発明による多結晶シリコンゲート開Ｏ８型トランジス
タの構造及び製造方法を用いることにより、トランジス
タを安定して形成することができる。
タの構造及び製造方法を用いることにより、トランジス
タを安定して形成することができる。
実施例
本発明の一実施例について、図面を参照しながら説明す
る。
る。
第１図（ａ）は本発明の一実施例におけるＭＯＳ型トラ
ンジスタの断面構造図である。１は半導体基板、２はゲ
ート絶縁膜、３は第１多結晶シリコン、４は第２多結晶
シリコン、５はソース及びドレイン拡散層である。ここ
で第１多結晶シリコン３と第２多結晶シリコン４は異な
った粒径である。本発′明の構造によれば、第１図（ｂ
）の概念断面構造図に示すように、不純物イオン６は、
第１多結晶シリコン３および第２多結晶シリコン４の各
多結晶粒界３１．および４１間のすり抜けを防止できる
。なお、第１図（ｂ）で、１は半導体基板、２はゲート
絶縁膜、３は第１多結晶シリコン、４は第２多結晶シリ
コンであり、第１図（ａ）と同じであるが、各多結晶シ
リコン３，４は結晶粒界のみを概念的に表わしている。
ンジスタの断面構造図である。１は半導体基板、２はゲ
ート絶縁膜、３は第１多結晶シリコン、４は第２多結晶
シリコン、５はソース及びドレイン拡散層である。ここ
で第１多結晶シリコン３と第２多結晶シリコン４は異な
った粒径である。本発′明の構造によれば、第１図（ｂ
）の概念断面構造図に示すように、不純物イオン６は、
第１多結晶シリコン３および第２多結晶シリコン４の各
多結晶粒界３１．および４１間のすり抜けを防止できる
。なお、第１図（ｂ）で、１は半導体基板、２はゲート
絶縁膜、３は第１多結晶シリコン、４は第２多結晶シリ
コンであり、第１図（ａ）と同じであるが、各多結晶シ
リコン３，４は結晶粒界のみを概念的に表わしている。
第２図（ａ）〜（ｄ）は前記、本発明によるＭＯ３型ト
ランジスタの構造を実現する為の製造方法を示す工程断
面図である。第２図（ａ）は半導体基板１上にゲート絶
縁膜２を介して第１多結晶シリコン３を例えば減圧高温
ＣＶＤ法により２００ｎｍ形成、Ｐ Ｈ３１０２ガスを
用いた熱拡散層により、例えば９５０℃でＩ Ｘ Ｉ
Ｑ２＋、−ａの濃度でリンを導入した。第２図（ｂ）は
、前記第１多結晶シリコン３上に、例えば減圧高温ＣＶ
Ｄ法により第２多結晶シリコン４を１１００ｎ形成した
。第２図（Ｃ）は、フォトエツチングにより前記第１及
び第２多結晶シリコンをゲート電極バタンとした段階で
、第２図（ｄ）が前記ゲート電極バタンをマスクとして
ソース及びドレイン拡散層５を例えばヒ素を用いたイオ
ン注入法で５ Ｘ １０ ”ｃａｂ−’のドーズ量、加
速エネルギー５０ｋｅｖで形成した。
ランジスタの構造を実現する為の製造方法を示す工程断
面図である。第２図（ａ）は半導体基板１上にゲート絶
縁膜２を介して第１多結晶シリコン３を例えば減圧高温
ＣＶＤ法により２００ｎｍ形成、Ｐ Ｈ３１０２ガスを
用いた熱拡散層により、例えば９５０℃でＩ Ｘ Ｉ
Ｑ２＋、−ａの濃度でリンを導入した。第２図（ｂ）は
、前記第１多結晶シリコン３上に、例えば減圧高温ＣＶ
Ｄ法により第２多結晶シリコン４を１１００ｎ形成した
。第２図（Ｃ）は、フォトエツチングにより前記第１及
び第２多結晶シリコンをゲート電極バタンとした段階で
、第２図（ｄ）が前記ゲート電極バタンをマスクとして
ソース及びドレイン拡散層５を例えばヒ素を用いたイオ
ン注入法で５ Ｘ １０ ”ｃａｂ−’のドーズ量、加
速エネルギー５０ｋｅｖで形成した。
本実施例によれば、第１多結晶シリコン３の方がリン濃
度が高いため、第２多結晶シリコンより粒径が大きくな
る構造となる。なお、上記実施例では、第２多結晶シリ
コン４へのリンの導入を行なっていないが、抵抗制御の
為、リン導入工程を追加しても問題ない。
度が高いため、第２多結晶シリコンより粒径が大きくな
る構造となる。なお、上記実施例では、第２多結晶シリ
コン４へのリンの導入を行なっていないが、抵抗制御の
為、リン導入工程を追加しても問題ない。
次に、他の実施例を同じ（第２図（ａ）〜（ｄ）の工程
断面図により説明する。第２図（ａ）は半導体基板１上
にゲート絶縁膜２上に例えば６００℃の減圧高温ＣＶＤ
法により、第１多結晶シリコン３を２００ｎｍ形成した
。第２図（ｂ）は前記第１多結晶シリコン３上に例えば
４００℃の減圧高温ＣＶＤ法により第２多結晶シリコン
４を１１００ｎ形成した。第２図（Ｃ）及び（ｄ）に示
す、ゲート電極バタンを形成する工程と、ソース及びド
レイン拡散層の形成工程とは、前記実施例と同一である
為、その説明は省略する。本実施例では、第１多結晶シ
リコン３形成温度が第２多結晶シリコン４形成温度より
高い為、第１多結晶シリコンの粒径の方が大きい構造と
なる。なお、第２多結晶シリコン４形成温度の方を高く
すると、第２多結晶シリコン４粒径の方が太き（なるの
は言うまでもない。
断面図により説明する。第２図（ａ）は半導体基板１上
にゲート絶縁膜２上に例えば６００℃の減圧高温ＣＶＤ
法により、第１多結晶シリコン３を２００ｎｍ形成した
。第２図（ｂ）は前記第１多結晶シリコン３上に例えば
４００℃の減圧高温ＣＶＤ法により第２多結晶シリコン
４を１１００ｎ形成した。第２図（Ｃ）及び（ｄ）に示
す、ゲート電極バタンを形成する工程と、ソース及びド
レイン拡散層の形成工程とは、前記実施例と同一である
為、その説明は省略する。本実施例では、第１多結晶シ
リコン３形成温度が第２多結晶シリコン４形成温度より
高い為、第１多結晶シリコンの粒径の方が大きい構造と
なる。なお、第２多結晶シリコン４形成温度の方を高く
すると、第２多結晶シリコン４粒径の方が太き（なるの
は言うまでもない。
次に、他の実施例を同じ（第２図（ａ）〜（ｄ）の工程
断面図により説明する。第２図（ａ）は半導体基板１上
にゲート絶縁膜２上に例えば減圧ＣＶＤ法により第１多
結晶シリコン３を２００ｎｍ形成し、イオン注入法によ
り例えばリンをドーズ量Ｉ Ｘ Ｉ Ｑ １６０ｆｆｌ
−２で導入した。この段階では多結晶シリコンは熱処理
させれておらず非晶質である為、イオン注入により不純
物が下層に抜けることはない。第２図（ｂ）は、前記第
１多結晶シリコン３上に第２多結晶シリコン４を例えば
減圧ＣＶＤ法により１１００ｎ形成し、例えば９００℃
で６０分間、不活性ガス雰囲気中で熱処理した。第２図
（Ｃ）及び（ｄ）に示す、ゲート電極バタンを形成する
工程と、ソース及びドレイン拡散層の形成工程とは、前
記実施例と同一である為、その説明は省略する。
断面図により説明する。第２図（ａ）は半導体基板１上
にゲート絶縁膜２上に例えば減圧ＣＶＤ法により第１多
結晶シリコン３を２００ｎｍ形成し、イオン注入法によ
り例えばリンをドーズ量Ｉ Ｘ Ｉ Ｑ １６０ｆｆｌ
−２で導入した。この段階では多結晶シリコンは熱処理
させれておらず非晶質である為、イオン注入により不純
物が下層に抜けることはない。第２図（ｂ）は、前記第
１多結晶シリコン３上に第２多結晶シリコン４を例えば
減圧ＣＶＤ法により１１００ｎ形成し、例えば９００℃
で６０分間、不活性ガス雰囲気中で熱処理した。第２図
（Ｃ）及び（ｄ）に示す、ゲート電極バタンを形成する
工程と、ソース及びドレイン拡散層の形成工程とは、前
記実施例と同一である為、その説明は省略する。
本実施例によれば、第１多結晶シリコン３の方がリン濃
度が高い為、第２多結晶シリコン粒径が大きくなる構造
となる。
度が高い為、第２多結晶シリコン粒径が大きくなる構造
となる。
以上の実施例では、ＭＯＳ型トランジスタの一実施例に
ついてゲート電極の多結晶シリコンが２層構造のものに
ついて述べたが、３層等の多層構造にしても同様の効果
が得られる。また、製造方法についても上記実施例を組
み合せ、多層構造にすることができる。
ついてゲート電極の多結晶シリコンが２層構造のものに
ついて述べたが、３層等の多層構造にしても同様の効果
が得られる。また、製造方法についても上記実施例を組
み合せ、多層構造にすることができる。
発明の効果
本発明によるトランジスタの構造及び製造方法によれば
、ソース及びドレイン拡散層形成のイオン注入によって
も異なった粒径及び多層の多結晶シリコンにより、不純
物イオンの粒界すり抜けを防止、トランジスタを安定し
て形成でき、半導体装置の歩留り向上を計れる。また、
ゲート電極厚の薄膜化ができ上層の金属配線の断差を緩
和できる。
、ソース及びドレイン拡散層形成のイオン注入によって
も異なった粒径及び多層の多結晶シリコンにより、不純
物イオンの粒界すり抜けを防止、トランジスタを安定し
て形成でき、半導体装置の歩留り向上を計れる。また、
ゲート電極厚の薄膜化ができ上層の金属配線の断差を緩
和できる。
第１図（ａ）は本発明によるＭＯＳ型トランジスタの一
実施例を示す断面構造図、第１図（ｂ）は本発明による
効果を示す概念断面構造図、第２図（ａ）〜（ｄ）はそ
れぞれ本発明によるＭＯＳ型トランジスタの一実施例に
よる製造工程を示す断面図、第３図（ａ）〜（Ｃ）は従
来例の製造工程を示す断面図、第４図は従来構造での問
題点を示す概念断面図である。 １・・・・・・半導体基板、２・・・・・・ゲート絶縁
膜、３・・・・・・第１多結晶シリコン、４・・・・・
・第２多結晶シリコン、５・・・・・・ソース及びドレ
イン拡散層、６・・・・・・不純物イオン。 代理人の氏名 弁理士 粟野重孝 ほか１名ｃつ ６ 二 味 −− ５派 （り
実施例を示す断面構造図、第１図（ｂ）は本発明による
効果を示す概念断面構造図、第２図（ａ）〜（ｄ）はそ
れぞれ本発明によるＭＯＳ型トランジスタの一実施例に
よる製造工程を示す断面図、第３図（ａ）〜（Ｃ）は従
来例の製造工程を示す断面図、第４図は従来構造での問
題点を示す概念断面図である。 １・・・・・・半導体基板、２・・・・・・ゲート絶縁
膜、３・・・・・・第１多結晶シリコン、４・・・・・
・第２多結晶シリコン、５・・・・・・ソース及びドレ
イン拡散層、６・・・・・・不純物イオン。 代理人の氏名 弁理士 粟野重孝 ほか１名ｃつ ６ 二 味 −− ５派 （り
Claims (4)
- （１）半導体基板表面下に形成したソース拡散層および
ドレイン拡散層、前記半導体基板表面上に形成されたゲ
ート絶縁膜を介し前記ソース拡散層とドレイン拡散層間
に配置されたゲート電極をそれぞれ有し、前記ゲート電
極が結晶粒径が異なる多層の多結晶シリコンで構成され
たことを特徴とするＭＯＳ型トランジスタ。 - （２）半導体基板上にゲート絶縁膜を介して第１多結晶
シリコンを形成し、熱拡散によりリンを導入する工程、
前記第１多結晶シリコン上に第２多結晶シリコンを形成
する工程、フォトエッチングにより前記第１及び第２多
結晶シリコンをゲート電極パターンとする工程、前記ゲ
ート電極パターンをマスクとしてイオン注入法により、
ソース及びドレイン拡散層を形成する工程とを含むこと
を特徴とするＭＯＳ型トランジスタの製造方法。 - （３）半導体基板上にゲート絶縁膜を介して高温ＣＶＤ
法により第１多結晶シリコンを形成する工程、前記第１
多結晶シリコン上に第１多結晶シリコン形成と異なる温
度の高温ＣＶＤ法により第２多結晶シリコンを形成する
工程、フォトエッチングにより前記第１及び第２多結晶
シリコンをゲート電極パターンとする工程、前記ゲート
電極パターンをマスクとしてイオン注入法により、ソー
ス及びドレイン拡散層を形成する工程とを含むことを特
徴とするＭＯＳ型トランジスタの製造方法。 - （４）半導体基板上にゲート絶縁膜を介して第１多結晶
シリコンを形成し、イオン注入法によりリン又はヒソを
導入する工程、前記第１多結晶シリコン上に第２多結晶
シリコンを形成熱処理する工程、フォトエッチングによ
り前記第１及び第２多結晶シリコンをゲート電極パター
ンとする工程、前記ゲート電極パターンをマスクとして
イオン注入法により、ソース及びドレイン拡数層を形成
する工程とを含むことを特徴とするＭＯＳ型トランジス
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1119017A JP2662029B2 (ja) | 1989-05-12 | 1989-05-12 | Ｍｏｓ型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1119017A JP2662029B2 (ja) | 1989-05-12 | 1989-05-12 | Ｍｏｓ型トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02298074A true JPH02298074A (ja) | 1990-12-10 |
| JP2662029B2 JP2662029B2 (ja) | 1997-10-08 |
Family
ID=14750925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1119017A Expired - Lifetime JP2662029B2 (ja) | 1989-05-12 | 1989-05-12 | Ｍｏｓ型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2662029B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2300298A (en) * | 1993-11-16 | 1996-10-30 | Hyundai Electronics Ind | Gate electrode with two polysilicon layers and a tungsten silicide layer |
| US6297529B1 (en) | 1998-04-20 | 2001-10-02 | Nec Corporation | Semiconductor device with multilayered gate structure |
| US6362511B1 (en) | 1998-09-04 | 2002-03-26 | Kabushiki Kaisha Toshiba | MIS-type semiconductor device having a multi-portion gate electrode |
| US6413841B1 (en) | 1998-10-22 | 2002-07-02 | Nec Corporation | MOS type semiconductor device and manufacturing method thereof |
| US6468845B1 (en) | 1992-12-25 | 2002-10-22 | Hitachi, Ltd. | Semiconductor apparatus having conductive thin films and manufacturing apparatus therefor |
| US6730976B2 (en) | 1998-07-10 | 2004-05-04 | Renesas Technology Corp. | Multilayer gate electrode structure with tilted on implantation |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS645065A (en) * | 1987-06-29 | 1989-01-10 | Matsushita Electronics Corp | Manufacture of mis transistor |
| JPH0225072A (ja) * | 1988-07-13 | 1990-01-26 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1989
- 1989-05-12 JP JP1119017A patent/JP2662029B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS645065A (en) * | 1987-06-29 | 1989-01-10 | Matsushita Electronics Corp | Manufacture of mis transistor |
| JPH0225072A (ja) * | 1988-07-13 | 1990-01-26 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6468845B1 (en) | 1992-12-25 | 2002-10-22 | Hitachi, Ltd. | Semiconductor apparatus having conductive thin films and manufacturing apparatus therefor |
| US7091520B2 (en) | 1992-12-25 | 2006-08-15 | Renesas Technology Corp. | Method of manufacturing semiconductor device having conductive thin films |
| US7442593B2 (en) | 1992-12-25 | 2008-10-28 | Renesas Technology Corp. | Method of manufacturing semiconductor device having conductive thin films |
| GB2300298A (en) * | 1993-11-16 | 1996-10-30 | Hyundai Electronics Ind | Gate electrode with two polysilicon layers and a tungsten silicide layer |
| GB2300298B (en) * | 1993-11-16 | 1999-09-22 | Hyundai Electronics Ind | Method of forming a two-layered polysilicon gate electrode in a semiconductor device using grain boundaries |
| US6297529B1 (en) | 1998-04-20 | 2001-10-02 | Nec Corporation | Semiconductor device with multilayered gate structure |
| KR100326953B1 (ko) * | 1998-04-20 | 2002-03-13 | 가네꼬 히사시 | 반도체장치 및 그 제조방법 |
| US6730976B2 (en) | 1998-07-10 | 2004-05-04 | Renesas Technology Corp. | Multilayer gate electrode structure with tilted on implantation |
| DE19909815B4 (de) * | 1998-07-10 | 2005-09-22 | Mitsubishi Denki K.K. | Halbleitervorrichtung und Herstellungsverfahren einer Halbleitervorrichtung |
| US6362511B1 (en) | 1998-09-04 | 2002-03-26 | Kabushiki Kaisha Toshiba | MIS-type semiconductor device having a multi-portion gate electrode |
| US6413841B1 (en) | 1998-10-22 | 2002-07-02 | Nec Corporation | MOS type semiconductor device and manufacturing method thereof |
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