JPS59111367A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59111367A JPS59111367A JP22125882A JP22125882A JPS59111367A JP S59111367 A JPS59111367 A JP S59111367A JP 22125882 A JP22125882 A JP 22125882A JP 22125882 A JP22125882 A JP 22125882A JP S59111367 A JPS59111367 A JP S59111367A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体の製造方法、とりわけ、ＭＯ８型半導体
装置の微細構造化に伴なう拡散領域ならびにゲート電極
の形成方法に関する。
装置の微細構造化に伴なう拡散領域ならびにゲート電極
の形成方法に関する。
従来例の構成とその問題点
ＭＯ８型半導体装置では、高集積化に伴ない、微細構造
化が進むが、あまり微細化すると、問題も起こる。たと
えば、微細化によりＭＯ８型トランジスタのチャネル長
が短かくなって起こる短チヤネル効果がそれである。こ
れを避けるだめの一手段として、ソース、ドレインの各
領域を浅い拡散で形成することが知られている。しかし
、ＭＯ８型半導体装置の製造工程では、通常、セルファ
ライン法と称して、ゲート電極となる多結晶シリコン層
をマスクとして前記ソース、ドレイン領域を形成する不
純物導入法が採用され、そのソース、ドレイン領域形成
と同時に前記多結晶シリコン層のゲート電極にも低抵抗
化のために不純物添加処理、いわゆる不純物拡散が行な
われる。したがって、このときソース、ドレイン領域が
浅い拡散で形成されると、多結晶シリコン層のゲート酸
化膜も浅い拡散に留′＝！す、同電極層の高導電度化が
妨げられ、ゲート電極層と同時に導電化処理がなされる
他の多結晶シリコン配線層の抵抗が高くなるという問題
を生じる。
化が進むが、あまり微細化すると、問題も起こる。たと
えば、微細化によりＭＯ８型トランジスタのチャネル長
が短かくなって起こる短チヤネル効果がそれである。こ
れを避けるだめの一手段として、ソース、ドレインの各
領域を浅い拡散で形成することが知られている。しかし
、ＭＯ８型半導体装置の製造工程では、通常、セルファ
ライン法と称して、ゲート電極となる多結晶シリコン層
をマスクとして前記ソース、ドレイン領域を形成する不
純物導入法が採用され、そのソース、ドレイン領域形成
と同時に前記多結晶シリコン層のゲート電極にも低抵抗
化のために不純物添加処理、いわゆる不純物拡散が行な
われる。したがって、このときソース、ドレイン領域が
浅い拡散で形成されると、多結晶シリコン層のゲート酸
化膜も浅い拡散に留′＝！す、同電極層の高導電度化が
妨げられ、ゲート電極層と同時に導電化処理がなされる
他の多結晶シリコン配線層の抵抗が高くなるという問題
を生じる。
発明の目的
本発明は、ＭＯ５型半導体装置の微細構造化と多結晶シ
リコン層でなる電極層の低抵抗化とを併せて達成し得る
半導体装置の製造方法を提供するものである。
リコン層でなる電極層の低抵抗化とを併せて達成し得る
半導体装置の製造方法を提供するものである。
発明の構成
本発明は、要約すると、半導体基板の表面に、不純物含
有の多結晶シリコン層と高融点金属層とを積層形成し、
所望のマスクバターニングの後、前記高融点金属層をパ
ターンエツチングし、ついで前記多結晶シリコン層を前
記高融点金属層パターン下におよんでアンダーカットエ
ツチングする工程、前・記エッチング工程で露出された
前記半導塗布形成し、ついで熱処理して浅い拡散領域を
形成する工程、前記高融点金属層をマスクとして、前記
半導体基板の表面に不純物をイオン注入し、ついで熱処
理して深い拡散層を形成する工程および赤外線加熱処理
する工程をそなえた半導体装置の製造方法である。これ
によると、浅い拡散と深い拡散との両工程の併用によっ
て、微細構造のソース、ドレイン両拡散領域が実現され
るとともに、電極層となる多結晶シリコン層および高融
点金属層の積層を用いて、これを熱処理することによっ
て、電極層の低抵抗化をも達成することができる。
有の多結晶シリコン層と高融点金属層とを積層形成し、
所望のマスクバターニングの後、前記高融点金属層をパ
ターンエツチングし、ついで前記多結晶シリコン層を前
記高融点金属層パターン下におよんでアンダーカットエ
ツチングする工程、前・記エッチング工程で露出された
前記半導塗布形成し、ついで熱処理して浅い拡散領域を
形成する工程、前記高融点金属層をマスクとして、前記
半導体基板の表面に不純物をイオン注入し、ついで熱処
理して深い拡散層を形成する工程および赤外線加熱処理
する工程をそなえた半導体装置の製造方法である。これ
によると、浅い拡散と深い拡散との両工程の併用によっ
て、微細構造のソース、ドレイン両拡散領域が実現され
るとともに、電極層となる多結晶シリコン層および高融
点金属層の積層を用いて、これを熱処理することによっ
て、電極層の低抵抗化をも達成することができる。
実施例の説明
第１図及び第２図に示す本発明実施例の工程順断面図に
従って本発明を説明する。まず、第１図に示すように、
シリコン基板１の表面にゲート酸化膜２を形成し、その
上に適当な不純物、たとえば砒素をドープした多結晶シ
リコン層３をＣＶＤ法により形成する。更に、その上に
高融点金属層又は高融点金属シリサイド層４を付着する
。よく知られるフォトリングラフィの方法でマスクパタ
ーン（図示せず）を形成後、まず高融点金属層又は高融
点金属シリサイド層４をエツチングし、次いで多結晶シ
リコ／層３をアンダーカットするようエツチングする。
従って本発明を説明する。まず、第１図に示すように、
シリコン基板１の表面にゲート酸化膜２を形成し、その
上に適当な不純物、たとえば砒素をドープした多結晶シ
リコン層３をＣＶＤ法により形成する。更に、その上に
高融点金属層又は高融点金属シリサイド層４を付着する
。よく知られるフォトリングラフィの方法でマスクパタ
ーン（図示せず）を形成後、まず高融点金属層又は高融
点金属シリサイド層４をエツチングし、次いで多結晶シ
リコ／層３をアンダーカットするようエツチングする。
このとき、併せてゲート酸化膜２をエツチング除去する
か否かは、プロセス設計の際に決定すればよい。
か否かは、プロセス設計の際に決定すればよい。
その後、ケイ素化合物とｎ型（又はｐ型）拡散用不純物
と溶剤を含む被膜形成塗布液を塗布し、塗布被膜５を形
成する。ついで熱処理して浅い拡散層６を形成する。こ
の時、浅い拡散層の端は多結晶シリコン層３の端によっ
て決定される。
と溶剤を含む被膜形成塗布液を塗布し、塗布被膜５を形
成する。ついで熱処理して浅い拡散層６を形成する。こ
の時、浅い拡散層の端は多結晶シリコン層３の端によっ
て決定される。
次いで、第２図示のように、塗布被膜６を除去した後、
高融点金属層又は高融点金属シリサイド層４をマスクと
してｎ型（又はｐ型）不純物をイオン注入し、深い拡散
層７をつくる。この時、深い拡散層７の端は、高融点金
属層又は高融点金属シリサイド層４の端によって決定さ
れる。
高融点金属層又は高融点金属シリサイド層４をマスクと
してｎ型（又はｐ型）不純物をイオン注入し、深い拡散
層７をつくる。この時、深い拡散層７の端は、高融点金
属層又は高融点金属シリサイド層４の端によって決定さ
れる。
この後、短時間の赤外線加熱（１２００’Ｃ，１０秒間
）によυ熱処理して、多結晶シリコン層３の粒径を巨大
化し、併せてイオン注入された深い拡散層７の活性化を
行なう。この工程で、多結晶シリコンの粒径は３００〜
６００人から０．５〜３μｍへ巨大化した。ここで、高
融点金属層又は高融点金属シリサイド層４Ｉｌ−１１，
、多結晶シリコン層３の表面をシールする効果を有し、
同条結晶シリコン層３中の不純物の升方拡散を防止し、
多結晶シリコン層３の抵抗が上昇するのを抑制する。高
融点金属層又は高融点金属シリサイド層４はそのま＼残
して、多結晶シリコン層３と併せてゲートの配線を構成
する。これにより更に配線抵抗を減少することができる
。
）によυ熱処理して、多結晶シリコン層３の粒径を巨大
化し、併せてイオン注入された深い拡散層７の活性化を
行なう。この工程で、多結晶シリコンの粒径は３００〜
６００人から０．５〜３μｍへ巨大化した。ここで、高
融点金属層又は高融点金属シリサイド層４Ｉｌ−１１，
、多結晶シリコン層３の表面をシールする効果を有し、
同条結晶シリコン層３中の不純物の升方拡散を防止し、
多結晶シリコン層３の抵抗が上昇するのを抑制する。高
融点金属層又は高融点金属シリサイド層４はそのま＼残
して、多結晶シリコン層３と併せてゲートの配線を構成
する。これにより更に配線抵抗を減少することができる
。
発明の効果
本発明によれば、浅い拡散層でソース、ドレインを形成
することが出来、短チャンネル効果を抑制し、且つこれ
の配線抵抗を低く抑えることができる。また、短時間の
急速赤外線加熱法によって熱処理を行なうため拡散層の
移動がない。又、本発明では多結晶シリコン層と高融点
金属層又は高融点金属シリサイド層の二重層が形成され
、これを電極と構成すれば配線抵抗を低くすることがで
きる。また、高融点金属層又は高融点金属シリサイド層
層で、多結晶シリコン層をシールするため、熱処理の際
多結晶シリコンにドープした不純物の外方拡散、蒸発を
防止する効果を有する。更に、本発明の方法はセル７ア
ラインの技術に基づいているため、上記の構成を１枚の
フォトマスクでつくることができる。
することが出来、短チャンネル効果を抑制し、且つこれ
の配線抵抗を低く抑えることができる。また、短時間の
急速赤外線加熱法によって熱処理を行なうため拡散層の
移動がない。又、本発明では多結晶シリコン層と高融点
金属層又は高融点金属シリサイド層の二重層が形成され
、これを電極と構成すれば配線抵抗を低くすることがで
きる。また、高融点金属層又は高融点金属シリサイド層
層で、多結晶シリコン層をシールするため、熱処理の際
多結晶シリコンにドープした不純物の外方拡散、蒸発を
防止する効果を有する。更に、本発明の方法はセル７ア
ラインの技術に基づいているため、上記の構成を１枚の
フォトマスクでつくることができる。
第１図、第２図は本発明の製造工程を説明するための断
面図である。 １・・・・・・シリコン基板、２・・・・・ゲート酸化
膜、３・・・・・・多結晶シリコン層、４・・・・・・
高融点金属層又は高融点金属シリコン層、５・・・・・
・塗布被層、６・・・・・浅い拡散層、７・・・・・・
深い拡散層。 代理への氏名 弁理士 中 尾 敏 男 ほか１名第１
図 Ｊ 第２図
面図である。 １・・・・・・シリコン基板、２・・・・・ゲート酸化
膜、３・・・・・・多結晶シリコン層、４・・・・・・
高融点金属層又は高融点金属シリコン層、５・・・・・
・塗布被層、６・・・・・浅い拡散層、７・・・・・・
深い拡散層。 代理への氏名 弁理士 中 尾 敏 男 ほか１名第１
図 Ｊ 第２図
Claims (2)
- （１）半導体基板の表面に、不純物含有の多結晶シリコ
ン層と高融点金属層とを積層形成し、所望のマスクパタ
ーニングの後、前記高融点金属層をパターンエツチング
し、ついで前記多結晶シリコン層を前記高融点金属層パ
ターン下におよんでアンダーカットエツチングする工程
、前記エツチング工程で露出された前記半導体基板の表
面に不純物含有のケイ素化合物被膜を塗布形成し、つい
で熱処理して浅い拡散領域を形成する工程、前記高融点
金属層をマスクとして、前記半導体基板の表面に不純物
をイオン注入し、ついで熱処理して深い拡散層を形成す
る工程および赤外線加熱処理する工程をそなえた半導体
装置の製造方法。 - （２）高融点金属層がモリブデン、タングステン、チタ
ン、タンタルの群から選ばれる金属もしくその金属シリ
サイドでなる特許請求の範囲第１項に記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22125882A JPS59111367A (ja) | 1982-12-16 | 1982-12-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22125882A JPS59111367A (ja) | 1982-12-16 | 1982-12-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59111367A true JPS59111367A (ja) | 1984-06-27 |
Family
ID=16763946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22125882A Pending JPS59111367A (ja) | 1982-12-16 | 1982-12-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59111367A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63240069A (ja) * | 1987-03-27 | 1988-10-05 | Nec Corp | 半導体装置の製造方法 |
| JPS6454764A (en) * | 1987-06-11 | 1989-03-02 | Gen Electric | Manufacture of metal oxde semiconductor device |
| WO1994013009A1 (en) * | 1992-12-01 | 1994-06-09 | Paradigm Technology, Inc. | Transistor fabrication methods and methods of forming multiple layers of photoresist |
-
1982
- 1982-12-16 JP JP22125882A patent/JPS59111367A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63240069A (ja) * | 1987-03-27 | 1988-10-05 | Nec Corp | 半導体装置の製造方法 |
| JPS6454764A (en) * | 1987-06-11 | 1989-03-02 | Gen Electric | Manufacture of metal oxde semiconductor device |
| WO1994013009A1 (en) * | 1992-12-01 | 1994-06-09 | Paradigm Technology, Inc. | Transistor fabrication methods and methods of forming multiple layers of photoresist |
| US5348897A (en) * | 1992-12-01 | 1994-09-20 | Paradigm Technology, Inc. | Transistor fabrication methods using overlapping masks |
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