JPS60182763A - 集積回路装置およびその製造方法 - Google Patents
集積回路装置およびその製造方法Info
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- JPS60182763A JPS60182763A JP59038007A JP3800784A JPS60182763A JP S60182763 A JPS60182763 A JP S60182763A JP 59038007 A JP59038007 A JP 59038007A JP 3800784 A JP3800784 A JP 3800784A JP S60182763 A JPS60182763 A JP S60182763A
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- JP
- Japan
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- gate
- source
- film
- insulating film
- drain
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/34—Source electrode or drain electrode programmed
Landscapes
- Read Only Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体集積回路装機に関し、特にマスクＦＬＯ
Ｍ部分を有する集積回路装置の構造と製造方法に関わる
ものである５、 〔発明の背景〕 近年、集積回路装置は顧客のニーズに応じて多機能化が
要求されるようになった。このため、小量多品種となる
。これに対処するため、マスクＲＯＭ構成部を有する集
積回路装置が実現されている。
Ｍ部分を有する集積回路装置の構造と製造方法に関わる
ものである５、 〔発明の背景〕 近年、集積回路装置は顧客のニーズに応じて多機能化が
要求されるようになった。このため、小量多品種となる
。これに対処するため、マスクＲＯＭ構成部を有する集
積回路装置が実現されている。
マスクＲＯＭは、多数のＭＯＳＦＥＴを格子状に配置し
、選択的に１個以上のＭＯＳＦＥＴをシせ−ト（すなわ
ち、ＭＯＳＦＥＴ として動作しないようにする）して
任意のＲＯＭ回路を構成するものでオシ、これによって
顧客のニーズに応じた機能をもつ集積回路が実現される
。
、選択的に１個以上のＭＯＳＦＥＴをシせ−ト（すなわ
ち、ＭＯＳＦＥＴ として動作しないようにする）して
任意のＲＯＭ回路を構成するものでオシ、これによって
顧客のニーズに応じた機能をもつ集積回路が実現される
。
第１図を参照してもう少し詳しく説明する。第１図人は
等価回路図で、９個のＭＯＳＦＥＴ Ｑｌ乃至Ｑ９が格
子状に配列されている。別方向に配置されたＭＯＳＦＥ
Ｔ Ｑｌ、Ｑ４およびＱフ、Ｑ２ｔＱ５およびＱ８なら
びにＱｌ、Ｑ６およびＱ９の各ゲートは、夫々第１、第
２および第３のゲートラインａ。
等価回路図で、９個のＭＯＳＦＥＴ Ｑｌ乃至Ｑ９が格
子状に配列されている。別方向に配置されたＭＯＳＦＥ
Ｔ Ｑｌ、Ｑ４およびＱフ、Ｑ２ｔＱ５およびＱ８なら
びにＱｌ、Ｑ６およびＱ９の各ゲートは、夫々第１、第
２および第３のゲートラインａ。
ｂおよびＣに接続されている。また行方向に配置された
ＭＯＳＦＥＴ Ｑｌ、ＱＪおよびＱｌ、 Ｑ４．ＱＢお
よびＱ６． ならびにＱ？、ＱＢおよびＱ９は、夫夫電
極間に直列接続されている。これらのうち、ＭＯＳＦＥ
Ｔ Ｑｌ、Ｑｓ、ＱｓおよびＱフのソース争ドレイｙ間
はシ冒−トされ、所定の機能を有するＲＯＭ回路が提供
される。シ璽−卜するＭＯＳＦＥＴの数および／又は位
置をかえることにより、他のＲＯＭ回路が実現される。
ＭＯＳＦＥＴ Ｑｌ、ＱＪおよびＱｌ、 Ｑ４．ＱＢお
よびＱ６． ならびにＱ？、ＱＢおよびＱ９は、夫夫電
極間に直列接続されている。これらのうち、ＭＯＳＦＥ
Ｔ Ｑｌ、Ｑｓ、ＱｓおよびＱフのソース争ドレイｙ間
はシ冒−トされ、所定の機能を有するＲＯＭ回路が提供
される。シ璽−卜するＭＯＳＦＥＴの数および／又は位
置をかえることにより、他のＲＯＭ回路が実現される。
第１図Ｂは、第１図人のデバイス平面図である。
ゲートラインａ、ｂおよびＣは例えは多結晶シリコンで
なり、シリコン基板上にゲート絶縁膜を介して形成され
ている。シリコン基板内には、ＭＯ８ＦＥＴＱｌ乃至Ｑ
９のソース、ドレイン領域が形成されている。隣り合っ
たＭＯＳＦＥＴにおいては、ゲート２イン内の領域が一
方のソースとなシ他方のドレインとなる。第１図人から
、ＭＯＳＦＥＴ Ｑｒ。
なり、シリコン基板上にゲート絶縁膜を介して形成され
ている。シリコン基板内には、ＭＯ８ＦＥＴＱｌ乃至Ｑ
９のソース、ドレイン領域が形成されている。隣り合っ
たＭＯＳＦＥＴにおいては、ゲート２イン内の領域が一
方のソースとなシ他方のドレインとなる。第１図人から
、ＭＯＳＦＥＴ Ｑｒ。
Ｑｓ、ＱｓおよびＱフはショートされているので、第１
図Ｂに記号Ｓで示すように、それらのＦＥＴのソース・
ドレイン間に短絡状態とされている。
図Ｂに記号Ｓで示すように、それらのＦＥＴのソース・
ドレイン間に短絡状態とされている。
他のＭＯＳＦＥＴは、記号Ｅで示すように、エンＩ・ン
スメント型のＭＯＳＦＥＴ として動作する。
スメント型のＭＯＳＦＥＴ として動作する。
このように、格子状に配置されたＭＯＳＦＥＴのうち、
どのＦＥＴをエンハンスメント現にするかシ目−トにす
るかを選択（以下、ＲＯＭ選択と称す）して任意のＲＯ
Ｍ回路、つまり任意の機能を実現してい友。
どのＦＥＴをエンハンスメント現にするかシ目−トにす
るかを選択（以下、ＲＯＭ選択と称す）して任意のＲＯ
Ｍ回路、つまり任意の機能を実現してい友。
ところでとのＲ，ＯＭ選択の方法として大別して２通り
のものが実施されている。これを図面を用いて説明する
。
のものが実施されている。これを図面を用いて説明する
。
第１の方法は第２図に示すものであり、まず第２図人に
示すように、マスクＲＯＭ部の不純物領域となる領域２
０のうちＳ型ゲートとすべき領域２１乃至２４にゲート
霜１極を形成する前に不純物をドーグしておき、しかる
後、第２図Ｂに示すようにグー） 電ＭＹ、 ２５乃至
２７を形成する１、この後、ゲート都極２５乃至２７を
マスクにソースおよびドレイン領域を形成する。このと
き、領域２１乃至２４にはすでに不純物が導入されてい
るので、Ｓ型とすべきＭＯＳＦＥＴのソースとドレイン
はショート状態となり、他は′Ｅ型となる。
示すように、マスクＲＯＭ部の不純物領域となる領域２
０のうちＳ型ゲートとすべき領域２１乃至２４にゲート
霜１極を形成する前に不純物をドーグしておき、しかる
後、第２図Ｂに示すようにグー） 電ＭＹ、 ２５乃至
２７を形成する１、この後、ゲート都極２５乃至２７を
マスクにソースおよびドレイン領域を形成する。このと
き、領域２１乃至２４にはすでに不純物が導入されてい
るので、Ｓ型とすべきＭＯＳＦＥＴのソースとドレイン
はショート状態となり、他は′Ｅ型となる。
この方法では、ＲＯＭ選択が製造工程の前半にあるため
、顧客からの注文を受けて製造にとりかかってから完成
までのエルｉが長くかかること、またＲＯＭ選択（Ｃよ
る多種の品種を長い製造工程に於いて管理する工数がか
かることなどの欠点がある。
、顧客からの注文を受けて製造にとりかかってから完成
までのエルｉが長くかかること、またＲＯＭ選択（Ｃよ
る多種の品種を長い製造工程に於いて管理する工数がか
かることなどの欠点がある。
次に第２の方法は第３図に示すものであり、まず、ゲー
ト電極３１．３２およびソース、ドレインを含めた不純
物領域３３’Ｖ形成してすべてＭＯ８ＦＥＴＱｔ乃至Ｑ
９をエンハンスメント型として形成する（第３図人）。
ト電極３１．３２およびソース、ドレインを含めた不純
物領域３３’Ｖ形成してすべてＭＯ８ＦＥＴＱｔ乃至Ｑ
９をエンハンスメント型として形成する（第３図人）。
しかる後、第３図Ｂに示すように、Ｓ型とすべきＭＯ８
ＦＥＴＱ、１．Ｑｓのソースドレインにコンタクト穴３
４乃至３７を形成して配線金属、３８．３９によりショ
ートするものでおる。
ＦＥＴＱ、１．Ｑｓのソースドレインにコンタクト穴３
４乃至３７を形成して配線金属、３８．３９によりショ
ートするものでおる。
この方法はＲＯＭ選択がウエノ・−製造の最終工程にあ
ることから受注から完成までが知工期であること、ＲＯ
Ｍ製品の％′到Ｊ工数が少なくて済むことなどの利点が
ある。しかしながら、コンタクト穴３４乃至３７をソー
ス、ドレイン内に形成せねばならないため、本来ならは
技術的に形成可能が最小寸法で済むはすのグー１極間昭
１（３図Ｂ中のｔ）およびチャンネル中（同図中Ｗ）を
大きくしてしまい、芽栓回路装置のチップ面膠が大きく
なるという人膚を持っている。
ることから受注から完成までが知工期であること、ＲＯ
Ｍ製品の％′到Ｊ工数が少なくて済むことなどの利点が
ある。しかしながら、コンタクト穴３４乃至３７をソー
ス、ドレイン内に形成せねばならないため、本来ならは
技術的に形成可能が最小寸法で済むはすのグー１極間昭
１（３図Ｂ中のｔ）およびチャンネル中（同図中Ｗ）を
大きくしてしまい、芽栓回路装置のチップ面膠が大きく
なるという人膚を持っている。
このように、二の従来方法にはそれぞれ一長一短あり、
満足できるものでなかった。
満足できるものでなかった。
本発明の目的は、受注から完成までの工期が短かく、ま
たチップ面積も小さくなるマスクＲＯＭ部を有する集積
回路を提供することにある。
たチップ面積も小さくなるマスクＲＯＭ部を有する集積
回路を提供することにある。
本発明は、ゲートラインをまたいでソースおよびドレイ
ン領域を短絡するものであるが、短絡用導体とソース、
ドレインとの接続を、ゲートラインとフィールド絶縁膜
とを用いてセルファジイン的に形成したコンタクト穴を
介して行なうことを特徴とする。
ン領域を短絡するものであるが、短絡用導体とソース、
ドレインとの接続を、ゲートラインとフィールド絶縁膜
とを用いてセルファジイン的に形成したコンタクト穴を
介して行なうことを特徴とする。
以下、図面に基づいて本発明の実施例を詐細に説明する
。
。
第４図は本発明の一実施例を示し、まず、第４図Ａに示
すように、マスクＲＯＭ部の周辺およびマスクＲＯＭ部
内の行間に選択酸化技術によりシリコン基板ｌに一部が
埋設された４０００−１２０００λのフィールド酸化膜
１０を形成し、この後、ゲート絶縁膜２を形成してこの
上にＮ型不純物が１０”７’７至ｌＱ”ｃｍ−３にドー
プサレタケートホリシリコン電極３−１乃至３−３を形
成する。しかる後、熱酸化を行うと、高濃度にドープさ
れたポリシリコン３−１乃至３−３の酸化速度はシリコ
ン基板１の酸化速度より５倍程度大きいので、第４図Ｂ
に示す如くゲート電極３−１乃至３−３の表面には１０
００〜３０００Ａの８ｉ０ｚ膜４が形成される。この後
、基＆１」−の５ｉ（ｈ膜だけが除去される程度の短時
間のＳ ｉｏｚエッチを行うと、第４図Ｂのようにソー
ス、ドレイン部分５だけが開口される。
すように、マスクＲＯＭ部の周辺およびマスクＲＯＭ部
内の行間に選択酸化技術によりシリコン基板ｌに一部が
埋設された４０００−１２０００λのフィールド酸化膜
１０を形成し、この後、ゲート絶縁膜２を形成してこの
上にＮ型不純物が１０”７’７至ｌＱ”ｃｍ−３にドー
プサレタケートホリシリコン電極３−１乃至３−３を形
成する。しかる後、熱酸化を行うと、高濃度にドープさ
れたポリシリコン３−１乃至３−３の酸化速度はシリコ
ン基板１の酸化速度より５倍程度大きいので、第４図Ｂ
に示す如くゲート電極３−１乃至３−３の表面には１０
００〜３０００Ａの８ｉ０ｚ膜４が形成される。この後
、基＆１」−の５ｉ（ｈ膜だけが除去される程度の短時
間のＳ ｉｏｚエッチを行うと、第４図Ｂのようにソー
ス、ドレイン部分５だけが開口される。
次に第４図Ｃに示す如く、熱窒化を行うことにより、開
口部５の上だけに厚さが１００〜５００ＡのＳ ｉ ３
Ｎ４ 膜６が形成される。更に熱酸化を行うことによシ
、ポリシリコンゲート３−１乃至３−３上には、厚さ１
０００〜５０００Ａ のＳｉＯ２膜７が形成される。
口部５の上だけに厚さが１００〜５００ＡのＳ ｉ ３
Ｎ４ 膜６が形成される。更に熱酸化を行うことによシ
、ポリシリコンゲート３−１乃至３−３上には、厚さ１
０００〜５０００Ａ のＳｉＯ２膜７が形成される。
次に、例えは１０〜５ＸＩＯｃｍ のドーズ量でＮ型不
純物のイオン打込を行うことにより、８ｉａＮ４ｊｊに
６を通じて不純物がシリコン基板１に導入される。この
後、不純物のアニールを行うと、第４図りの如く、ソー
スおよびドレイン領域が形成される。
純物のイオン打込を行うことにより、８ｉａＮ４ｊｊに
６を通じて不純物がシリコン基板１に導入される。この
後、不純物のアニールを行うと、第４図りの如く、ソー
スおよびドレイン領域が形成される。
次に、５ｉｓＮａ膜６のエツチングを行えば、もともと
８ｉａＮ４膜６で覆われていれ部分５だけが開口される
。すなわち、開口部はフィールド絶縁膜１０とゲート布
、極３−１乃至３−３以外の領域に自他１的に限定され
る１、この後、金属配線（例えは、アルミニウム）を形
成する工程を経るととにより、第４図ＩＥの如く、電極
９が形成されると共Ｃて、短絡用メタル１１でショート
すべきＭＯＳＦＥＴの選択がなされる。なお、図では力
、中のＭＯ８ＦＥ’ｌ’をショートすなわち、ウェハー
製造工程のに終にある金に配置１７ヒ成工程でＩ’（Ｏ
Ｍ 選択がなされることになる。
８ｉａＮ４膜６で覆われていれ部分５だけが開口される
。すなわち、開口部はフィールド絶縁膜１０とゲート布
、極３−１乃至３−３以外の領域に自他１的に限定され
る１、この後、金属配線（例えは、アルミニウム）を形
成する工程を経るととにより、第４図ＩＥの如く、電極
９が形成されると共Ｃて、短絡用メタル１１でショート
すべきＭＯＳＦＥＴの選択がなされる。なお、図では力
、中のＭＯ８ＦＥ’ｌ’をショートすなわち、ウェハー
製造工程のに終にある金に配置１７ヒ成工程でＩ’（Ｏ
Ｍ 選択がなされることになる。
かかる製法によって和られたマスクＲＯＭ部の等価回路
を第５畔ＩＡに、その平面図を館５し１Ｂにそれぞれボ
す１．第５図Ａにおいて、９個のＭＯ８ＦＥＴＱｓ〜Ｑ
、ｅのうち、Ｑ、ｔ、Ｏ２，ＱｓおよびＯ７のソース、
ドレインが湯鉢１１で短艇でれている。また、第５図Ｂ
において右上シ斜紳を施した部分はゲート電Ｖｙ、ａ−
Ｌ１乃至３−３であり、右下がり斜線を施した部分か知
絡用金籾配紗１１と知極配組９を示す。グーＨ４枦３−
１乃至３−３と行間フィールド絶縁膜１０とにより、開
口部が自動的に位置決めされるので、第３図のようにか
終工程でＲＯＭ選択をしムがら、かつ第２図のように小
窟なチップ面粕でマスクＲ，ＯＭが形成される。
を第５畔ＩＡに、その平面図を館５し１Ｂにそれぞれボ
す１．第５図Ａにおいて、９個のＭＯ８ＦＥＴＱｓ〜Ｑ
、ｅのうち、Ｑ、ｔ、Ｏ２，ＱｓおよびＯ７のソース、
ドレインが湯鉢１１で短艇でれている。また、第５図Ｂ
において右上シ斜紳を施した部分はゲート電Ｖｙ、ａ−
Ｌ１乃至３−３であり、右下がり斜線を施した部分か知
絡用金籾配紗１１と知極配組９を示す。グーＨ４枦３−
１乃至３−３と行間フィールド絶縁膜１０とにより、開
口部が自動的に位置決めされるので、第３図のようにか
終工程でＲＯＭ選択をしムがら、かつ第２図のように小
窟なチップ面粕でマスクＲ，ＯＭが形成される。
なお、本実施例では説明上９個のＭＯＳＦＥＴで示した
が、これに限定されないことは熱論である。
が、これに限定されないことは熱論である。
第１図Ａは、マスクＲＯＭ部の等価回路図の一例であり
、第１図Ｂはこれを実現する集積回路の平面図である。 ａ、ｂ、ｃ・・・・・・ゲート電極ライン、Ｅ・・・・
・・エンハンスメント型ゲート、Ｓ・・・・・・ショー
ト型ゲート、Ｑ ｌ−Ｑ ｅ・・・・・・ＭＯ８ＦＥＴ
０第２図ＡおよびＢは従来の製法を示す平面図である。 ２０・・・・・・不純物領域形成予定部、２１〜２４・
・・・・・ショート型するための不純物ドープ部、２５
〜２７・・・・・・ゲートライン。 第３図ＡおよびＢは他の従来例の製法を示す平面図であ
る。 ３１．３２・・・・・・ゲート、３３・・・・・・不純
物形成部、３４〜３７・・・・・・コンタクト穴、３８
．３９・・・・・・短絡用メタル。 第４図Ａ乃至Ｅは木兄８ＪＪの一実施例を丞ず＃造工程
断面図である。 １・・・・・・Ｓｉ Ｘ＆、２・・・・・・ゲート絶縁
膜、３・・・・・・ゲート電極、４，７・・・・・・ゲ
ー）［極表面絶縁膜、５・・・・・・ソース、ドレイン
、６・・・・・・熱窒化膜、８・・・・・・ソース、ド
レイン不純物ドープ領域、９・・・・・・金属配線、１
０・・・・・・フィールド絶縁膜、１１・・・・・・短
絡用メタル。 第５図ノーは本発明の一実施例によるマスクＲＯＭ部の
等価回路図、第５図Ｂはその平面図である。 図 区 寸 寸 鉄 訣 区 区 寸 寸 鉄 独
、第１図Ｂはこれを実現する集積回路の平面図である。 ａ、ｂ、ｃ・・・・・・ゲート電極ライン、Ｅ・・・・
・・エンハンスメント型ゲート、Ｓ・・・・・・ショー
ト型ゲート、Ｑ ｌ−Ｑ ｅ・・・・・・ＭＯ８ＦＥＴ
０第２図ＡおよびＢは従来の製法を示す平面図である。 ２０・・・・・・不純物領域形成予定部、２１〜２４・
・・・・・ショート型するための不純物ドープ部、２５
〜２７・・・・・・ゲートライン。 第３図ＡおよびＢは他の従来例の製法を示す平面図であ
る。 ３１．３２・・・・・・ゲート、３３・・・・・・不純
物形成部、３４〜３７・・・・・・コンタクト穴、３８
．３９・・・・・・短絡用メタル。 第４図Ａ乃至Ｅは木兄８ＪＪの一実施例を丞ず＃造工程
断面図である。 １・・・・・・Ｓｉ Ｘ＆、２・・・・・・ゲート絶縁
膜、３・・・・・・ゲート電極、４，７・・・・・・ゲ
ー）［極表面絶縁膜、５・・・・・・ソース、ドレイン
、６・・・・・・熱窒化膜、８・・・・・・ソース、ド
レイン不純物ドープ領域、９・・・・・・金属配線、１
０・・・・・・フィールド絶縁膜、１１・・・・・・短
絡用メタル。 第５図ノーは本発明の一実施例によるマスクＲＯＭ部の
等価回路図、第５図Ｂはその平面図である。 図 区 寸 寸 鉄 訣 区 区 寸 寸 鉄 独
Claims (1)
- 【特許請求の範囲】 α）互いに平行して走る複数のフィールド絶縁膜と、こ
れらと直交して走る互いに平行な複数のゲート電極ライ
ンとを有し、前記フィールド絶縁膜および前記ゲート電
極ラインとで区切られた半梼体表面のほぼ全体をコンタ
クト穴とし、このコンタクト穴を通じて半導体と接触す
る導体層を前記ゲート電極ライン上をまたがせることに
より少なくとも一つの電界効果トランジスタのソースと
ドレインを短絡状態にしたことを特徴とする集積回路装
置４、 （２）シリコン基板にフィールド絶縁膜およびゲート絶
縁膜を形成する工程と、前記ゲート絶縁膜上に多結晶シ
リコンゲート層を選択的に形成する工程と、前記多結晶
シリコンゲート層の表面に絶縁膜を形成し、この絶縁膜
と前記フィールド絶縁膜とをマスクにして前記シリコン
基板を選択的に露出する工程と、この露出した部分にシ
リコン窒化膜を形成してソースおよびドレイン領域を形
成する工程と、前記シリコン窒化膜を除去して前記ソー
スおよびドレイン領域の少なくとも一方に接続された導
体層を形成する工程とを有することを特徴とする集積回
路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59038007A JPS60182763A (ja) | 1984-02-29 | 1984-02-29 | 集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59038007A JPS60182763A (ja) | 1984-02-29 | 1984-02-29 | 集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60182763A true JPS60182763A (ja) | 1985-09-18 |
Family
ID=12513512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59038007A Pending JPS60182763A (ja) | 1984-02-29 | 1984-02-29 | 集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60182763A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0413353A2 (en) * | 1989-08-18 | 1991-02-20 | Kabushiki Kaisha Toshiba | Mask-ROM manufacturing method |
| EP0514850A2 (en) * | 1991-05-20 | 1992-11-25 | Matsushita Electronics Corporation | Method for producing a MIS type semiconductor device |
-
1984
- 1984-02-29 JP JP59038007A patent/JPS60182763A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0413353A2 (en) * | 1989-08-18 | 1991-02-20 | Kabushiki Kaisha Toshiba | Mask-ROM manufacturing method |
| EP0514850A2 (en) * | 1991-05-20 | 1992-11-25 | Matsushita Electronics Corporation | Method for producing a MIS type semiconductor device |
| US5323048A (en) * | 1991-05-20 | 1994-06-21 | Matsushita Electronics Corporation | MIS type semiconductor ROM programmed by conductive interconnects |
| EP0630052A2 (en) * | 1991-05-20 | 1994-12-21 | Matsushita Electronics Corporation | MIS type semiconductor device and method for producing such semiconductor device |
| EP0630052A3 (en) * | 1991-05-20 | 1995-03-15 | Matsushita Electronics Corp | Semiconductor device of the MIS type and method of manufacturing such a semiconductor device. |
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