JPH08321561A - 半導体メモリ装置とその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 横積セルにおいて、さらに集積度を上げる。 【構成】 Ｐ型シリコン基板２２に複数個のメモリトラ
ンジスタについて連続する帯状のＮ型拡散層２４，２６
が形成され、基板２２上にはバッファ酸化膜２７を介し
て拡散領域２４，２６と交差する方向にシリコン窒化膜
にてなる帯状のマスク材パターン３０が形成されてい
る。マスク材パターン３０の間の基板上にはゲート酸化
膜２９を介して多結晶シリコンからなりゲート電極を兼
ねるワードライン３２がマスク材パターン３０に平行に
形成されている。記憶すべき情報に応じて所定のメモリ
トランジスタのチャネル領域にはしきい値電圧を高める
ためにボロンが注入されているが、そのイオン注入はマ
スク材パターン３０の形成後で、ワードライン３２の形
成前にレジストパターン４０とマスク材パターン３０と
をマスクとして基板にイオン注入されたものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はプログラム固定式ＭＯＳ
型半導体メモリ装置（以下、マスクＲＯＭという）とそ
の製造方法に関するものである。

【０００２】

【従来の技術】マスクＲＯＭで要求される特性として
は、高集積が可能であること、高速読出しが可能である
こと、さらにマスクＲＯＭではウエハプロセスでＲＯＭ
コードを決めるプログラムがなされるため、プログラム
工程からチップ完成までの工程が短かいこと、すなわち
短工期に適することが要求されている。このような要求
に適したメモリ装置の構造として、埋込拡散を使用した
横積セル（プレーナ型またフラット型とも呼ばれる）が
用いられている。その構造は、２本以上の拡散領域が互
いに平行に帯状に形成され、その拡散領域と直交する方
向にワードラインとなるゲート電極材が配置され、隣接
する拡散領域に挾まれたスペース部分で、かつワードラ
インの下方に位置する基板部分がチャネルとなるＭＯＳ
トランジスタのメモリセルである（特開昭６１−２８８
４６４号公報参照）。

【０００３】その構造のメモリセルでは、帯状拡散領域
をビットラインとして使用できるなど高集積化に適して
おり、読出し経路に対して複数のメモリトランジスタが
直列に接続される縦積型セルに比較して高速読出しに適
しており、またプログラム工程がしきい値電圧を高める
ためのイオン注入工程として行えるためゲート電極材の
上から、すなわちゲート電極を形成する工程の後からプ
ログラムが可能であり、短工期にも適している。

【０００４】このような横積セルに関連する技術として
は、この構造のメモリトランジスタと周辺トランジスタ
を同一基板に形成したもの（特開昭６３−９６９５３号
公報参照）、拡散ビットラインを一定のブロック単位で
メタル配線に接続するブロック分割を採用したもの（特
開平２−１１２２７８号公報、特開平３−１７９７７５
号公報、米国特許第５１１７３８９号参照）、２層のゲ
ートポリシリコンを使用して１メモリセルを２種類の信
号で制御し、動作マージンを広くしたもの（米国特許第
５２９１４３５号）などが知られている。

【０００５】埋込み拡散を使用したこのような横積セル
では、図１（Ａ）に示されるように、シリコン基板に帯
状の拡散領域２４，２６を形成し、基板上に絶縁膜を介
して拡散領域と交差する方向にポリシリコンなどにてな
るゲート電極材のワードライン３２を形成する。その
後、ＲＯＭ内容のプログラムを施すために、写真製版工
程により非動作状態とするメモリトランジスタ部分に開
口をもつレジストパターン４０を形成し、そのレジスト
パターンをマスクとして基板と同じ導電型の不純物を注
入してそのメモリトランジスタのしきい値を高くする。
このとき、プログラムしないメモリトランジスタはレジ
ストで被っておき、イオン注入がなされないようにして
おくことにより、それらのメモリトランジスタのしきい
値は低いままとなる。このしきい値の高低を判別できる
ように、センスアンプなどの回路を組んでおき、メモリ
として”０”又は”１”の読出しを行う。

【０００６】図１（Ａ）の例では、レジストパターン４
０の開口部に形成されるメモリトランジスタＴ５のみに
プログラムがなされ、他のメモリトランジスタＴ１〜Ｔ
４、Ｔ６〜Ｔ９にはプログラムは行われない。図１
（Ｂ）は図１（Ａ）の等価回路を表わしたものである。

【０００７】

【発明が解決しようとする課題】図１（Ａ）に示される
ように、レジストパターンを形成してイオン注入を行う
プログラム工程で問題となるのが、レジストパターン４
０の開口部とプログラムを施すメモリトランジスタＴ５
のチャネル領域（右上がりのハッチングを施した領域）
とのオーバーラップ余裕、及びレジストパターン４０の
開口部と隣接するメモリトランジスタＴ２，Ｔ８のチャ
ネル領域とのスペース余裕である。製造工程ではワード
ライン３２の寸法誤差、レジストパターン４０とワード
ライン３２との重合わせ誤差、及び注入する不純物のレ
ジストパターンに対する広がりがばらつきの要因とな
り、これらを考慮して余裕を決める必要がある。すなわ
ち、メモリトランジスタＴ５のチャネル領域とレジスト
パターン４０の開口部とのオーバーラップ余裕が不足す
れば、メモリトランジスタＴ５のチャネルに注入されて
いないパスが残り、リーク電流が発生する。また、メモ
リトランジスタＴ２，Ｔ８のチャネル領域とレジストパ
ターン４０の開口部とのスペース余裕が不足すれば、メ
モリトランジスタＴ２，Ｔ８のチャネル領域の一部分に
イオンが注入され、オン電流の低下を招く。微細加工を
進め、集積度を上げるためには、このような必要となる
余裕を小さくできる構造が要求される。本発明は横積セ
ルにおいて、さらに集積度を上げることのできる構造
と、その製造方法を提供することを目的とするものであ
る。

【０００８】

【課題を解決するための手段】本発明の半導体メモリ装
置では、半導体基板に複数のメモリトランジスタのソー
ス・ドレイン領域となる帯状の拡散領域が互いに平行に
形成されており、その基板上には拡散領域と交差する方
向で互いに平行な帯状のマスク材パターンが形成され、
さらにその基板上に絶縁膜を介してマスク材パターンに
平行でマスク材パターンの間に位置するゲート電極とな
る帯状の導電体パターンが形成されており、拡散領域の
間でゲート電極の導電体パターンの下方がチャネル領域
となり、記憶すべき情報に応じて所定のメモリトランジ
スタのチャネル領域に不純物が導入されてしきい値電圧
が高められている。

【０００９】好ましい態様では、マスク材パターンは導
電体にてなり、基板との間及びゲート電極の導電体パタ
ーンとの間が絶縁される。そのマスク材パターンを接地
電位とすることにより、マスク材パターンの下の寄生チ
ャネルがオンしないようにすることができ、イオン注入
などによる素子分離の必要がなくなる。また、マスク材
パターンにイコライジング信号を入力することにより、
前のアドレスの出力後、次の読出しのためにビットライ
ンをプリチャージすることができる。

【００１０】また、マスク材パターンと同じ導電体層に
てなり同じプロセスでパターン化されたゲート電極をも
つ周辺トランジスタを同一基板に形成することができ
る。これにより、メモリ部のプログラムを行なう前に周
辺トランジスタを形成しておくことが可能となり、プロ
グラム後の工程が２層目の多結晶シリコン形成、層間絶
縁膜形成、コンタクトホール形成、メタル配線形成、パ
ッシベーション形成のみですむようになり、プログラム
後の工期を短くすることができる。

【００１１】他の好ましい態様では、周辺トランジスタ
部の配線をメモリトランジスタ部のゲート電極と同じ導
電体層にてなり同じプロセスでパターン化されたものと
する。メモリトランジスタ部のゲート電極はワードライ
ンであり、ワードラインの材質としては多結晶シリコン
と高融点金属シリサイドとの２層構造として低抵抗化を
図ることができるので、周辺回路の配線の低抵抗化に有
効である。さらに他の好ましい態様では、マスク材パタ
ーンは絶縁物にてなり、拡散領域と交差する方向で互い
に平行な帯状部分の他に、記憶すべき情報に応じて非動
作状態とするメモリトランジスタのチャネル領域とを含
む部分を含んでいる。これにより、プログラムのための
イオン注入工程が不要になる。

【００１２】本発明の製造方法は、次の工程（Ａ）から
（Ｅ）を含んでいる。（Ａ）半導体基板に複数のメモリ
トランジスタのソース・ドレイン領域となる帯状の拡散
領域を互いに平行に形成する工程、（Ｂ）半導体基板上
にシリコン酸化膜を介して導電体膜又は他の絶縁膜を形
成し、その導電体膜又は他の絶縁膜をパターン化して前
記拡散領域と交差する方向で互いに平行な帯状のマスク
材パターンとする工程、（Ｃ）記憶すべき情報に応じて
所定のメモリトランジスタのチャネル領域に不純物を導
入するための開口部を有するレジスト材のパターンを形
成し、そのレジスト材パターンとマスク材パターンとを
マスクとして基板にしきい値を高めるためのイオン注入
を行う工程、（Ｄ）レジスト材を除去した後、マスク材
に挾まれた基板表面にゲート絶縁膜を形成する工程、
（Ｅ）ゲート絶縁膜上から導電体膜を形成した後、その
導電体膜をマスク材パターンに平行でマスク材パターン
の間に位置するゲート電極となる帯状の導電体パターン
とする写真製版とエッチング工程。

【００１３】本発明の他の製造方法は、次の工程（Ａ）
から（Ｄ）を含んでいる。（Ａ）半導体基板に複数のメ
モリトランジスタのソース・ドレイン領域となる帯状の
拡散領域を互いに平行に形成する工程、（Ｂ）半導体基
板上にシリコン酸化膜を介して他の絶縁膜を形成し、そ
の絶縁膜をパターン化して拡散領域と交差する方向で互
いに平行な帯状部分と記憶すべき情報に応じて非動作状
態とするメモリトランジスタのチャネル領域とを含む部
分とからなるマスク材パターンを形成する工程、（Ｃ）
マスク材に挾まれた基板表面にゲート絶縁膜を形成する
工程、（Ｄ）ゲート絶縁膜上から導電体膜を形成した
後、その導電体膜をマスク材パターンの帯状部分に平行
でその帯状部分の間に位置するゲート電極となる帯状の
導電体パターンとする写真製版とエッチング工程。

【００１４】

【実施例】図２は第１の実施例を表わす。（Ａ）は平面
図、（Ｂ）は（Ａ）のｂ−ｂ’線位置での断面図、
（Ｃ）は（Ａ）のｃ−ｃ’線位置での断面図である。２
２はＰ型シリコン基板であり、ソース・ドレイン領域と
なるビットラインとしてそれぞれ複数個のメモリトラン
ジスタについて連続する互いに平行な帯状のＮ型拡散層
２４，２６が形成されている。基板２２上には膜厚が１
００〜５００Åのバッファ酸化膜２７を介し、拡散領域
２４，２６と交差する方向にシリコン窒化膜にてなる帯
状のマスク材パターン３０が平行に形成されている。マ
スク材パターン３０の間の基板上には膜厚が１００〜２
００Åのゲート酸化膜２９が形成され、ゲート酸化膜２
９上には多結晶シリコンからなりゲート電極を兼ねるワ
ードライン３２がマスク材パターン３０に平行に形成さ
れている。なお、マスク材３０の間の基板上で、拡散領
域２４，２６上にはゲート酸化膜２９よりも厚い酸化膜
２８が形成されている。

【００１５】記憶すべき情報に応じて所定のメモリトラ
ンジスタのチャネル領域にはしきい値電圧を高めるため
にボロンが注入されている。そのイオン注入は図２
（Ａ）に示される開口部をもつレジストパターン４０
が、マスク材パターン３０の形成後で、ワードライン３
２の形成前に写真製版により形成され、そのレジストパ
ターン４０とマスク材パターン３０とをマスクとして基
板にイオン注入されたものである。そのイオン注入エネ
ルギーはマスク材３０を透過しないエネルギーに設定さ
れ、そのため基板のイオン注入領域は、マスク材パター
ン３０の間の領域で、図２（Ａ）で右下がりの斜線が施
された領域に限られる。図には示されていないが、ワー
ドライン上から層間絶縁膜が形成され、コンタクトホー
ルが形成され、メタル配線が形成され、パッシベーショ
ン膜が形成される。

【００１６】次に、図２の実施例を製造する方法につい
て説明する。基板２２にＮ型拡散層２４，２６を形成し
た後、バッファ酸化を行なって基板上にバッファ酸化膜
２７を形成する。このバッファ酸化膜は基板上では１０
０〜５００Åであり、拡散領域２６，２４上では増速酸
化によりそれよりも厚い酸化膜２８となる。図３（Ａ）
はこの状態を示したものである。次に、しきい値電圧を
制御するチャネルドープのイオン注入を行なう。次に、
基板上にシリコン窒化膜を堆積し、そのシリコン窒化膜
を写真製版とエッチングによってパターン化し、拡散領
域２４，２６と直交する方向の帯状のマスク材パターン
３０を形成する。

【００１７】次に、ＲＯＭの内容をプログラムするため
に、写真製版により所定のメモリトランジスタ領域に開
口部をもつレジストパターン４０を形成し、そのレジス
トパターン４０とマスク材パターン３０とをマスクとし
てイオン注入法により基板にボロンを注入してプログラ
ムするメモリトランジスタのしきい値電圧を高くする。
この時のイオン注入エネルギーは、シリコン窒化膜のマ
スク材３０を透過しない程度の低いエネルギーとし、マ
スク材パターン３０のスペース部分の基板にのみイオン
注入されるようにする。これにより、マスク材パターン
３０とレジストパターン４０の重ねあわせ誤差に関係な
く、マスク材パターン３０のスペース部分にのみイオン
注入が行なわれる。図３（Ｂ）はこのイオン注入工程を
表わしたものであり、×××印は注入されたボロンイオ
ンを表わしている。レジストパターン４０を除去した
後、ゲート酸化を行ない、ゲート酸化膜２９を１００〜
２００Åの厚さに形成する。

【００１８】次に、ゲート電極を兼ねるワードラインを
形成するために、多結晶シリコン膜を堆積し、写真製版
とエッチングによりパターン化を施してワードライン３
２を形成する。こうすることにより、マスク材パターン
３０とワードライン３２との重ね会わせ誤差に関係な
く、イオン注入を行なった領域（ＲＯＭのプログラムの
ために行なったボロン注入）にチャネル領域を整合させ
ることができる。その後、従来のプロセスにしたがって
層間絶縁膜を形成し、コンタクトホールを形成し、メタ
ル配線を形成し、パッシベーション膜を形成する。

【００１９】図４は第２の実施例を表わす。図２の実施
例と比較すると、マスク材パターン３０が導電体により
形成されている点で異なる。図４の実施例のマスク材パ
ターン３０は例えば多結晶シリコンにより形成されたも
のであり、マスク材パターン３０の形成後、基板にゲー
ト酸化膜２９を形成する酸化工程でマスク材パターン３
０の表面にもシリコン酸化膜２９ａが形成される。

【００２０】図４の実施例では、マスク材パターン３０
が導電体であるので、マスク材パターン３０を接地電位
とすることにより寄生チャネルがオンしないようにする
ことができ、素子分離の役目を果たすことができる。図
１、図２又は図４に示されたメモリセルアレイを構成し
た場合、メモリセルのしきい値電圧が低くなるようにチ
ャネルドープ量を調整していくと、図１ではワードライ
ン３２と３２のスペース部分、図２と図４ではマスク材
パターン３０の下方部分に寄生チャネルが形成され、リ
ーク電流の原因となる。そのリーク電流を防ぐために
は、ワードライン３２をマスクとして基板にさらにイオ
ン注入を施して素子分離を行なう必要が出てくるが、図
４の実施例のようにマスク材３０を接地電位とすること
によりそのような寄生チャネルがオンしないようにする
ことができ、イオン注入などによる素子分離の必要がな
くなる。

【００２１】図４の実施例においてマスク材３０の下方
に発生する寄生チャネルを積極的に利用する手段とし
て、マスク材３０に図５に示すイコライジング信号を入
力することができる。イコライジングは、前のアドレス
の出力後、次の読出しのためにビットラインをプリチャ
ージするために行なうものである。

【００２２】上記の実施例はメモリ領域のみを示してい
る。しかし、本発明は１基板上にメモリ領域と周辺回路
をともに形成したものも含んでいる。周辺回路を構成す
るトランジスタの一例としては、図６に示されるよう
に、Ｐ型シリコン基板２２にチャネルストッパ層１２と
フィールド酸化膜１０を形成し、メモリ部と同一プロセ
スによりゲート酸化膜２９を形成する。図４の実施例に
おけるマスク材３０を形成するための多結晶シリコン膜
の堆積を行ない、それをパターン化してマスク材３０と
する工程で、周辺トランジスタのゲート電極３０を同時
に形成する。そして、このゲート電極３０をマスクとし
て自己整合的に基板に砒素やリンを注入してソース領域
とドレイン領域を形成する。その後、通常のプロセスに
したがって不純物を活性化する。

【００２３】このように、周辺トランジスタのゲート電
極材としてメモリ部でのマスク材３０に用いた多結晶シ
リコンを使うことにより、メモリ部のプログラムを行な
う前に周辺トランジスタを形成しておくことが可能とな
る。その結果、プログラム後の工程が２層目の多結晶シ
リコン形成、層間絶縁膜形成、コンタクトホール形成、
メタル配線形成、パッシベーション形成のみですむよう
になり、プログラム後の工期を短くすることができる。

【００２４】図６のように、周辺トランジスタのゲート
電極３０を図４の実施例のマスク材３０と同時に形成す
れば、メモリ領域のワードライン３２と同じ導電体は周
辺トランジスタのゲート電極には使用しない。そのた
め、ワードライン３２の材質としては例えば多結晶シリ
コンと高融点金属シリサイド（タングステンシリサイド
など）との２層構造として低抵抗化を図ることができ、
そのワードライン３２と同じ材質を周辺回路の配線材に
使用することができるので、低抵抗化に有効となる。ま
た、ワードライン３２及び周辺回路に形成する配線材は
ゲート酸化の後で形成されるので、耐熱性は必要なく、
アルミニウムなどの金属を使用することもできる。

【００２５】図７は第３の実施例を表わしたものであ
る。この実施例ではＲＯＭのプログラムにイオン注入を
使用しない。マスク材３０を形成するための絶縁膜又は
導電体膜を形成するところは図２又は図４の実施例と同
じである。その絶縁体又は導電体をパターン化してマス
ク材３０を形成する写真製版の際に、ＲＯＭのプログラ
ム内容に従ってプログラムを必要とするチャネル領域
（メモリトランジスタを非動作状態とするもの）にマス
ク材３０の絶縁体又は導電体が残るようにレジストのパ
ターン化を行なう。そして、それをマスクとしてエッチ
ングによりマスク材３０のパターンを形成する。その
後、図２や図４の実施例と同様に、バッファ酸化膜を除
去し、ゲート酸化膜を形成した後、多結晶シリコン膜を
堆積してパターン化を施すことによってワードライン３
２を形成する。

【００２６】図７の実施例では、図１（Ｂ）に示される
等価回路のメモリトランジスタＴ５となるべきチャネル
領域では、ワードライン３２と基板２２の間にマスク材
３０が介在した形となり、Ｔ５の領域には動作可能なメ
モリトランジスタは形成されないことになる。図７の実
施例でもマスク材３０とワードライン３２の重ね合わせ
誤差の影響を受けることなくプログラムが可能となる。

【００２７】

【発明の効果】本発明の半導体メモリ装置では、基板上
に拡散領域と交差する方向で互いに平行な帯状のマスク
材パターンが形成されているので、記憶すべき情報に応
じて所定のメモリトランジスタのしきい値電圧を高める
ためにチャネル領域に不純物をイオン注入する際、その
マスク材パターンとレジストパターンの両方をマスクと
することができ、またワードラインとなる導電体はその
マスク材パターンのスペース部分に形成するされるの
で、イオン注入によるプログラムをマスクの重ね合わせ
誤差による影響を受けずに確実にチャネル領域に行なう
ことができる。マスク材パターンを導電体とし、基板と
の間及びゲート電極の導電体パターンとの間を絶縁して
そのマスク材パターンを接地電位とすることにより、マ
スク材パターンの下の寄生チャネルがオンしないように
することができ、イオン注入などによる素子分離の必要
がなくなる。また、マスク材パターンにイコライジング
信号を入力することにより、前のアドレスの出力後、次
の読出しのためにビットラインをプリチャージすること
ができる。マスク材を導電体とし、そのマスク材パター
ンを形成するのと同じプロセスでパターン化されたゲー
ト電極をもつ周辺トランジスタを同一基板に形成するこ
とにより、メモリ部のプログラムを行なう前に周辺トラ
ンジスタを形成しておくことが可能となり、プログラム
後の工期を短くすることができる。周辺トランジスタ部
の配線をメモリトランジスタ部のゲート電極と同じ導電
体層にてなり同じプロセスでパターン化されたものとす
ることにより、周辺回路の配線の低抵抗化を図ることが
でき、周辺回路の集積度を高めることができる。マスク
材を絶縁物とし、記憶すべき情報に応じて非動作状態と
するメモリトランジスタのチャネル領域にもマスク材を
残すことにより、プログラムのためのイオン注入工程が
不要になり、かつ、マスクの重ね合わせ誤差による影響
を受けずにプログラムすることができるようになる。

【図面の簡単な説明】

【図１】従来のマスクＲＯＭを示す図であり、（Ａ）は
平面図、（Ｂ）はその等価回路図である。

【図２】第１の実施例を示す図であり、（Ａ）は平面
図、（Ｂ）は（Ａ）のｂ−ｂ’線位置での断面図、
（Ｃ）は（Ａ）のｃ−ｃ’線位置での断面図である。

【図３】図２の実施例を製造する途中工程を示す工程断
面図である。

【図４】第２の実施例を示す図であり、（Ａ）は平面
図、（Ｂ）は（Ａ）のｂ−ｂ’線位置での断面図、
（Ｃ）は（Ａ）のｃ−ｃ’線位置での断面図である。

【図５】図４の実施例の動作の一例を示すタイムチャー
トである。

【図６】一実施例における周辺回路のトランジスタを示
す断面図である。

【図７】第３の実施例を示す図であり、（Ａ）は平面
図、（Ｂ）は（Ａ）のｂ−ｂ’線位置での断面図であ
る。

【符号の説明】

２２ Ｐ型シリコン基板 ２２，２４ Ｎ型拡散層 ２９ ゲート酸化膜 ３０ マスク材パターン ３２ ワードライン

Claims (8)

【特許請求の範囲】
1. 【請求項１】 半導体基板に複数のメモリトランジスタ
   のソース・ドレイン領域となる帯状の拡散領域が互いに
   平行に形成されており、 前記基板上には前記拡散領域と交差する方向に帯状のマ
   スク材パターンが形成され、 前記基板上に絶縁膜を介してマスク材パターンに平行で
   マスク材パターンの間に位置するゲート電極となる帯状
   の導電体パターンが形成されており、 前記拡散領域の間でゲート電極の導電体パターンの下方
   がチャネル領域となり、記憶すべき情報に応じて所定の
   メモリトランジスタのチャネル領域に不純物が導入され
   てしきい値電圧が高められていることを特徴とする半導
   体メモリ装置。
2. 【請求項２】 前記マスク材パターンは導電体にてな
   り、基板との間及びゲート電極の導電体パターンとの間
   が絶縁され、マスク材パターンは接地電位とされる請求
   項１に記載の半導体メモリ装置。
3. 【請求項３】 前記マスク材パターンは導電体にてな
   り、基板及びゲート電極の導電体パターンとの間が絶縁
   され、そのマスク材パターンはイコライジング信号を入
   力する回路に接続されている請求項１に記載の半導体メ
   モリ装置。
4. 【請求項４】 前記マスク材パターンは導電体にてな
   り、基板及びゲート電極の導電体パターンとの間が絶縁
   され、そのマスク材パターンと同じ導電体層にてなり同
   じプロセスでパターン化されたゲート電極をもつ周辺ト
   ランジスタが同一基板に形成されている請求項１に記載
   の半導体メモリ装置。
5. 【請求項５】 周辺トランジスタ部の配線がメモリトラ
   ンジスタ部のゲート電極と同じ導電体層にてなり同じプ
   ロセスでパターン化されたものである請求項４に記載の
   半導体メモリ装置。
6. 【請求項６】 半導体基板に複数のメモリトランジスタ
   のソース・ドレイン領域となる帯状の拡散領域が互いに
   平行に形成されており、 前記基板上には前記拡散領域と交差する方向で互いに平
   行な帯状部分と記憶すべき情報に応じて非動作状態とす
   るメモリトランジスタのチャネル領域とを含む部分とか
   らなるマスク材パターンが形成され、 そのマスク材パターンの帯状部分に平行でその帯状部分
   の間に位置するゲート電極となる帯状の導電体パターン
   が形成されており、 前記拡散領域の間でゲート電極の導電体パターンの下方
   がチャネル領域となることを特徴とする半導体メモリ装
   置。
7. 【請求項７】 以下の工程（Ａ）から（Ｅ）を含む半導
   体メモリ装置の製造方法。 （Ａ）半導体基板に複数のメモリトランジスタのソース
   ・ドレイン領域となる帯状の拡散領域を互いに平行に形
   成する工程、（Ｂ）半導体基板上にシリコン酸化膜を介
   して導電体膜又は他の絶縁膜を形成し、その導電体膜又
   は他の絶縁膜をパターン化して前記拡散領域と交差する
   方向の帯状のマスク材パターンとする工程、（Ｃ）記憶
   すべき情報に応じて所定のメモリトランジスタのチャネ
   ル領域に不純物を導入するための開口を有するレジスト
   材のパターンを形成し、そのレジスト材パターンと前記
   マスク材パターンとをマスクとして基板にしきい値を高
   めるためのイオン注入を行う工程、（Ｄ）前記レジスト
   材を除去した後、前記マスク材に挾まれた基板表面にゲ
   ート絶縁膜を形成する工程、（Ｅ）ゲート絶縁膜上から
   導電体膜を形成した後、その導電体膜をマスク材パター
   ンに平行でマスク材パターンの間に位置するゲート電極
   となる帯状の導電体パターンとする写真製版とエッチン
   グ工程。
8. 【請求項８】 以下の工程（Ａ）から（Ｄ）を含む半導
   体メモリ装置の製造方法。 （Ａ）半導体基板に複数のメモリトランジスタのソース
   ・ドレイン領域となる帯状の拡散領域を互いに平行に形
   成する工程、（Ｂ）半導体基板上にシリコン酸化膜を介
   して他の絶縁膜を形成し、その絶縁膜をパターン化して
   前記拡散領域と交差する方向の帯状部分と記憶すべき情
   報に応じて非動作状態とするメモリトランジスタのチャ
   ネル領域とを含む部分とからなるマスク材パターンを形
   成する工程、（Ｃ）前記マスク材に挾まれた基板表面に
   ゲート絶縁膜を形成する工程、（Ｄ）ゲート絶縁膜上か
   ら導電体膜を形成した後、その導電体膜をマスク材パタ
   ーンの帯状部分に平行でその帯状部分の間に位置するゲ
   ート電極となる帯状の導電体パターンとする写真製版と
   エッチング工程。