JP2009194162A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】イオン注入領域の位置あわせ誤差を抑制することにより、特性の安定した半導体装置を製造することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置であるＪＦＥＴの製造方法は、半導体基板を準備する工程と、半導体基板上に、第１注入阻止層を形成する工程と、第１注入阻止層に複数の貫通孔を形成する工程と、当該複数の貫通孔を閉じる第２注入阻止層を形成する工程と、貫通孔のうち少なくとも１つの貫通孔を閉じる第２注入阻止層を除去する工程と、当該貫通孔を通して、第１のイオン注入を実施する工程と、当該貫通孔を閉じる第３注入阻止層を形成する工程と、上記複数の貫通孔のうち、上記少なくとも１つの貫通孔とは異なる他の少なくとも１つの貫通孔を閉じる第２注入阻止層を除去する工程と、当該貫通孔を通して、第２のイオン注入を実施する工程とを備えている。
【選択図】図２

Description

本発明は半導体装置の製造方法に関し、より特定的には、半導体基板にイオン注入を実施する工程を備えた半導体装置の製造方法に関する。

半導体装置の製造プロセスにおいては、半導体基板に対してイオン注入を実施することにより、イオン注入領域を形成する工程が含まれる場合がある。このイオン注入領域を形成する工程は、一般に、イオンの注入を阻止する注入阻止層に開口部が形成されていることにより、イオンが注入される領域を規定することを可能としたイオン注入マスクを用いて実施される。そして、適切なイオン注入マスクを形成することにより、所望のイオン注入領域を形成することが容易となり、半導体装置の特性の安定にも寄与する。そのため、従来から、イオン注入マスクの形成に関しては多くの検討がなされ、種々の技術が提案されている（たとえば特許文献１参照）。
特開２００６−３３２１８０号公報

上述のイオン注入領域を形成する工程では、注入量やイオン種が異なる複数のイオン注入領域が隣接して形成される場合も多い。そして、隣接して形成されるイオン注入領域の相対的な位置関係（イオン注入領域の位置あわせ精度）は、製造される半導体装置の特性に大きな影響を及ぼす。一方、近年、半導体装置が用いられる回路の高集積化の進行に伴い、半導体装置に対しては、ますます小型化が求められている。そのため、イオン注入領域の位置あわせ精度の更なる向上が要求されている。

より具体的には、たとえば導電型の異なるイオン注入領域を隣接して形成する場合、まず、一方のイオン注入領域を形成するためのイオン注入マスクが形成されてイオン注入が実施された後、このイオン注入マスクが除去された上で、他方のイオン注入領域を形成するためのイオン注入マスクが新たに形成され、さらにイオン注入が実施される。ここで、各イオン注入マスクの位置あわせの誤差は、たとえば０．５μｍ程度である。そのため、これらのイオン注入マスクを用いて形成される上記隣接するイオン注入領域の位置あわせ誤差（相対的な位置関係の誤差）は、２回のイオン注入マスクの位置あわせ誤差が累積され、最大１μｍ程度となる。そして、近年の位置あわせ精度向上の要求を考慮すると、この位置あわせ誤差は必ずしも十分に小さいとはいえず、半導体装置の特性の安定を阻害する要因となっている。

そこで、本発明の目的は、イオン注入領域の位置あわせ誤差を抑制することにより、特性の安定した半導体装置を製造することが可能な半導体装置の製造方法を提供することである。

本発明に従った半導体装置の製造方法は、半導体基板を準備する工程と、半導体基板上に、イオンの注入を阻止する第１注入阻止層を形成する工程と、第１注入阻止層に複数の貫通孔を形成する工程と、当該複数の貫通孔を閉じることによりイオンの注入を阻止する第２注入阻止層を形成する工程と、当該複数の貫通孔のうち少なくとも１つの貫通孔を閉じる第２注入阻止層を除去する工程とを備えている。さらに、本発明に従った半導体装置の製造方法は、上記少なくとも１つの貫通孔を通して、半導体基板に対して第１のイオン注入を実施する工程と、当該少なくとも１つの貫通孔を閉じることによりイオンの注入を阻止する第３注入阻止層を形成する工程と、上記複数の貫通孔のうち、上記少なくとも１つの貫通孔とは異なる他の少なくとも１つの貫通孔を閉じる第２注入阻止層を除去する工程と、当該他の少なくとも１つの貫通孔を通して、半導体基板に対して第２のイオン注入を実施する工程とを備えている。

本発明の半導体装置の製造方法においては、第１のイオン注入および第２のイオン注入によりイオン注入領域が形成される領域が、それぞれのイオン注入を実施するための別個の注入阻止層に形成された開口により規定されるのではなく、第１注入阻止層に形成される複数の貫通孔により規定される。すなわち、本発明の半導体装置の製造方法では、複数のイオン注入領域を形成するにあたり、別個の注入阻止層をそれぞれ作製するのではなく、単一の注入阻止層を作製した上で、当該単一の注入阻止層に形成された複数の貫通孔によってイオン注入領域が形成される領域が規定される。そのため、複数回の注入阻止層の作製および当該注入阻止層への開口形成において発生する誤差が累積しない。その結果、本発明の半導体装置の製造方法によれば、イオン注入領域の位置あわせ誤差を抑制することにより、特性の安定した半導体装置を製造することができる。

上記半導体装置の製造方法において好ましくは、上記第２注入阻止層は、タングステンからなるタングステン膜である。

タングステン（Ｗ）は、耐熱性に優れるため高温でのイオン注入が可能であるばかりでなく、高い密度を有しているため膜厚が小さい場合でもイオン注入を有効に阻止することができる。そのため、タングステン膜を第２注入阻止層として採用することにより、本発明の半導体装置の製造方法を容易に実施することができる。

上記半導体装置の製造方法において好ましくは、上記第３注入阻止層は、タングステンからなるタングステン膜である。

上記第２注入阻止層と同様に、上記第３注入阻止層をタングステン膜とすることにより、本発明の半導体装置の製造方法を容易に実施することができる。

上記半導体装置の製造方法において好ましくは、上記タングステン膜の厚みは０．４μｍ以上２μｍ以下であり、第１注入阻止層の厚みより薄い。

上記タングステン膜の厚みが０．４μｍ未満である場合、イオン注入を有効に阻止することができないおそれがある。一方、上記タングステン膜の厚みが２μｍを超えると、その後の除去が困難になったり、除去に長時間を要したりするおそれがある。さらに、上記タングステン膜の厚みが第１注入阻止層の厚み以上となった場合、第１注入阻止層に形成された貫通孔がタングステン膜により完全に充填され、さらに当該貫通孔の外部にまでタングステン膜が形成されることが回避できなくなり、その後のプロセスに悪影響を及ぼすおそれがある。これに対し、上記タングステン膜の厚みを０．４μｍ以上２μｍ以下とするとともに第１注入阻止層の厚みより薄くすることにより、イオン注入を有効に阻止しつつ、その後の除去を容易に行なうことができるとともに、その後のプロセスへの悪影響を抑制することができる。

上記半導体装置の製造方法において好ましくは、上記タングステン膜はＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；化学蒸着）法により形成される。これにより、上記貫通孔内に選択的にタングステン膜を形成することが容易となる。

上記半導体装置の製造方法において好ましくは、上記第１注入阻止層は、シリコン酸化膜、シリコン窒化膜およびシリコン酸窒化膜からなる群から選択される少なくとも１つから構成される。

シリコン酸化膜、シリコン窒化膜およびシリコン酸窒化膜上には、タングステン膜が形成されにくい。そのため、上記第１注入阻止層がシリコン酸化膜、シリコン窒化膜およびシリコン酸窒化膜からなる群から選択される少なくとも１つから構成されることにより、タングステン膜が採用された上記第２注入阻止層や第３注入阻止層が上記貫通孔以外の領域に形成されることが抑制され、その後のプロセスへの悪影響を抑制することができる。

上記半導体装置の製造方法において好ましくは、上記第１注入阻止層の厚みは１μｍ以上５μｍ以下である。

第１注入阻止層としてシリコン酸化膜、シリコン窒化膜およびシリコン酸窒化膜からなる群から選択される少なくとも１つを採用した場合、第１注入阻止層の厚みを１μｍ未満とすると、イオン注入を有効に阻止することができないおそれがある。一方、第１注入阻止層の厚みが５μｍを超えると、第１注入阻止層への上記貫通孔の形成が困難になるおそれがある。そのため、第１注入阻止層の厚みは１μｍ以上５μｍ以下とすることが好ましい。

上記半導体装置の製造方法において好ましくは、第２注入阻止層を除去する工程では、六フッ化硫黄および塩素のうち少なくとも一方を含むガスを用いたエッチングにより、第２注入阻止層が除去される。

第１注入阻止層としてシリコン酸化膜、シリコン窒化膜およびシリコン酸窒化膜からなる群から選択される少なくとも１つを採用した場合、六フッ化硫黄（ＳＦ_６）および塩素（Ｃｌ）のうち少なくとも一方を含むガスを用いたエッチングでは、第１注入阻止層がエッチングされにくい。その結果、第２注入阻止層を選択的にエッチングして除去することが容易となり、本発明の半導体装置の製造方法を容易に実施することができる。

上記半導体装置の製造方法において好ましくは、半導体基板を準備する工程よりも後であって、第１注入阻止層を形成する工程よりも前に、半導体基板上に、チタンの単体、タンタルの単体およびチタンまたはタンタルの少なくともいずれか一方を含有する化合物からなる群から選択される少なくともいずれか１つを含む第１中間層を形成する工程をさらに備えている。

これにより、半導体基板と第１注入阻止層との間に、チタン（Ｔｉ）またはタンタル（Ｔａ）の単体およびＴｉまたはＴａの少なくとも一方を含有する化合物からなる群から選択される少なくともいずれか１つを含む第１中間層が形成される。この第１中間層は、半導体基板と密着する密着層として機能するとともに、第１注入素子層に上記貫通孔を形成する際のエッチングストップ層として機能することができる。そのため、上記構成によれば、第２注入阻止層や第３注入阻止層によりイオン注入が有効に阻止されるとともに、第１注入素子層に上記貫通孔を形成する際における半導体基板の損傷を抑制することができる。

上記半導体装置の製造方法において好ましくは、第１中間層の厚みは、５ｎｍ以上１００ｎｍ以下である。第１中間層の厚みを５ｎｍ未満とすると、第１中間層を均一に形成することが困難となり、半導体基板上に第１中間層が形成されていない領域が形成されるおそれがある。一方、第１中間層の厚みが１００ｎｍを超えると、イオン注入の精度が低下するおそれがある。そのため、第１中間層の厚みは、５ｎｍ以上１００ｎｍ以下であることが好ましい。

上記半導体装置の製造方法において好ましくは、上記貫通孔を形成する工程よりも後であって、第２注入阻止層を形成する工程よりも前に、貫通孔の側壁および貫通孔において第１注入阻止層から露出する半導体基板上に、チタンの単体、タンタルの単体およびチタンまたはタンタルの少なくともいずれか一方を含有する化合物からなる群から選択される少なくともいずれか１つを含む中間層を形成する工程をさらに備えている。

Ｔｉの単体、Ｔａの単体およびＴｉまたはＴａの少なくとも一方を含有する化合物からなる群から選択される少なくともいずれか１つを含む第２中間層は、半導体基板および第１注入阻止層の貫通孔の内壁と密着する密着層として機能し得る。そのため、上記構成によれば第２注入阻止層や第３注入阻止層によりイオン注入が有効に阻止される。

上記半導体装置の製造方法において好ましくは、第２中間層の厚みは、５ｎｍ以上１００ｎｍ以下である。第２中間層の厚みを５ｎｍ未満とすると、第２中間層を均一に形成することが困難となり、貫通孔の側壁および貫通孔において第１注入阻止層から露出する半導体基板上に、第２中間層が形成されていない領域が形成されるおそれがある。一方、第２中間層の厚みが１００ｎｍを超えると、半導体装置の寸法精度を低下させるおそれがある。そのため、第２中間層の厚みは、５ｎｍ以上１００ｎｍ以下であることが好ましい。

上記半導体装置の製造方法において好ましくは、上記第２中間層は、ＣＶＤ法により形成される。ＣＶＤ法を採用することにより、貫通孔の側壁および貫通孔において第１注入阻止層から露出する半導体基板上に容易に第２中間層を形成することができる。

上記半導体装置の製造方法において好ましくは、第２のイオン注入を実施する工程よりも後に、第１のイオン注入および第２のイオン注入により形成された複数のイオン注入領域に電気的に接続される複数の電極が同時に形成される工程をさらに備えている。

これにより、半導体装置の特性をさらに安定させることができる。なお、上記複数の電極は、単一のマスクを用いて形成されることが、より好ましい。これにより、半導体装置の特性を一層安定させることができる。

上記半導体装置の製造方法において好ましくは、上記電極は、ニッケルおよびニッケルを含有する化合物の少なくともいずれか一方を含んでいる。

ニッケルおよびニッケルを含有する化合物の少なくともいずれか一方を含む電極は、導電型がｐ型であるｐ型領域と導電型がｎ型であるｎ型領域とのいずれともオーミックコンタクトを確保することが可能であり、上記電極として好適である。

上記半導体装置の製造方法において好ましくは、第１のイオン注入および第２のイオン注入が実施される上記半導体基板の領域は、炭化珪素からなっている。

炭化珪素（ＳｉＣ）内における不純物の拡散係数は小さいため、ＳｉＣからなる領域に、周囲とは不純物の濃度が異なる領域を形成するためには、イオン注入によって不純物を導入することが好ましい。そのため、上記本発明の半導体装置の製造方法は、第１のイオン注入および第２のイオン注入が実施される上記半導体基板の領域がＳｉＣからなる場合に、特に好適である。

以上の説明から明らかなように、本発明の半導体装置の製造方法によれば、イオン注入領域の位置あわせ誤差を抑制することにより、特性の安定した半導体装置を製造することができる。

以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。

（実施の形態１）
図１は、本発明の一実施の形態である実施の形態１における半導体装置としての接合型電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；ＪＦＥＴ）の構成を示す概略断面図である。図１を参照して、実施の形態１における半導体装置としてのＪＦＥＴの構成について説明する。

図１を参照して、ＪＦＥＴ１は、ＳｉＣからなり、導電型がｎ型であるｎ型基板１１と、ｎ型基板１１上に形成された第１のｐ型層１２と、第１のｐ型層１２上に形成されたｎ型層１３と、ｎ型層１３上に形成された第２のｐ型層１４とを備えている。このｎ型基板１１、第１のｐ型層１２、ｎ型層１３および第２のｐ型層１４は、半導体基板としてのＳｉＣ基板１０を構成している。ここで、ｐ型層およびｎ型層は、それぞれ導電型がｐ型およびｎ型であるＳｉＣからなる層である。

第２のｐ型層１４およびｎ型層１３には、ｎ型層１３よりも高濃度の導電型がｎ型である不純物（ｎ型不純物）を含む第１のｎ型領域１５および第２のｎ型領域１７が形成されるとともに、第１のｎ型領域１５および第２のｎ型領域１７に挟まれるように、第１のｐ型層１２および第２のｐ型層１４よりも高濃度の導電型がｐ型である不純物（ｐ型不純物）を含む第１のｐ型領域１６が形成されている。すなわち、第１のｎ型領域１５、第１のｐ型領域１６および第２のｎ型領域１７は、それぞれ第２のｐ型層１４を貫通してｎ型層１３に至るように形成されている。また、第１のｎ型領域１５、第１のｐ型領域１６および第２のｎ型領域１７の底部は、第１のｐ型層１２の上部表面（第１のｐ型層１２とｎ型層１３との境界部）から間隔を隔てて配置されている。

また、第１のｎ型領域１５から見て第１のｐ型領域１６とは反対側には、第２のｐ型層１４の上部表面１４Ａ（ｎ型層１３の側とは反対側の主面）から第２のｐ型層１４を貫通してｎ型層１３に至るように、溝部３１が形成されている。つまり、溝部３１の底壁３１Ａは、第１のｐ型層１２とｎ型層１３との界面から間隔を隔て、ｎ型層１３の内部に位置している。さらに、溝部３１の底壁３１Ａからｎ型層１３を貫通し、第１のｐ型層１２に至るように、第１のｐ型層１２および第２のｐ型層１４よりも高濃度のｐ型不純物を含む第２のｐ型領域２３が形成されている。この第２のｐ型領域２３の底部は、ｎ型基板１１の上部表面（ｎ型基板１１と第１のｐ型層１２との境界部）から間隔を隔てて配置されている。第１のｎ型領域１５、第１のｐ型領域１６、第２のｎ型領域１７および第２のｐ型領域２３は、ＳｉＣ基板１０に対してイオン注入を実施することにより形成されたイオン注入領域である。

さらに、第１のｎ型領域１５、第１のｐ型領域１６、第２のｎ型領域１７および第２のｐ型領域２３の上部表面に接触するように、ソース電極１９、ゲート電極２１、ドレイン電極２２および電位保持電極２４がそれぞれ形成されている。ソース電極１９、ゲート電極２１、ドレイン電極２２および電位保持電極２４は、それぞれ第１のｎ型領域１５、第１のｐ型領域１６、第２のｎ型領域１７および第２のｐ型領域２３とオーミック接触可能な材料、たとえばＮｉＳｉ（ニッケルシリサイド）からなっている。

そして、電極であるソース電極１９、ゲート電極２１、ドレイン電極２２および電位保持電極２４と隣接する他の電極との間には、酸化膜１８が形成されている。より具体的には、絶縁膜としての酸化膜１８が、第２のｐ型層１４の上部表面１４Ａ、溝部３１の底壁３１Ａおよび側壁３１Ｂにおいて、ソース電極１９、ゲート電極２１、ドレイン電極２２および電位保持電極２４が形成されている領域以外の領域全体を覆うように形成されている。これにより、隣り合う電極の間が絶縁されている。

さらに、ソース電極１９、ゲート電極２１およびドレイン電極２２の上部表面に接触するように、ソース配線２５、ゲート配線２６およびドレイン配線２７がそれぞれ形成され、各電極と電気的に接続されている。ソース配線２５は、電位保持電極２４の上部表面にも接触し、電位保持電極２４とも電気的に接続されている。つまり、ソース配線２５は、ソース電極１９の上部表面上から電位保持電極２４の上部表面上にまで延在するように形成されており、これにより、電位保持電極２４は、ソース電極１９と同電位に保持されている。ソース配線２５、ゲート配線２６およびドレイン配線２７は、たとえばアルミニウム（Ａｌ）などの導電体から構成されている。

次に、ＪＦＥＴ１の動作について説明する。図１を参照して、ゲート電極２１の電圧が０Ｖの状態では、ｎ型層１３において、第１のｐ型領域１６と第２のｎ型領域１７とで挟まれた領域および当該挟まれた領域と第１のｐ型層１２とで挟まれた領域（ドリフト領域）、ならびに第１のｐ型領域１６と第１のｐ型層１２とで挟まれた領域（チャネル領域）は空乏化されておらず、第１のｎ型領域１５と第２のｎ型領域１７とはｎ型層１３を介して電気的に接続された状態となっている。そのため、第１のｎ型領域１５から第２のｎ型領域１７に向かって電子が移動することにより電流が流れる。

一方、ゲート電極２１に負の電圧を印加していくと、上述のチャネル領域およびドリフト領域の空乏化が進行し、第１のｎ型領域１５と第２のｎ型領域１７とは電気的に遮断された状態となる。そのため、第１のｎ型領域１５から第２のｎ型領域１７に向かって電子が移動することができず、電流は流れない。

次に、実施の形態１における半導体装置としてのＪＦＥＴ１の製造方法について説明する。図２は、本発明の一実施の形態である実施の形態１における半導体装置であるＪＦＥＴの製造方法の概略を示すフローチャートである。また、図３〜図１６は実施の形態１におけるＪＦＥＴの製造方法を説明するための概略断面図である。

図２を参照して、本実施の形態におけるＪＦＥＴ１の製造方法においては、まず、工程（Ｓ１０）として、基板準備工程が実施される。具体的には、工程（Ｓ１０）では、図３に示すように、高濃度のｎ型不純物を含むＳｉＣからなるｎ型基板１１が準備され、当該ｎ型基板１１の一方の主面上に、たとえば気相エピタキシャル成長によりＳｉＣからなる第１のｐ型層１２、ｎ型層１３および第２のｐ型層１４が順次形成される。気相エピタキシャル成長においては、たとえば材料ガスとしてシラン（ＳｉＨ_４）ガスおよびプロパン（Ｃ_３Ｈ_８）ガスを用い、キャリアガスとして水素（Ｈ_２）ガスを採用することができる。また、ｐ型層を形成するためのｐ型不純物源としては、たとえばジボラン（Ｂ_２Ｈ_６）やトリメチルアルミニウム（ＴＭＡ）を、ｎ型層を形成するためのｎ型不純物としては、たとえば窒素（Ｎ_２）を採用することができる。以上の手順により、ｎ型基板１１上に第１のｐ型層１２、ｎ型層１３および第２のｐ型層１４が形成された半導体基板としてのＳｉＣ基板１０が準備される。

次に、図２を参照して、工程（Ｓ２０）として、溝部形成工程が実施される。具体的には、工程（Ｓ２０）では、図４に示すように、第２のｐ型層１４の上部表面１４Ａから第２のｐ型層１４を貫通してｎ型層１３に至るように、溝部３１が形成される。溝部３１の形成は、たとえば所望の溝部３１の形成位置に開口を有するマスク層を第２のｐ型層１４の上部表面１４Ａ上に形成した後、ＳＦ_６ガスを用いたドライエッチングにより実施することができる。

次に、図２を参照して、工程（Ｓ３０）として、第１注入阻止層形成工程が実施される。具体的には、工程（Ｓ３０）では、図５に示すように、たとえばシリコン酸化膜であるＳｉＯ_２からなる第１注入阻止層３２が、溝部３１を充填するとともに、第２のｐ型層１４の上部表面１４Ａ上全体を覆うように形成される。第１注入阻止層３２の形成は、たとえばＣＶＤ法により実施することができる。また、第１注入阻止層３２の厚みは、たとえば２．５μｍ程度とすることができる。これにより、ＳｉＣ基板１０上に、イオンの注入を阻止する第１注入阻止層３２が形成される。なお、後述するように、第２注入阻止層としてＷ（タングステン）を採用する場合、第１注入阻止層３２の素材には、上記ＳｉＯ_２の他、ＳｉＯＮ、ＳｉＮなどを採用することができる。

次に、図２を参照して、工程（Ｓ４０）として、貫通孔形成工程が実施される。具体的には、工程（Ｓ４０）では、図６に示すように、第１注入阻止層３２に、第１のｎ型領域１５、第１のｐ型領域１６、第２のｎ型領域１７および第２のｐ型領域２３が形成されるべき領域（図１参照）に対応する位置に、貫通孔３２Ｂ、３２Ｃ、３２Ｄおよび３２Ａがそれぞれ形成される。貫通孔３２Ｂ、３２Ｃ、３２Ｄおよび３２Ａの形成は、たとえば以下のように実施することができる。

まず、工程（Ｓ３０）において形成された第１注入阻止層３２上にレジストを塗布し、露光および現像を実施することにより、所望の貫通孔３２Ｂ、３２Ｃ、３２Ｄおよび３２Ａに対応する位置に開口を有するレジスト層（マスク層）を形成する。そして、当該レジスト層をマスクとして用いて、たとえばエッチングガスとしてＣＦ_４（四フッ化炭素）およびＣＨＦ_３（三フッ化メタン）の混合ガスを用いたＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；反応性イオンエッチング）によりドライエッチングを実施し、貫通孔３２Ｂ、３２Ｃ、３２Ｄおよび３２Ａを形成する。そして、エッチング完了後、レジスト層を除去する。以上の手順により、第１注入阻止層３２に、第１のｎ型領域１５、第１のｐ型領域１６、第２のｎ型領域１７および第２のｐ型領域２３が形成されるべき領域に対応する位置において第２のｐ型層１４の上部表面１４Ａを露出させる、複数の貫通孔３２Ｂ、３２Ｃ、３２Ｄおよび３２Ａが形成される。

次に、図２を参照して、工程（Ｓ５０）として、第２注入阻止層形成工程が実施される。具体的には、工程（Ｓ５０）では、図７に示すように、貫通孔３２Ｂ、３２Ｃ、３２Ｄおよび３２Ａから露出する第２のｐ型層１４の上部表面１４Ａ上に、貫通孔３２Ｂ、３２Ｃ、３２Ｄおよび３２Ａを部分的に充填するように、Ｗ（タングステン）からなるＷ膜である第２注入阻止層３３が形成される。つまり、貫通孔３２Ｂ、３２Ｃ、３２Ｄおよび３２Ａから露出する第２のｐ型層１４の上部表面１４Ａ上には、第１注入阻止層３２の厚みより薄い第２注入阻止層３３が形成される。ここで、第２注入阻止層３３は、たとえばＣＶＤ法を採用することにより、貫通孔３２Ｂ、３２Ｃ、３２Ｄおよび３２Ａから露出する第２のｐ型層１４の上部表面１４Ａ上に、選択的に形成することができる。また、第２注入阻止層３３の厚みは、たとえば０．８μｍ程度とすることができる。以上の手順により、上記複数の貫通孔３２Ｂ、３２Ｃ、３２Ｄおよび３２Ａのすべてを閉じることによりイオンの注入を阻止する第２注入阻止層３３が形成される。

次に、図２を参照して、工程（Ｓ６０）として、第１貫通孔開放工程が実施される。具体的には、工程（Ｓ６０）では、図８に示すように、工程（Ｓ５０）において形成された上記複数の貫通孔３２Ｂ、３２Ｃ、３２Ｄおよび３２Ａを閉じる第２注入阻止層３３のうち、貫通孔３２Ｂおよび３２Ｄを閉じる第２注入阻止層３３が除去され、貫通孔３２Ｂおよび３２Ｄが開放される。第２注入阻止層３３の除去は、たとえば以下のように実施することができる。

まず、貫通孔３２Ｂ、３２Ｃ、３２Ｄおよび３２Ａを充填するとともに第１注入阻止層３２の上部表面全体を覆うように、レジストが塗布されてレジスト膜３４が形成される。その後、露光および現像を行なうことにより、平面的に見て貫通孔３２Ｂおよび３２Ｄ全体と重なり、貫通孔３２Ａおよび３２Ｃに重ならないように、レジスト膜３４に開口３４Ａが形成される。そして、当該開口３４Ａが形成されたレジスト膜３４がマスクとして用いられて、たとえばＳＦ_６をエッチングガスとして採用したドライエッチングにより、貫通孔３２Ｂおよび３２Ｄを閉じる第２注入阻止層３３が除去される。なお、エッチングガスとしては、Ｃｌ_２（塩素）、ＣＣｌ_４（四塩化炭素）、ＢＣｌ_３（三塩化硼素）などを採用してもよい。

次に、図２を参照して、工程（Ｓ７０）として、第１イオン注入工程が実施される。具体的には、工程（Ｓ７０）では、図８を参照して、上記工程（Ｓ６０）において用いられたレジスト膜３４が除去された後、図９に示すように、第１注入阻止層３２および第２注入阻止層３３がマスクとして用いられることにより、工程（Ｓ６０）において開放された貫通孔３２Ｂおよび３２Ｄを通して、ｎ型層１３および第２のｐ型層１４にイオン注入が実施される。注入されるイオン種は、たとえばＰ（リン）、Ｎ（窒素）、Ａｓ（砒素）などとすることができる。また、ドーズ量は、たとえば２×１０^１４ｃｍ^−２程度とすることができる。これにより、第２のｐ型層１４を貫通してｎ型層１３に至る第１のｎ型領域１５および第２のｎ型領域１７が形成される。

次に、図２を参照して、工程（Ｓ８０）として、第３注入阻止層形成工程が実施される。具体的には、工程（Ｓ８０）では、図１０に示すように、工程（Ｓ６０）において開放された貫通孔３２Ｂおよび３２Ｄから露出する第２のｐ型層１４の上部表面１４Ａ上に、貫通孔３２Ｂおよび３２Ｄを部分的に充填するように、ＷからなるＷ膜である第３注入阻止層３５が形成される。つまり、貫通孔３２Ｂおよび３２Ｄから露出する第２のｐ型層１４の上部表面１４Ａ上には、第１注入阻止層３２の厚みより薄い第３注入阻止層３５が形成される。

ここで、第３注入阻止層３５は、第２注入阻止層３３と同様に、たとえばＣＶＤ法を採用することにより、貫通孔３２Ｂおよび３２Ｄから露出する第２のｐ型層１４の上部表面１４Ａ上と、貫通孔３２Ａおよび３２Ｃ内の第２注入阻止層３３上とに選択的に形成することができる。また、第３注入阻止層３５の厚みは、たとえば０．８μｍ程度とすることができる。これにより、工程（Ｓ６０）において開放された貫通孔３２Ｂおよび３２Ｄを閉じることにより、イオンの注入を阻止する第３注入阻止層３５が形成される。なお、貫通孔３２Ａおよび３２Ｃ内においては、第３注入阻止層３５が第２注入阻止層３３上に積層して形成される。これらが後工程に悪影響を及ぼすことを回避するため、貫通孔３２Ａおよび３２Ｃ内における第３注入阻止層３５の厚みと第２注入阻止層３３の厚みとの合計値は、第１注入阻止層３２の厚みより薄いことが好ましい。

次に、図２を参照して、工程（Ｓ９０）として、第２貫通孔開放工程が実施される。具体的には、工程（Ｓ９０）では、図１０を参照して、工程（Ｓ５０）において形成された複数の貫通孔３２Ｂ、３２Ｃ、３２Ｄおよび３２Ａを閉じる第２注入阻止層３３のうち、貫通孔３２Ａおよび３２Ｃを閉じる第２注入阻止層３３と、工程（Ｓ８０）において形成された第３注入阻止層３５とが除去され、貫通孔３２Ａおよび３２Ｃが開放される。第２注入阻止層３３および第３注入阻止層３５の除去は、たとえば以下のように実施することができる。

まず、図１１を参照して、貫通孔３２Ｂ、３２Ｃ、３２Ｄおよび３２Ａを充填するとともに第１注入阻止層３２の上部表面全体を覆うように、レジストが塗布されてレジスト膜３４が形成される。その後、露光および現像を行なうことにより、平面的に見て貫通孔３２Ａおよび３２Ｃ全体と重なり、貫通孔３２Ｂおよび３２Ｄと重ならないように、レジスト膜３４に開口３４Ｂが形成される。そして、当該開口３４Ｂが形成されたレジスト膜３４がマスクとして用いられて、たとえばＳＦ_６をエッチングガスとして採用したドライエッチングにより、貫通孔３２Ａおよび３２Ｃを閉じる第２注入阻止層３３および第３注入阻止層３５が除去される。以上の手順により、工程（Ｓ４０）において形成された貫通孔３２Ｂ、３２Ｃ、３２Ｄおよび３２Ａのうち、工程（Ｓ６０）において開放された貫通孔３２Ｂおよび３２Ｄとは異なる貫通孔３２Ａおよび３２Ｃを閉じる第２注入阻止層３３および第３注入阻止層３５が除去される。

次に、図２を参照して、工程（Ｓ１００）として、第２イオン注入工程が実施される。具体的には、工程（Ｓ１００）では、図１１を参照して、上記工程（Ｓ９０）において用いられたレジスト膜３４が除去された後、図１２に示すように、第１注入阻止層３２および第３注入阻止層３５がマスクとして用いられることにより、工程（Ｓ９０）において開放された貫通孔３２Ａおよび３２Ｃを通して、第１のｐ型層１２、ｎ型層１３および第２のｐ型層１４にイオン注入が実施される。注入されるイオン種は、たとえばＡｌ、Ｂ（ホウ素）などとすることができる。また、ドーズ量は、たとえば３×１０^１４ｃｍ^−２程度とすることができる。これにより、第２のｐ型層１４を貫通してｎ型層１３に至る第１のｐ型領域１６、および溝部３１の底壁３１Ａからｎ型層１３を貫通し、第１のｐ型層１２に至る第２のｐ型領域２３が形成される。

次に、図２を参照して、工程（Ｓ１１０）として、活性化アニール工程が実施される。具体的には、工程（Ｓ１１０）では、図１２を参照して、まず上述のイオン注入に用いられた第１注入阻止層３２および第３注入阻止層３５が、たとえばＨＦ（フッ酸）およびＡＰＭ（Ａｍｍｏｎｉａ Ｐｅｒｏｘｉｄｅ Ｍｉｘｔｕｒｅ；アンモニア−過酸化水素水混合液）などにより除去されて、図１３に示すように、イオン注入が完了したＳｉＣ基板１０が完成する。その後、当該ＳｉＣ基板１０が、たとえばアルゴンなどの不活性ガス雰囲気中で１７００℃に加熱され、３０分間保持されることにより、活性化アニールが実施される。これにより、工程（Ｓ７０）および工程（Ｓ１００）においてＳｉＣ基板１０に導入されたＰ、Ａｌなどの不純物が活性化し、ｎ型不純物あるいはｐ型不純物として機能することが可能となる。

次に、図２を参照して、工程（Ｓ１２０）として、酸化膜形成工程が実施される。具体的には、工程（Ｓ１２０）では、図１３を参照して、工程（Ｓ１１０）が実施されたＳｉＣ基板１０が、たとえば熱酸化されることにより、図１４に示すように、第２のｐ型層１４の上部表面１４Ａと、溝部３１の底壁３１Ａおよび側壁３１Ｂを覆う絶縁膜としての酸化膜１８（フィールド酸化膜）が形成される。酸化膜１８の厚みは、たとえば０．１μｍ程度である。

次に、図２を参照して、工程（Ｓ１３０）として、電極形成工程が実施される。具体的には、工程（Ｓ１３０）では、図１を参照して、第１のｎ型領域１５、第１のｐ型領域１６、第２のｎ型領域１７および第２のｐ型領域２３の上部表面に接触するように、たとえばＮｉＳｉからなるソース電極１９、ゲート電極２１、ドレイン電極２２および電位保持電極２４が形成される。ソース電極１９、ゲート電極２１、ドレイン電極２２および電位保持電極２４は、たとえば以下のように形成することができる。

まず、図１５を参照して、溝部３１を充填するとともに第２のｐ型層１４の上部表面１４Ａ全体を覆うように、レジストが塗布されてレジスト膜３４が形成される。その後、露光および現像が実施されることにより、第２のｐ型層１４の上部表面１４Ａおよび溝部３１の底壁３１Ａにおいて、第１のｎ型領域１５、第１のｐ型領域１６、第２のｎ型領域１７および第２のｐ型領域２３が形成されている領域に応じた開口３４Ｃが形成される。そして、当該開口３４Ｃが形成されたレジスト膜３４がマスクとして用いられて、たとえばＲＩＥにより、第１のｎ型領域１５、第１のｐ型領域１６、第２のｎ型領域１７および第２のｐ型領域２３上の酸化膜１８が除去される。

その後、たとえばＮｉ（ニッケル）が蒸着されることにより、酸化膜１８から露出した第１のｎ型領域１５、第１のｐ型領域１６、第２のｎ型領域１７および第２のｐ型領域２３上、およびレジスト膜３４上にニッケル層２９が形成される。さらに、レジスト膜３４が除去されることにより、レジスト膜３４上のニッケル層２９が除去（リフトオフ）されて、酸化膜１８から露出した第１のｎ型領域１５、第１のｐ型領域１６、第２のｎ型領域１７および第２のｐ型領域２３上にニッケル層２９が残存する。そして、上記手順が完了したＳｉＣ基板１０が、たとえば１０００℃に加熱されることにより、ニッケル層２９がシリサイド化する。これにより、図１６に示すように、第１のｎ型領域１５、第１のｐ型領域１６、第２のｎ型領域１７および第２のｐ型領域２３にオーミック接触可能なＮｉＳｉからなるソース電極１９、ゲート電極２１、ドレイン電極２２および電位保持電極２４が形成される。

以上の手順により、工程（Ｓ７０）および（Ｓ１００）におけるイオン注入により形成されたイオン注入領域である第１のｎ型領域１５、第１のｐ型領域１６、第２のｎ型領域１７および第２のｐ型領域２３に電気的にそれぞれ接続されるソース電極１９、ゲート電極２１、ドレイン電極２２および電位保持電極２４が、単一のマスク（開口３４Ｃが形成されたレジスト膜３４）を用いて同時に形成される。

次に、図２を参照して、工程（Ｓ１４０）として、配線形成工程が実施される。具体的には、工程（Ｓ１４０）では、図１を参照して、ソース電極１９、ゲート電極２１およびドレイン電極２２の上部表面にそれぞれ接触するソース配線２５、ゲート配線２６およびドレイン配線２７が形成される。ソース配線２５、ゲート配線２６およびドレイン配線２７は、たとえばソース配線２５、ゲート配線２６およびドレイン配線２７を形成すべき所望の領域に開口を有するレジスト層を形成し、Ａｌを蒸着した後、レジスト層とともにレジスト層上のＡｌを除去すること（リフトオフ）により形成することができる。

以上の工程により、本実施の形態におけるＪＦＥＴ１は完成する。ここで、上記本実施の形態における半導体装置としてのＪＦＥＴ１の製造方法においては、工程（Ｓ７０）と工程（Ｓ１００）とにおいてイオン注入が実施されて形成される第１のｎ型領域１５および第２のｎ型領域１７と第１のｐ型領域１６および第２のｐ型領域２３の形成位置が、別個の注入阻止層に形成された開口により規定されるのではなく、第１注入阻止層３２に形成される複数の貫通孔３２Ａ、３２Ｂ、３２Ｃおよび３２Ｄにより規定される。すなわち、本実施の形態における半導体装置の製造方法では、第１のｎ型領域１５および第２のｎ型領域１７と第１のｐ型領域１６および第２のｐ型領域２３とを形成するにあたり、別個の注入阻止層をそれぞれ作製するのではなく、単一の第１注入阻止層３２を作製した上で、これに形成された複数の貫通孔３２Ａ、３２Ｂ、３２Ｃおよび３２Ｄによって、第１のｎ型領域１５および第２のｎ型領域１７と第１のｐ型領域１６および第２のｐ型領域２３との形成位置が規定される。そのため、複数回の注入阻止層の作製および当該注入阻止層への開口形成において発生する誤差が累積しない。

より具体的には、図１を参照して、ＪＦＥＴ１のイオン注入領域において最も距離が近いのは、ゲート領域として機能する第１のｐ型領域１６とソース領域として機能する第１のｐ型領域１５であり、たとえばこの距離は０．５μｍとすることが求められる。これに対応して、図６を参照して、貫通孔３２Ｂと貫通孔３２Ｃとの距離は、０．５μｍとされる。そして、図８および図１１を参照して、貫通孔３２Ｂおよび３２Ｄあるいは貫通孔３２Ａおよび３２Ｃを開放する際におけるレジスト膜３４の開口３４Ａあるいは開口３４Ｂが、平面的に見て所望の貫通孔全体と重なり、かつ隣接する貫通孔と重ならないように形成されている限り、すなわち貫通孔３２Ｂと貫通孔３２Ｃとの距離である０．５μｍを超える位置あわせ誤差を含んで形成されない限り、当該位置あわせ誤差は累積されない。

以上のように、本実施の形態におけるＪＦＥＴの製造方法によれば、イオン注入領域の位置あわせ誤差を抑制することにより、特性の安定したＪＦＥＴを製造することができる。

（実施の形態２）
次に、本発明の実施の形態２における半導体装置としてのＪＦＥＴ１の製造方法について説明する。図１７は、本発明の一実施の形態である実施の形態２における半導体装置であるＪＦＥＴの製造方法の概略を示すフローチャートである。また、図１８〜図２０は実施の形態２におけるＪＦＥＴの製造方法を説明するための概略断面図である。

図２および図１７を参照して、実施の形態２におけるＪＦＥＴの製造方法と、上述した実施の形態１におけるＪＦＥＴの製造方法とは基本的に同様の構成を有している。しかし、実施の形態２では、工程（Ｓ２０）が実施された後、工程（Ｓ３０）が実施される前に、工程（Ｓ２００）として第１中間層形成工程が実施される点において、実施の形態１とは異なっている。

具体的には、図１７を参照して、実施の形態１と同様に工程（Ｓ１０）〜（Ｓ２０）が実施された後、工程（Ｓ２００）において、図１８に示すように、たとえばチタン（Ｔｉ）の単体からなる第１中間層４１が、第２のｐ型層１４の上部表面１４Ａおよび溝部３１の底壁３１Ａおよび側壁３１Ｂを覆うように形成される。そして、実施の形態１の場合と同様に工程（Ｓ３０）が実施されることにより、図１８に示すように、第１注入阻止層３２と第２のｐ型層１４の上部表面１４Ａおよび溝部３１の底壁３１Ａとの間に、たとえばエッチングガスとしてＣＦ_４およびＣＨＦ_３の混合ガスを用いたＲＩＥにおいて、エッチングレートの小さいＴｉからなる第１中間層４１が配置された状態となる。そのため、当該ＲＩＥにより貫通孔３２Ｂ、３２Ｃ、３２Ｄおよび３２Ａが形成される工程（Ｓ４０）において、図１９に示すように、エッチングストップ層として機能することができる。その結果、工程（Ｓ４０）におけるＳｉＣ基板１０の損傷を抑制することができる。

さらに、Ｔｉからなる第１中間層４１は、ＳｉＣとの密着性に優れている。そのため、図２０を参照して、工程（Ｓ５０）において、Ｗからなる第２注入阻止層３３とＳｉＣからなる第２のｐ型層１４の上部表面１４Ａおよび溝部３１の底壁３１Ａとが、第１中間層４１を介して密着可能であり、Ｗからなる注入阻止層によりイオン注入が一層有効に阻止される。

（実施の形態３）
次に、本発明の実施の形態３における半導体装置としてのＪＦＥＴ１の製造方法について説明する。図２１は、本発明の一実施の形態である実施の形態３における半導体装置であるＪＦＥＴの製造方法の概略を示すフローチャートである。また、図２２および図２３は、実施の形態３におけるＪＦＥＴの製造方法を説明するための概略断面図である。

図２および図２１を参照して、実施の形態３におけるＪＦＥＴの製造方法と、上述した実施の形態１におけるＪＦＥＴの製造方法とは基本的に同様の構成を有している。しかし、実施の形態３では、工程（Ｓ４０）が実施された後、工程（Ｓ５０）が実施される前に、工程（Ｓ３００）として第２中間層形成工程が実施される点において、実施の形態１とは異なっている。

具体的には、図２１を参照して、実施の形態１と同様に工程（Ｓ１０）〜（Ｓ４０）が実施された後、工程（Ｓ３００）において、図２２に示すように、たとえばチタン（Ｔｉ）の単体からなる第２中間層４２が、貫通孔３２Ａ、３２Ｂ、３２Ｃおよび３２Ｄの側壁と、貫通孔３２Ａ、３２Ｂ、３２Ｃおよび３２Ｄにおいて第１注入阻止層３２から露出する第２のｐ型層１４の上部表面１４Ａおよび溝部３１の底壁３１Ａとを覆うように形成される。第２中間層４２は、たとえば貫通孔３２Ａ、３２Ｂ、３２Ｃおよび３２Ｄの側壁と、貫通孔３２Ａ、３２Ｂ、３２Ｃおよび３２Ｄにおいて第１注入阻止層３２から露出する第２のｐ型層１４の上部表面１４Ａおよび溝部３１の底壁３１Ａとに、選択的に形成することができる。

ここで、Ｔｉからなる第２中間層４２は、ＳｉＣおよびＳｉＯ_２との密着性に優れている。そのため、図２３を参照して、工程（Ｓ５０）において第２注入阻止層３３が形成される際、当該第２注入阻止層３３が、貫通孔３２Ａ、３２Ｂ、３２Ｃおよび３２Ｄの側壁と、貫通孔３２Ａ、３２Ｂ、３２Ｃおよび３２Ｄにおいて第１注入阻止層３２から露出する第２のｐ型層１４の上部表面１４Ａおよび溝部３１の底壁３１Ａとに対して、第２中間層４２を介して密着することが可能となる。その結果、Ｗからなる第２注入阻止層３３により、イオン注入が一層有効に阻止される。

なお、上記実施の形態２および３においては、第１中間層形成工程および第２中間層形成工程のいずれか一方のみが実施される場合について説明したが、本発明の半導体装置の製造方法はこれに限られず、第１中間層形成工程および第２中間層形成工程の両方が実施されてもよい。また、上記実施の形態２および３においては、第１中間層４１および第２中間層４２の素材としてＴｉが採用される場合について説明したが、第１中間層４１および第２中間層４２の素材は、タンタルの単体、あるいはチタンまたはタンタルの少なくともいずれか一方を含有する化合物であってもよい。ここで、チタンまたはタンタルの少なくともいずれか一方を含有する化合物としては、たとえばＴｉ、ＴｉＮ、Ｔａ、ＴａＮなどを挙げることができる。

また、上記実施の形態においては、本発明の第１注入阻止層としてＳｉＯ_２を採用し、かつ第２注入阻止層および第３注入阻止層としてＷを採用する場合について説明したが、第１注入阻止層と第２注入阻止層および第３注入阻止層との組み合わせは、第１注入阻止層の貫通孔を閉じる第２注入阻止層や第３注入阻止層を、たとえばエッチングにより除去する際に、第１注入阻止層に比べて第２注入阻止層および第３注入阻止層を高いエッチングレートで除去可能なものであればよい。具体的には、たとえば第１注入阻止層に対する第２注入阻止層および第３注入阻止層の選択比が３以上であればよく、上記の組み合わせの他、たとえば第１注入阻止層としてＳｉＮを採用した場合、第２注入阻止層および第３注入阻止層としてＷなどを採用することができる。

また、上記実施の形態においては、本発明の半導体装置の製造方法により製造される半導体装置としてＪＦＥＴを例示して説明したが、本発明の半導体装置の製造方法により製造可能な半導体装置はこれに限られない。本発明の半導体装置の製造方法は、異なった条件で複数のイオン注入領域を形成する必要のある半導体装置の製造方法に好適であって、種々の半導体装置の製造に適用することができる。

今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。

本発明の半導体装置の製造方法は、半導体基板にイオン注入を実施する工程を備えた半導体装置の製造方法に、特に有利に適用され得る。

実施の形態１における半導体装置としての接合型電界効果トランジスタの構成を示す概略断面図である。 実施の形態１における半導体装置であるＪＦＥＴの製造方法の概略を示すフローチャートである。 実施の形態１におけるＪＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＪＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＪＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＪＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＪＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＪＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＪＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＪＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＪＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＪＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＪＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＪＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＪＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＪＦＥＴの製造方法を説明するための概略断面図である。 実施の形態２における半導体装置であるＪＦＥＴの製造方法の概略を示すフローチャートである。 実施の形態２におけるＪＦＥＴの製造方法を説明するための概略断面図である。 実施の形態２におけるＪＦＥＴの製造方法を説明するための概略断面図である。 実施の形態２におけるＪＦＥＴの製造方法を説明するための概略断面図である。 実施の形態３における半導体装置であるＪＦＥＴの製造方法の概略を示すフローチャートである。 実施の形態３におけるＪＦＥＴの製造方法を説明するための概略断面図である。 実施の形態３におけるＪＦＥＴの製造方法を説明するための概略断面図である。

符号の説明

１ ＪＦＥＴ、１０ ＳｉＣ基板、１１ ｎ型基板、１２ 第１のｐ型層、１３ ｎ型層、１４ 第２のｐ型層、１４Ａ 上部表面、１５ 第１のｎ型領域、１６ 第１のｐ型領域、１７ 第２のｎ型領域、１８ 酸化膜、１９ ソース電極、２１ ゲート電極、２２ ドレイン電極、２３ 第２のｐ型領域、２４ 電位保持電極、２５ ソース配線、２６ ゲート配線、２７ ドレイン配線、２９ ニッケル層、３１ 溝部、３１Ａ 底壁、３１Ｂ 側壁、３２ 第１注入阻止層、３２Ａ，３２Ｂ，３２Ｃ，３２Ｄ 貫通孔、３４ レジスト膜、３４Ａ，３４Ｂ，３４Ｃ 開口、３５ 第３注入阻止層、４１ 第１中間層、４２ 第２中間層。

Claims (16)

1. 半導体基板を準備する工程と、
   前記半導体基板上に、イオンの注入を阻止する第１注入阻止層を形成する工程と、
   前記第１注入阻止層に複数の貫通孔を形成する工程と、
   前記複数の貫通孔を閉じることによりイオンの注入を阻止する第２注入阻止層を形成する工程と、
   前記複数の貫通孔のうち少なくとも１つの貫通孔を閉じる前記第２注入阻止層を除去する工程と、
   前記少なくとも１つの貫通孔を通して、前記半導体基板に対して第１のイオン注入を実施する工程と、
   前記少なくとも１つの貫通孔を閉じることによりイオンの注入を阻止する第３注入阻止層を形成する工程と、
   前記複数の貫通孔のうち、前記少なくとも１つの貫通孔とは異なる他の少なくとも１つの貫通孔を閉じる前記第２注入阻止層を除去する工程と、
   前記他の少なくとも１つの貫通孔を通して、前記半導体基板に対して第２のイオン注入を実施する工程とを備えた、半導体装置の製造方法。
2. 前記第２注入阻止層は、タングステンからなるタングステン膜である、請求項１に記載の半導体装置の製造方法。
3. 前記第３注入阻止層は、タングステンからなるタングステン膜である、請求項１または２に記載の半導体装置の製造方法。
4. 前記タングステン膜の厚みは０．４μｍ以上２μｍ以下であり、前記第１注入阻止層の厚みより薄い、請求項２または３に記載の半導体装置の製造方法。
5. 前記タングステン膜はＣＶＤ法により形成される、請求項２〜４のいずれか１項に記載の半導体装置の製造方法。
6. 前記第１注入阻止層は、シリコン酸化膜、シリコン窒化膜およびシリコン酸窒化膜からなる群から選択される少なくとも１つから構成される、請求項２〜５のいずれか１項に記載の半導体装置の製造方法。
7. 前記第１注入阻止層の厚みは１μｍ以上５μｍ以下である、請求項６に記載の半導体装置の製造方法。
8. 前記第２注入阻止層を除去する工程では、六フッ化硫黄および塩素のうち少なくとも一方を含むガスを用いたエッチングにより、前記第２注入阻止層が除去される、請求項６または７に記載の半導体装置の製造方法。
9. 前記半導体基板を準備する工程よりも後であって、前記第１注入阻止層を形成する工程よりも前に、前記半導体基板上に、チタンの単体、タンタルの単体およびチタンまたはタンタルの少なくともいずれか一方を含有する化合物からなる群から選択される少なくともいずれか１つを含む第１中間層を形成する工程をさらに備えた、請求項１〜８のいずれか１項に記載の半導体装置の製造方法。
10. 前記第１中間層の厚みは、５ｎｍ以上１００ｎｍ以下である、請求項９に記載の半導体装置の製造方法。
11. 前記貫通孔を形成する工程よりも後であって、前記第２注入阻止層を形成する工程よりも前に、前記貫通孔の側壁および前記貫通孔において前記第１注入阻止層から露出する前記半導体基板上に、チタンの単体、タンタルの単体およびチタンまたはタンタルの少なくともいずれか一方を含有する化合物からなる群から選択される少なくともいずれか１つを含む第２中間層を形成する工程をさらに備えた、請求項１〜１０のいずれか１項に記載の半導体装置の製造方法。
12. 前記第２中間層の厚みは、５ｎｍ以上１００ｎｍ以下である、請求項１１に記載の半導体装置の製造方法。
13. 前記第２中間層は、ＣＶＤ法により形成される、請求項１１または１２に記載の半導体装置の製造方法。
14. 前記第２のイオン注入を実施する工程よりも後に、前記第１のイオン注入および前記第２のイオン注入により形成された複数のイオン注入領域に電気的に接続される複数の電極が同時に形成される工程をさらに備えた、請求項１〜１３のいずれか１項に記載の半導体装置の製造方法。
15. 前記電極は、ニッケルおよびニッケルを含有する化合物の少なくともいずれか一方を含む、請求項１４に記載の半導体装置の製造方法。
16. 前記第１のイオン注入および前記第２のイオン注入が実施される前記半導体基板の領域は炭化珪素からなっている、請求項１〜１５のいずれか１項に記載の半導体装置の製造方法。

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