TW202002302A - 半導體結構 - Google Patents

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金志昀
林衍廷
戴榮吉
李健瑋
丁姮彣
劉威民
李彥儒
宋學昌
鄭培仁
李啟弘
徐梓翔
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台灣積體電路製造股份有限公司
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Abstract

一實施例為半導體結構。半導體結構包括基板。鰭狀物位於基板上。鰭狀物包括矽鍺。界面層位於鰭狀物上。界面層厚度大於0nm且小於或等於約4nm。源極/汲極區位於界面層上。源極/汲極區包含矽鍺。

Description

半導體結構
本發明實施例關於形成界面層於鰭狀場效電晶體的鰭狀物與磊晶的源極/汲極區之間。
隨著半導體產業進展至奈米技術節點，以求更高的裝置密度、更高效能、與更低成本時，來自製作與設計問題的挑戰造成三維設計(如鰭狀場效電晶體)的發展。鰭狀場效電晶體通常包含高寬比高的半導體鰭狀物，而通道區與源極/汲極區形成其中。沿著鰭狀結構的側壁與上側形成(如包覆鰭狀結構)的閘極，其優點為增加通道表面積，可產生更快、更可信、與更佳控制的半導體電晶體裝置。然而隨著尺寸縮小，此作法存在新的挑戰。
本發明一實施例提供之半導體結構，包括：基板；鰭狀物，位於基板上，且鰭狀物包括矽鍺並具有多個凹陷部份；界面層，位於鰭狀物的凹陷部份上，且界面層的厚度介於約1nm至約4nm之間；以及源極/汲極區，位於界面層上，且源極/汲極區包括矽鍺。
本發明一實施例提供半導體裝置的形成方法，包括形成鰭狀物於基板上；形成閘極結構於鰭狀物上；形成凹陷於與閘極結構相鄰的鰭狀物中；形成界面層於凹陷中，且界面層包括矽鍺；以及磊晶成長磊晶的源極/汲極區於界面層上。
本發明一實施例提供半導體結構，包括基板；鰭狀物，位於基板上；第一界面層，位於鰭狀物的第一部份上；第二界面層，位於鰭狀物的第二部份上，且第一界面層與第二界面層的高度之變異在5nm以內；第一源極/汲極區，位於第一界面層上；以及第二源極/汲極區，位於第二界面層上。
下述內容提供的不同實施例或實例可實施本發明的不同結構。特定構件與排列的實施例係用以簡化本發明而非侷限本發明。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸，或兩者之間隔有其他額外構件而非直接接觸。此外，本揭露之多種例子中可重複標號，但這些重複僅用以簡化與清楚說明，不代表不同實施例及/或設置之間具有相同標號之單元之間具有相同的對應關係。
此外，空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。元件亦可轉動90°或其他角度，因此方向性用語僅用以說明圖示中的方向。
本發明實施例一般關於形成界面層於鰭狀場效電晶體的鰭狀物與磊晶的源極/汲極區之間。舉例來說，鰭狀物可具有凹陷形成其中，並可沿著凹陷表面形成界面層，再形成磊晶的源極/汲極區於界面層上。在這些實施例中，界面層在鰭狀場效電晶體裝置的形成階段時，可抑制其形成的表面雜質效應。在這些實施例中，界面層可增進鰭狀場效電晶體裝置的鰭狀物之凹陷中的磊晶的源極/汲極區其成長一致性。
鰭狀物的圖案化方法可為任何合適方法。舉例來說，可採用一或多道光微影製程(如雙重圖案化或多重圖案化製程)，以圖案化鰭狀物。一般而言，雙重圖案化或多重圖案化製程結合光微影與自對準製程，其產生的圖案間距可小於採用單一直接的的光微影製程所得的圖案間距。舉例來說，一實施例形犧牲層於基板上，並採用光微影製程圖案化犧牲層。採用自對準製程，沿著圖案化犧牲層的側部形成間隔物。接著移除犧牲層，而保留的間隔物之後可用於圖案化鰭狀物。
前述內容廣泛地概述本發明的一些實施例。此處所述的一些實施例內容為鰭狀場效電晶體。此處所述的一些實施例內容為置換閘極製程。一些實施例可實施於其他製程及/或其他裝置中。舉例來說，其他製程的例子可包含閘極優先製程，而其他裝置的例子包含水平全繞式閘極場效電晶體、垂直全繞式閘極場效電晶體、奈米線通道場效電晶體、或其他裝置。方法與結構的例子之一些變化將描述如下。本技術領域中具有通常知識者應理解，其他調整可視作其他實施例的範疇。雖然以特定順序描述實施例的方法，但其他實施例可由任何邏輯性的順序進行方法，且可比此處所述的方法包含更多或更少的步驟。
圖1係一些實施例中，形成半導體裝置如鰭狀場效電晶體結構的方法10之流程圖。方法10搭配圖2A與2B至圖8A與8B說明。圖2A與2B至圖8A與8B係一些實施例中，形成半導體裝置的製程的中間階段中，個別的中間半導體結構30之剖視圖與透視圖。
圖2A與2B係一些實施例中的半導體基板60。半導體基板60可為或包含半導體基體基板、絕緣層上半導體基板、或類似物，其可摻雜(比如摻雜p型或n型摻質)或未摻雜。在一些實施例中，半導體基板60的半導體材料可包含半導體元素如矽或鍺、半導體化合物、半導體合金、或上述之組合。
在圖2A與2B所示的實施例中，半導體基板60可為矽晶圓，其具有佈植或摻雜n型摻質的區域，以形成n型井62。半導體基板60的其他區域可佈植或摻雜p型摻質，以形成p型井(未圖示)。在這些實施例中，p型鰭狀場效電晶體裝置或p型金氧半裝置形成於n型井62上。n型井62中的n型摻質濃度可介於約5´1016 cm-3 至約1´1019 cm-3 之間。在這些實施例中，磊晶層64可由磊晶成長法沉積於n型井62上。在這些實施例中，磊晶層64為矽鍺層，其鍺原子%含量介於約5%至約40%之間。在其他實施例中，磊晶層64為矽鍺層，其鍺原子%含量介於約40%至約80%之間。磊晶層64亦可包含組成漸變的層狀物，其元素(如鍺)含量沿著磊晶層64的深度變化。沉積磊晶層64所用的沉積方法包含化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、超真空化學氣相沉積、遠端電漿化學氣相沉積、氣相磊晶、分子束磊晶、任何其他合適的沉積製程、或任何上述之組合。
如圖3A至3C所示，方法10的步驟12形成鰭狀物74於磊晶層64與半導體基板60 (如n型井62)中。鰭狀物74的形成方法可為蝕刻溝槽穿過磊晶層64至半導體基板60中，比如至n型井62中。舉例來說，溝槽的形成方法可採用合適的光微影與蝕刻製程。接著形成隔離區78，其各自位於對應的溝槽中。隔離區78可包含或可為絕緣材料如氧化物(例如氧化矽)、氮化物、類似物、或上述之組合。可由任何可接受的沉積製程沉積絕緣材料，並可採用可接受的蝕刻製程使絕緣材料凹陷，以形成隔離區78。鰭狀物74自相鄰的隔離區78之間凸起，因此至少部份地界定鰭狀物74為半導體基板60上的主動區。
在一些實施例中，除了自磊晶層64形成鰭狀物74之外，亦可蝕刻溝槽至半導體基板60中以形成鰭狀物74，如前所述。因此鰭狀物74可與半導體基板具有相同材料。在這些實施例中，半導體基板60為矽晶圓，而鰭狀物74亦為矽。在一些後續圖式中通常具有鰭狀物74，而圖式可包含或省略磊晶層64。
本技術領域中具有通常知識者應理解，上述製程僅為如何形成鰭狀物74的一例。在其他實施例中，可形成介電層於半導體基板60的上表面上，可蝕刻溝槽穿過介電層、可磊晶成長磊晶結構(如同質磊晶結構或異質磊晶結構)於溝槽中、且可使介電層凹陷，讓磊晶結構自介電層凸起以形成鰭狀物。這些製程所形成的鰭狀物具有的結構，通常與圖示的結構類似。
如圖3A至3C所示，方法10的步驟14形成虛置閘極結構85於鰭狀物74上。虛置閘極結構85位於鰭狀物74上，其橫向延伸的方向垂直於鰭狀物74。每一虛置閘極結構85包含介電層80、虛置閘極層82、與遮罩84。虛置閘極結構85所用的介電層、虛置閘極層82、與遮罩84之形成方法，可為依序形成個別的層狀物(比如採用合適的沉積製程)，接著圖案化這些層狀物為虛置閘極結構85 (比如採用合適的光微影與蝕刻製程)。舉例來說，介電層80可包含或可為氧化矽、氮化矽、類似物、或上述之多層。虛置閘極層82可包含或可為矽(如多晶矽)或另一材料。遮罩84可包含或可為氮化矽、氮氧化矽、碳氮化矽、類似物、或上述之組合。
圖3C係形成虛置閘極結構85之後的中間結構其三維圖。鰭狀物74形成於半導體基板60上，且鰭狀物74各自由相鄰的隔離區78之間向上凸起。在每一虛置閘極結構85中，介電層80沿著鰭狀物74的側壁並位於鰭狀物74的上表面上、虛置閘極層82位於介電層80上、且遮罩84位於虛置閘極層82上。源極/汲極區54a、54b、54c、54d、54e、與54f位於相對於虛置閘極結構85之兩側上的鰭狀物74之個別區域中。
圖3C亦顯示圖式所用的參考剖面。剖面A-A沿著鰭狀物74中的通道區，其位於兩側的源極/汲極區54a、54b、與54c之間。剖面B-B垂直於剖面A-A，並越過相鄰的鰭狀物74之源極/汲極區54a與源極/汲極區54d。圖式末尾為「A」者指的是對應剖面A-A的多種製程例子之剖視圖，而圖式末尾為「B」者指的是對應剖面B-B的多種製程例子之剖視圖。為了易於描繪圖式，一些圖式可省略一些構件或結構的標號，以避免擋住其他構件或結構。
在一些實施例中，在形成虛置閘極結構85之後，可形成輕摻雜汲極區(未圖示)於鰭狀物74中。舉例來說，可採用虛置閘極結構85作為遮罩，以將摻質佈植至鰭狀物74中。舉例來說，輕摻雜汲極區所用的摻質例子可包含或可為硼(用於p型裝置)或磷或砷(用於n型裝置)，但可採用其他摻質。輕摻雜汲極區的摻質濃度可介於約1015 cm-3 至約1017 cm-3 之間。
如圖4A與4B所示，閘極間隔物86沿著虛置閘極結構85的側壁(比如介電層80、虛置閘極層82、與遮罩84的側壁)形成，並形成於鰭狀物74上。閘極間隔物86的形成方法可為順應性地沉積閘極間隔物86所用的一或多層(比如採用合適的沉積製程)，且非等向蝕刻一或多層以形成閘極間隔物86 (比如採用合適的蝕刻製程)。閘極間隔物86可包含或可為氮化矽、氮氧化矽、碳氮化矽、類似物、上述之多層、或上述之組合。
如圖4A與4B所示，方法10的步驟16形成凹陷90於鰭狀物74中。如圖所示，凹陷90形成於虛置閘極結構85之兩側上的鰭狀物74中。凹陷90的形成方法可為蝕刻製程。蝕刻製程可為等向或非等向，或者對半導體基板60及/或磊晶層64的一或多個結晶平面具有選擇性。因此凹陷可具有多種剖視輪廓，端視實施的蝕刻製程而定。蝕刻製程可為乾蝕刻，比如採用製程氣體的電漿蝕刻，且製程氣體包含但不限於四氟化碳、氯氣、三氟化氮、或六氟化硫。
如圖5A與5B所示，方法10的步驟18形成界面層92於鰭狀物74中的個別凹陷90之表面上。界面層92可包含或可為矽鍺(Six Ge1-x ，且x可介於近似0至1之間)。在這些實施例中，界面層92包含矽鍺，其矽原子%含量大於或等於約90% (比如介於約90%至約99.9%之間)，且其鍺原子%含量小於或等於約10% (比如介於約0.1%至約10%之間)。在這些實施例中，界面層92的沉積厚度92T介於約1nm至約10nm之間。在這些實施例中，界面層92的沉積厚度92T介於約1nm至約4nm之間。在這些實施例中，第一界面層92A形成於鰭狀物74的第一部份上(比如第一凹陷90A中)，而第二界面層92B形成於鰭狀物74的第二部份上(比如第二凹陷90B中)。第一界面層92A與第二界面層92B具有高度92H。界面介電層92的高度92H，係由鰭狀物74之凹陷90中的界面層92之上表面的最低點所定義。在這些實施例中，第一界面層92A的高度92H與第二界面層92B的高度92H的變異小於或等於約5nm，比如大於0nm且小於或等於約5nm。
界面層92的形成方法可為磊晶成長材料於凹陷90中，而磊晶成長方法可為低壓化學氣相沉積、遠端電漿化學氣相沉積、有機金屬化學氣相沉積、分子束磊晶、液相磊晶、氣相磊晶、選擇性磊晶成長、類似方法、或上述之組合。
在一例中，矽鍺界面層所用的成長製程包含在約500℃至約800℃之間的溫度下進行磊晶成長製程。磊晶成長製程的壓力可介於約1Torr至約100Torr之間。製程氣體可包含氯化氫、矽烷、二氯矽烷、鍺烷、氫氣、氮氣、載氣、其他矽前驅物、其他鍺前驅物、其他蝕刻氣體、其他載氣、或上述之組合。
在這些實施例中，界面層92在形成半導體結構結構30之多種階段時，有助於抑制形成於鰭狀物74之上或之中的表面雜質的效應。界面層92有助於覆蓋雜質，並有助於避免雜質進入下方層，或避免下方層向外擴散。舉例來說，雜質可為形成鰭狀物74之凹陷90的步驟16之蝕刻製程，所造成及保留的氯、氧、碳、氟、及/或矽物種。舉例來說，鹵素雜質可能來自於乾蝕刻製程中採用的蝕刻氣體，比如四氟化碳、氯氣、三氟化氮、或六氟化硫等蝕刻氣體。矽雜質可能來自於包含矽鍺或矽的磊晶層64中的矽。氧雜質可能來自於部份蝕刻含氧化矽的隔離區78。碳雜質可能來自於光阻或半導體結構30之其他層所殘留的碳材。
界面層92的組成除非在申請專利範圍中具體說明，否则不受任何理論束縛。界面層92包含高含量的矽，其矽原子%含量大於或等於約90% (例如介於約90%至約99.9%之間)，有助於抑制表面雜質的效應並降低粗糙度。在這些實施例中，在形成界面層92時採用高比例的矽前驅物如矽烷，有助於揮發或移除雜質。在這些實施例中，形成界面層92時的大量矽前驅物(如矽烷)有助於覆蓋或包覆雜質於界面層92中。界面層92有助於收集雜質，因此雜質殘留於界面層92中而非源極/汲極區中。源極/汲極區中的雜質可能破壞磊晶成長，並造成源極/汲極區的成長不一致。若界面層92的厚度小於1nm，表面雜質可能仍殘留在鰭狀物74上，或者界面層92可能未完全覆蓋表面雜質。若界面層92的厚度大於5nm，則在界面層92上的磊晶成長所形成的源極/汲極區中，會造成不想要的晶格錯位於磊晶的源極/汲極區中。磊晶的源極/汲極區中的晶格錯位可能造成不想要的結果，比如轉移至應變通道裝置之通道的應力較低，其可降低裝置效能。
在這些實施例中，界面層92有助於降低鰭狀物74之凹陷90的表面粗糙度。鰭狀物74的凹陷90之表面粗糙度可大於約2.5nm RMS。在這些實施例中，界面層92的表面粗糙度小於或等於約2nm RMS，比如介於約0.1nm RMS至約2nm RMS之間。在這些實施例中，平滑的界面層92有助於形成其上之磊晶的源極/汲極區之磊晶成長一致。在這些實施例中，平滑的界面層92有助於降低磊晶的源極/汲極區中的結晶錯位，造成磊晶的源極/汲極區的導電性增加及/或磊晶的源極/汲極區的黏著性增加。在這些實施例中，平滑的界面層92有助於降低磊晶的源極/汲極區中的結晶錯位，造成虛置閘極結構85下的鰭狀物74所形成的通道其應變性質增加。舉例來說，磊晶的源極/汲極區(如矽鍺的源極/汲極區)可誘導應變於通道中，以增加半導體裝置效能。在這些實施例中，平滑的界面層92有助於磊晶的源極/汲極區的橫向成長與垂直成長一致，因此可控制磊晶的源極/汲極區的形狀。在這些實施例中，平滑的界面層92有助於磊晶的源極/汲極區的成長一致，以達尺寸與形狀一致。磊晶的源極/汲極區之尺寸與形狀一致，有助於形成一致的多個接點至個別的磊晶的源極/汲極區。
如圖6A與6B所示，方法10的步驟20形成磊晶的源極/汲極區94於界面層92上。磊晶的源極/汲極區94可包含或可為矽鍺(Six Ge1-x ，且x可介於0至1之間)、碳化矽、磷化矽、碳磷化矽、鍺、III-V族半導體化合物、II-VI族半導體化合物、或類似物。
在這些實施例中，磊晶的源極/汲極區94包含矽鍺，界面層92包含矽鍺，且鰭狀物74 (如磊晶層64)包含矽鍺。在這些實施例中，磊晶的源極/汲極區94包含矽鍺，其鍺原子%含量大於或等於約25% (比如介於約25%至約70%之間)；界面層92包含矽鍺，其矽原子%含量大於或等於約90% (比如介於約90%至約99.9%之間)；而鰭狀物74 (如磊晶層64)包含矽鍺，其鍺原子%含量大於或等於約5% (比如介於約5%至約40%之間)。在這些實施例中，矽鍺的源極/汲極區94的鍺原子%含量為約20%，或大於矽鍺的鰭狀物74之鍺原子%含量。
在一些例子中，亦可摻雜磊晶的源極/汲極區94，比如在磊晶成長源極/汲極區94時的原位摻雜，及/或在磊晶成長後佈植摻質至磊晶的源極/汲極區94中。舉例來說，磊晶的源極/汲極區94的摻質例子可包含或可為硼(用於p型裝置)或磷或砷(用於n型裝置)，但可採用其他摻質。磊晶的源極/汲極區94 (或其他源極/汲極區)的摻質濃度可介於約1019 cm-3 至約1021 cm-3 之間。源極/汲極區可由摻雜(比如佈質及/或磊晶成長時的原位摻雜，若適當的話)及/或磊晶成長界定(若適當的話)，其可進一步界定主動區，即界定源極/汲極區處。
在這些實施例中，磊晶的源極/汲極區94可包含多層。在這些例子中，磊晶的源極/汲極區94包含第一層L1、第二層L2、與第三層L3。在這些實施例中，磊晶的源極/汲極區包含矽鍺的第一層、矽鍺的第二層、與矽鍺的第三層，其中每一層的鍺原子%含量及/或摻質濃度不同。在這些實施例中，磊晶的源極/汲極區94包含矽鍺的第一層、矽鍺的第二層、與蓋層材料的第三層。蓋層材料可為或包含矽或其他合適材料。在這些實施例中，蓋層材料有助於保護下方的矽鍺免於環境影響(如氧化與濕氣)。蓋層亦可與金屬形成較佳的歐姆接點，以與磊晶的源極/汲極區94產生電性接觸。在這些實施例中，蓋層材料有助於保護下方的矽鍺免於鍺脫氣。
雖然圖式中磊晶的源極/汲極區94為三層，但磊晶的源極/汲極區94並不限於這些層狀物。在其他實施例中，磊晶的源極/汲極區94可包含一層、兩層、或更多層。在其他實施例中，磊晶的源極/汲極區94可包含額外的層狀物(如額外的中間層或額外的外側層)。
如圖6B所示，兩個磊晶的源極/汲極區94形成成合併的源極/汲極區。在其他實施例中，磊晶的源極/汲極區94可形成未合併之摻雜的源極/汲極區。磊晶的源極/汲極區94可成長為其他形狀，其取決於凹陷90的下表面，及/或取決於界面層92上之磊晶的源極/汲極區94之磊晶成長的橫向與垂直成長。
磊晶的源極/汲極區94可形成於界面層92上，其形成方法可為磊晶成長材料於凹陷90中，比如低壓化學氣相沉積、遠端電漿化學氣相沉積、有機金屬化學氣相沉積、分子束磊晶、液相磊晶、氣相磊晶、選擇性磊晶成長、類似方法、或上述之組合。如圖6A與6B所示，由於隔離區78的阻擋，先垂直成長磊晶的源極/汲極區94於凹陷90中，此時不水平成長磊晶的源極/汲極區94。在完全填滿凹陷90之後，可垂直與水平成長磊晶的源極/汲極區94以形成晶面，其對應半導體基板60的結晶平面。在一些例子中，用於p型裝置與n型裝置之磊晶的源極/汲極區所用的材料不同。在凹陷或磊晶成長時採用合適遮罩，可在不同裝置中採用不同材料。
在這些實施例中，第一界面層92A與第二界面層92B可具有高度92H，其變異小於或等於約5nm。高度92H的變異小於或等於約5nm，有助於磊晶成長源極/汲極區94A與94B於界面層92上，其高度94H的變異介於約0nm至約10nm之間。舉例來說，形成於第一界面層92A上的第一源極/汲極區94A之高度94H，與形成於第二界面層92B上的第二源極/汲極區94B之高度94H實質上一致。源極/汲極區94的高度94H，係由源極/汲極區94之上表面的最高點所定義。
圖6C係一些實施例中，穿過鰭狀物74、界面層92、源極/汲極區94、並回穿界面層92與鰭狀物74之方向98 (如圖6A所示)，其鍺原子%含量之圖式200。界面層92的鍺原子%含量，低於與界面層92相鄰之源極/汲極區94以及鰭狀物74之鍺原子%含量。源極/汲極區94的鍺原子%含量，高於鄰接界面層92之鰭狀物74之鍺原子%含量。
圖6D係一些實施例中，穿過源極/汲極區94的第三層L3、第二層L2、與第一層L1以及界面層92至鰭狀物74之方向99 (如圖6A所示)，其鍺原子%含量之圖式300。界面層92的鍺原子%含量，低於源極/汲極區94之第一層L1以及與界面層92相鄰之鰭狀物74的鍺原子%含量。源極/汲極區94的第一層L1之鍺原子%含量，高於界面層92鄰接的鰭狀物74之鍺原子%含量。源極/汲極區94的第三層L3之鍺原子%含量，低於源極/汲極區94的第二層L2之鍺原子%含量，但高於源極/汲極區94的第一層L1之鍺原子%含量。
如圖7A與7B所示，形成接點蝕刻停止層96，並形成第一層間介電層100於接點蝕刻停止層96上。一般而言，在形成接點或通孔時，接點蝕刻停止層可提供停止蝕刻製程的機制。接點蝕刻停止層的組成可為介電材料，其與相鄰的層狀物或構件具有不同的蝕刻選擇性。接點蝕刻停止層96可由合適的沉積製程沉積於磊晶的源極/汲極區94之表面、閘極間隔物86的側壁與上表面、以遮罩84的上表面、與隔離區78的上表面上。接點蝕刻停止層96可包含或可為氮化矽、碳氮化矽、碳氧化矽、氮化碳、類似物、或上述之組合。第一層間介電層可包含或可為氧化矽、低介電常數的介電材料(比如介電常數低於氧化矽的材料)、氮氧化矽、磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃、氟化矽酸鹽玻璃、有機矽酸鹽玻璃、碳氧化矽、旋轉塗佈玻璃、旋轉塗佈聚合物、碳矽材料、上述之化合物、上述之複合物、類似物、或上述之組合。在沉積第一層間介電層100之後，可由化學機械研磨等方法平坦化第一層間介電層100，其可自虛置閘極結構85移除遮罩84並露出虛置閘極層82。
如圖8A與8B所示的中間結構，可將虛置閘極結構85取代為個別的置換閘極結構，形成第二層間介電層130，並形成接點146A、146B、與146C。可採用合適的蝕刻製程移除虛置閘極結構85，以形成溝槽。溝槽可填有個別的置換閘極結構。置換閘極結構各自包含順應的閘極介電層112、視情況形成的金屬襯墊層114、與導電閘極充填層116。順應性的閘極介電層112、視情況形成的金屬襯墊層114、與導電閘極充填層116的沉積方法，可為合適的沉積技術。
閘極介電層112順應性地形成於溝槽中，比如沿著鰭狀物74的側壁與上表面與沿著閘極間隔物86的側壁。閘極介電層112可為氧化矽、氮化矽、高介電常數的介電材料、或上述之多層。高介電常數的介電材料如介電常數大於約7.0的介電物，可包含或可為鉿、鋁、鋯、鑭、鎂、鈦、釔、鈧、鎦、釓、鍶、鏑、鈣、釤、或上述之組合的金屬氧化物或矽酸鹽。
一或多個金屬襯墊層114可順應性地形成於閘極介電層112上。金屬襯墊層114可包含蓋層、阻障層、及/或功函數調整層。蓋層與阻障層可用於避免雜質擴散至下方層狀物，或由下方層狀物擴散出雜質。蓋層及/或阻障層可包含氮化鉭、氮化鈦、類似物、或上述之組合。可選擇功函數調整層以調整功函數值，以達欲形成的電晶體所需的臨界電壓。功函數調整層的例子包含鉭鋁、氮化鉭、碳化鉭鋁、碳化鉭、碳氮化鉭、氮化鉭矽、鈦、氮化鈦、氮化鈦鋁、銀、錳、鋯、釕、鉬、鋁、氮化鎢、鋯矽化物、鉬矽化物、鉭矽化物、鎳矽化物、其他合適的功函數材料、或上述之組合。
導電閘極充填層116形成於視情況形成的金屬襯墊層114 (若實施)及/或閘極介電層112上並填入溝槽。導電閘極充填層116可包括含金屬材料如鎢、鈷、釕、鋁、氮化鈦、氮化鉭、碳化鉭、氮化鈦鋁、碳化鈦鋁、氧化鈦鋁、上述之組合、上述之多層、或其他合適的導電材料。
可移除高於第一層間介電層100、接點蝕刻停止層96、與閘極間隔物86之上表面之導電閘極充填層116、視情況形成的金屬襯墊層114、與閘極介電層112所用之層狀物的部份，且移除方法可為平坦化製程如化學機械研磨製程。
第二層間介電層130形成於第一層間介電層100、置換閘極結構、閘極間隔物86、與接點蝕刻停止層96上。雖然未圖示，一些實施例可沉積蝕刻停止層於第一層間介電層100上，而第二層間介電層130可沉積於蝕刻停止層上。第二層間介電層130可包含或可為氧化矽、低介電常數的介電材料、氮氧化矽、磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃、有機矽酸鹽玻璃、碳氧化矽、旋轉塗佈玻璃、旋轉塗佈聚合物、碳矽材料、上述之化合物、上述之複合物、類似物、或上述之組合。第二層間介電層130的沉積方法可為任何可接受的沉積技術。
形成開口穿過第二層間介電層130、第一層間介電層100、與接點蝕刻停止層96至磊晶的源極/汲極區94，以露出磊晶的源極/汲極區94之至少部份。開口的形成方法可採用合適的光微影與一或多道蝕刻製程。接點146形成於開口中至磊晶的源極/汲極區94。接點146可包含充填金屬如鎢、鋁、鈷、釕、銅、或其他合適金屬。接點146亦可包含矽化物於個別的磊晶的源極/汲極區94上，以及阻障及/或黏著層於充填金屬與開口側壁之間。
可以理解的是，半導體裝置與形成方法亦可包含額外層狀物如光阻層、遮罩層、擴散阻障層、蓋層、矽化物區、蝕刻停止層、介電層、黏著層、與其他合適的層狀物。可以理解的是，基板可包含多個結構(如摻雜區或井、鰭狀物、源極/汲極區、隔離區、淺溝槽隔離結構、閘極結構、內連線襯墊、通孔、與其他合適結構)於基板之中及/或之上。在製作半導體裝置與積體電路時，可採用多個層狀物及/或結構。在此處所述的方法和圖式的步驟中，基板亦可包含形成於基板之中及/或之上的額外材料。半導體裝置與形成方法亦可包含額外製程，比如塗佈光阻(如旋轉塗佈)、軟烘烤、對準光罩、曝光、曝光後烘烤、顯影光阻、沖洗、乾燥、硬烘烤、偵測、蝕刻、平坦化、化學機械研磨、濕式清潔、灰化、及/或其他可行製程。雖然此處說明的源極/汲極區其製作方法採用凹陷的鰭狀物，但亦可形成源極/汲極區於未凹陷的鰭狀物上以製作源極/汲極區。
在這些實施例中，鰭狀場效電晶體裝置中的p型鰭狀場效電晶體形成於n型井上，及/或具有p型/p型摻雜之磊晶的源極/汲極區。可以理解的是，p型鰭狀場效電晶體裝置亦可與n型鰭狀場效電晶體裝置的形成方法整合在一起。
此處所述的實施例一般關於形成界面層，比如沿著鰭狀場效電晶體裝置的鰭狀物與磊晶的源極/汲極區之間的鰭狀物中的凹陷表面形成含矽鍺的界面層。在這些實施例中，界面層在鰭狀場效電晶體裝置的形成階段時，可抑制表面雜質的效應。在這些實施例中，界面層可增加鰭狀場效電晶體裝置的鰭狀物之個別凹陷中，磊晶的源極/汲極區之成長一致性。在這些實施例中，磊晶的源極/汲極區包含p型摻雜的矽鍺，以誘導應力於鰭狀物上的閘極結構所定義之通道區中。
一實施例為半導體結構。半導體結構包括基板。鰭狀物位於基板上。鰭狀物包括矽鍺並具有多個凹陷部份。界面層位於鰭狀物的凹陷部份上。界面層的厚度介於約1nm至約4nm之間。源極/汲極區位於界面層上。源極/汲極區包括矽鍺。
在一些實施例中，鰭狀物的鍺原子%含量介於約5%至約40%之間。
在一些實施例中，源極/汲極區的鍺原子%含量介於約25%至約70%之間。
在一些實施例中，源極/汲極區包括p型摻質。
在一些實施例中，界面層的表面粗糙度小於或等於約2nm RMS。
在一些實施例中，界面層包覆鰭狀物表面上的雜質。
在一些實施例中，界面層包括矽鍺。
在一些實施例中，界面層的矽原子%含量介於約90%至約99.9%之間。
一實施例為半導體裝置的形成方法。方法包括形成鰭狀物於基板上。形成閘極結構於鰭狀物上。形成凹陷於與閘極結構相鄰的鰭狀物中。形成界面層於凹陷中。界面層包括矽鍺。磊晶成長磊晶的源極/汲極區於界面層上。
在一些實施例中，界面層的矽原子%含量大於或等於約90%。
在一些實施例中，界面層的形成方法包括提供矽前驅物。
在一些實施例中，矽前驅物包括矽烷。
在一些實施例中，矽烷自鰭狀物表面揮發雜質。
在一些實施例中，界面層的表面粗糙度小於約2nm RMS，以用於磊晶成長源極/汲極區。
在一些實施例中，界面層包覆鰭狀物表面上的雜質。
一實施例為另一半導體結構。半導體結構包括基板。鰭狀物位於基板上。第一界面層，位於鰭狀物的第一部份上。第二界面層，位於鰭狀物的第二部份上。第一界面層與第二界面層的高度之變異在5nm以內。第一源極/汲極區，位於第一界面層上。第二源極/汲極區，位於第二界面層上。
在一些實施例中，第一界面層與第二界面層各自具有的厚度介於約1nm至約4nm之間。
在一些實施例中，第一界面層與第二界面層各自具有的矽原子%含量介於約90%至約99.9%之間。
在一些實施例中，鰭狀物的鍺原子%含量介於約5%至約40%之間。
在一些實施例中，第一源極/汲極區與第二源極/汲極區之高度的變異小於約10nm。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明。本技術領域中具有通常知識者應理解可採用本發明作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。
A-A、B-B‧‧‧剖面L1‧‧‧第一層L2‧‧‧第二層L3‧‧‧第三層10‧‧‧方法12、14、16、18、20‧‧‧步驟30‧‧‧半導體結構54a、54b、54c、54d、54e、54f、94、94A、94B‧‧‧源極/汲極區60‧‧‧半導體基板62‧‧‧n型井64‧‧‧磊晶層74‧‧‧鰭狀物78‧‧‧隔離區80‧‧‧介電層82‧‧‧虛置閘極層84‧‧‧遮罩85‧‧‧虛置閘極結構86‧‧‧閘極間隔物90‧‧‧凹陷90A‧‧‧第一凹陷90B‧‧‧第二凹陷92‧‧‧界面層92A‧‧‧第一界面層92B‧‧‧第二界面層92H、94H‧‧‧高度92T‧‧‧沉積厚度96‧‧‧接點蝕刻停止層98、99‧‧‧方向100‧‧‧第一層間介電層112‧‧‧閘極介電層114‧‧‧金屬襯墊層116‧‧‧導電閘極充填層130‧‧‧第二層間介電層146、146A、146B、146C‧‧‧接點200、300‧‧‧圖式
圖1係一些實施例中，形成半導體裝置如鰭狀場效電晶體結構的方法之流程圖。 圖2A至2B、3A至3C、4A與4B、5A與5B、6A與6B、7A與7B、及8A與8B顯示一些實施例中，形成半導體裝置的中間階段中的半導體裝置之個別中間結構的多種圖式。 圖6C與6D係一些實施例中，鰭狀物、界面層、與源極/汲極區的原子%含量之圖式。
L1‧‧‧第一層
L2‧‧‧第二層
L3‧‧‧第三層
30‧‧‧半導體結構
62‧‧‧n型井
64‧‧‧磊晶層
74‧‧‧鰭狀物
92‧‧‧界面層
94‧‧‧源極/汲極區

Claims (1)

  1. 一種半導體結構，包括： 一基板； 一鰭狀物，位於該基板上，且該鰭狀物包括矽鍺並具有多個凹陷部份； 一界面層，位於該鰭狀物的該些凹陷部份上，且該界面層的厚度介於約1nm至約4nm之間；以及 一源極/汲極區，位於該界面層上，且該源極/汲極區包括矽鍺。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11069784B2 (en) * 2019-05-17 2021-07-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US11575026B2 (en) * 2021-03-19 2023-02-07 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain structure for semiconductor device
US20220336640A1 (en) 2021-04-14 2022-10-20 Taiwan Semiconductor Manufacturing Co., Ltd. Undoped Region Under Source/Drain And Method Forming Same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8053299B2 (en) * 2009-04-17 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabrication of a FinFET element
US9117905B2 (en) * 2009-12-22 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method for incorporating impurity element in EPI silicon process
US8183104B2 (en) * 2010-07-07 2012-05-22 Hobbs Christopher C Method for dual-channel nanowire FET device
US8901537B2 (en) * 2010-12-21 2014-12-02 Intel Corporation Transistors with high concentration of boron doped germanium
US8823065B2 (en) * 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9196613B2 (en) * 2013-11-19 2015-11-24 International Business Machines Corporation Stress inducing contact metal in FinFET CMOS
US9543387B2 (en) * 2014-03-10 2017-01-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US9653461B2 (en) * 2014-03-28 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with low source/drain contact resistance
US9287357B2 (en) * 2014-06-16 2016-03-15 Samsung Electronics Co., Ltd. Integrated circuits with Si and non-Si nanosheet FET co-integration with low band-to-band tunneling and methods of fabricating the same
US10084063B2 (en) * 2014-06-23 2018-09-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US10263108B2 (en) * 2014-08-22 2019-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. Metal-insensitive epitaxy formation
KR102164721B1 (ko) * 2014-11-19 2020-10-13 삼성전자 주식회사 반도체 장치
KR102395073B1 (ko) * 2015-06-04 2022-05-10 삼성전자주식회사 반도체 소자
US9685439B1 (en) * 2016-05-02 2017-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

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