CN103688342A - 制造碳化硅半导体器件的方法 - Google Patents

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Abstract

制备具有表面（SO）的碳化硅衬底（90）。直接在碳化硅衬底（90）的表面（SO）上形成由第一材料制成的涂覆膜（50）。在涂覆膜（50）上形成由第二材料形成的掩膜层（31）。与第二材料相比，第一材料具有与碳化硅更高的粘附性。在该掩膜层（31）中形成第一开口（P1）。借助穿过掩膜层（31）中的第一开口（P1）并且也穿过涂覆膜（50）的离子束（J1），将用于提供第一导电类型的第一杂质离子注入到碳化硅衬底（90）。

Description

制造碳化硅半导体器件的方法
技术领域
本发明涉及一种制造碳化硅半导体器件的方法，并且特别地涉及具有注入杂质离子步骤的方法。
背景技术
近来已经开发了包括碳化硅（SiC）衬底的半导体器件（碳化硅半导体器件）。在制造半导体器件的方法中，杂质区应该选择性形成在碳化硅衬底中。因此，在将离子注入到碳化硅衬底中时，形成掩膜，用于限制要注入离子的区域。另外，可以在碳化硅衬底上形成用于调整注入深度的膜。
例如，根据日本专利特开No.2009-177102（PTL1），在SiC衬底的表面上形成由SiO2构成的离子注入掩膜。另外，在形成掩膜之后和注入离子之前，形成用于调整离子注入深度的膜。
引用列表
专利文献
PTL1:日本专利特开No.2009-177102
发明内容
技术问题
根据上述文献中描述的方法，由SiO2制成的掩膜趋向不利于从SiC衬底剥离。具体地，当加热SiC衬底时，很容易剥离，因此提供有掩膜的SiC衬底不能充分被加热。这种事实对制造碳化硅半导体器件的方法强加了限制。例如，在离子注入期间，SiC衬底不能被加热，并且在这种情况下，在SiC衬底中，归因于离子注入的晶体缺陷是可能的。
考虑到上述问题，提出了本发明，本发明的目的是提供一种制造碳化硅半导体器件的方法，其能够通过用于调整离子注入深度的膜来将杂质离子注入到碳化硅衬底中，并且抑制发生从碳化硅衬底剥离。
对问题的解决方案
根据本发明的制造碳化硅半导体器件的方法具有下面的步骤。制备具有表面的碳化硅衬底。在碳化硅衬底的表面上直接形成由第一材料制成的涂覆膜。在该涂覆膜上形成由第二材料制成的掩膜。与第二材料相比，第一材料与碳化硅的粘附性高。在掩膜层中形成第一开口。通过使用穿过掩膜层中的第一开口并穿过涂覆膜的离子束，将用于提供第一导电类型的第一杂质离子注入到碳化硅衬底中。
根据本发明，将第一杂质离子供应到碳化硅衬底中的离子束在它们到达碳化硅衬底之前穿过涂覆膜。由此，在相对浅位置被阻止前进的离子被注入到涂覆膜中，而在相对深位置被阻止前进的离子被注入到碳化硅衬底中。因此，注入分布中的浅位置是被涂覆膜占据的位置，而不是被碳化硅衬底占据的位置。因此，排除了注入分布的浅区域后的注入分布能够作为碳化硅衬底的杂质浓度分布。
另外，根据本发明，直接形成在碳化硅衬底上的是涂覆膜而不是掩膜层。因此，直接形成在碳化硅衬底上的材料可以是第一材料，而不是作为用于掩膜层的材料的第二材料，该第一材料是与第二材料相比与碳化硅的粘附性高的、用于涂覆膜的材料。由此，可以抑制发生从碳化硅衬底剥离。
在上述制造碳化硅半导体器件的方法中，在注入第一杂质离子的步骤中，可以加热碳化硅衬底。
由于形成在碳化硅衬底上的涂覆膜与碳化硅的粘附性高，所以即使加热碳化硅衬底，涂覆膜也不容易剥离。另外，通过加热该碳化硅衬底，可以抑制产生在离子注入时导致的晶体缺陷。
在上述制造碳化硅半导体器件的方法中，注入第一杂质离子的步骤可以在如下条件下执行：在碳化硅衬底的表面上，在厚度方向上的第一杂质离子的注入分布是平坦的。
由此，从碳化硅衬底的表面到其附近部分的第一杂质离子的浓度分布可以是平坦的。
在上述制造碳化硅半导体器件的方法中，在形成涂覆膜的步骤之后且在注入第一杂质离子步骤之前，可以在涂覆膜上形成第一阻挡膜，该第一阻挡膜由阻挡离子束的能力比第一材料高的材料制成。
由此，碳化硅衬底中第一杂质离子的浓度分布可以是离子注入的注入分布的一部分，以更宽范围排除了浓度突然增加的浅位置。
在上述制造碳化硅半导体器件的方法中，可以在形成第一开口的步骤之后执行形成第一阻挡膜的步骤。
由此，部分移除甚至涉及用于形成第一开口的工艺的第一阻挡膜也是不可能的。因此，离子注入期间第一阻挡膜的膜厚度是稳定的。
在上述制造碳化硅半导体器件的方法中，可以在形成掩膜层的步骤之前执行形成第一阻挡膜的步骤。在形成第一阻挡膜的步骤之后且在形成掩膜层的步骤之前，可以形成由与第二材料不同的材料制成的蚀刻停止层。
由此，蚀刻停止层可以用于停止在用于掩膜层中形成第一开口的蚀刻。
在上述制造碳化硅半导体器件的方法中，在形成第一开口的步骤中，在掩膜层中形成具有第一底表面和第一侧壁的第一开口。在注入第一杂质离子的步骤之后，通过在第一底表面和第一侧壁上形成间隔层，可以形成具有掩膜层和间隔层的掩膜部分。通过在第一开口中各向异性蚀刻间隔层，通过移除第一底表面上的间隔层并允许保留第一侧壁上的间隔层，可以在掩膜部分中形成具有第二底表面和第二侧壁的第二开口。通过使用穿过第二开口的离子束，可以将用于提供与第一导电类型不同的第二导电类型的第二杂质离子注入到碳化硅衬底中。
由此，可以以与注入第一杂质离子的区域自对准的方式形成注入第二杂质的区域。
在上述制造碳化硅半导体器件的方法中，在形成第二开口的步骤之后且在注入第二杂质离子的步骤之前，在第二开口的第二底表面上可以形成第二阻挡膜。
由此，碳化硅衬底中第二杂质离子的浓度分布可以是离子注入的注入分布的一部分，以更宽范围排除了浓度急剧增加的浅部分。
在上述制造碳化硅半导体器件的方法中，第二材料可以是氧化硅。第一材料可以是钛、多晶硅和氮化硅中的任何一种。
发明的有利效果
由以上说明清楚的是，根据本发明，可以通过用于调整离子注入深度的膜来将杂质离子注入到碳化硅衬底，并且可以抑制发生从碳化硅衬底的剥离。
附图说明
图1是示意性示出本发明的第一实施例中的碳化硅半导体器件的构造的部分截面图。
图2是示意性示出制造图1中碳化硅半导体器件的方法中的第一步骤的部分截面图。
图3是示意性示出制造图1中碳化硅半导体器件的方法中的第二步骤的部分截面图。
图4是示意性示出制造图1中碳化硅半导体器件的方法中的第三步骤的部分截面图。
图5是示意性示出制造图1中碳化硅半导体器件的方法中的第四步骤的部分截面图。
图6是示意性示出制造图1中碳化硅半导体器件的方法中的第五步骤的部分截面图。
图7是示意性示出制造图1中碳化硅半导体器件的方法中的第六步骤的部分截面图。
图8是示意性示出制造图1中碳化硅半导体器件的方法中的第七步骤的部分截面图。
图9是示意性示出制造图1中碳化硅半导体器件的方法中的第八步骤的部分截面图。
图10是示意性示出制造图1中碳化硅半导体器件的方法中的第九步骤的部分截面图。
图11是示意性示出制造图1中碳化硅半导体器件的方法中的第十步骤的部分截面图。
图12是示意性示出制造图1中碳化硅半导体器件的方法中的第十一步骤的部分截面图。
图13是示意性示出制造图1中碳化硅半导体器件的方法中的第十二步骤的部分截面图。
图14是示意性示出制造图1中碳化硅半导体器件的方法中的第十三步骤的部分截面图。
图15是示意性示出制造图1中碳化硅半导体器件的方法中的第十四步骤的部分截面图。
图16是示意性示出制造图1中碳化硅半导体器件的方法中的第十五步骤的部分截面图。
图17是示意性示出制造图1中碳化硅半导体器件的方法中的第十六步骤的部分截面图。
图18是示意性示出制造图1中碳化硅半导体器件的方法中的第十七步骤的部分截面图。
图19是示意性示出制造图1中碳化硅半导体器件的方法中的第十八步骤的部分截面图。
图20是示出在图8中的步骤中形成的注入分布的一个实例的曲线图。
图21是示意性示出用于制造本发明的第二实施例中的碳化硅半导体器件的方法中的一个步骤的部分截面图。
图22是示意性示出用于制造本发明的第三实施例中的碳化硅半导体器件的方法中的一个步骤的部分截面图。
图23是示意性示出用于制造本发明的第四实施例中的碳化硅半导体器件的方法中的一个步骤的部分截面图。
图24是示意性示出用于制造本发明的第五实施例中的碳化硅半导体器件的方法中的一个步骤的部分截面图。
图25是示意性示出用于制造本发明的第六实施例中的碳化硅半导体器件的方法中的一个步骤的部分截面图。
具体实施方式
在下文中将参考图描述本发明的实施例。
（第一实施例）
如图1所示，本实施例中的碳化硅半导体器件是MOSFET100，并且其具体是垂直型DiMOSFET（双注入MOSFET）。MOSFET100具有外延衬底90、氧化物膜126、源电极111、上源电极127、栅电极110和漏电极112。外延衬底90具有单晶衬底80、缓冲层121、击穿电压保持层122、p区123、n+区124和p+区125。MOSFET100的二维形状（从图1上方看时的形状）例如是具有长度不短于2mm的边的长方形或正方形。
单晶衬底80和缓冲层121每个都具有n导电类型。单晶衬底80优选由碳化硅构成。例如，缓冲层121中n型导电杂质的浓度是5×1017cm-3。另外，例如，缓冲层121具有0.5μm的厚度。
击穿电压保持层122形成在缓冲层121上，并且由具有n导电类型的碳化硅构成。例如，击穿电压保持层122具有10μm的厚度，并且n型导电杂质的浓度是5×1015cm-3。
在外延衬底90的表面SO上，以距彼此一定距离来形成多个具有p导电类型的p区123。另外，在SO表面上，形成n+区124，以位于每个p区123内部。而且，形成p+区125，以从表面SO穿透n+区124到达p区123。在表面SO中，p区123具有沟道区，该沟道区位于n+区124和击穿电压保持层122之间，并且利用栅电极110覆盖而使氧化物膜126介于其间。沟道区具有沟道长度CL。
在表面SO处的多个p区123之间暴露的击穿电压保持层122上，形成氧化物膜126。具体地，形成氧化物膜126，以从一个p区123中的n+区124延伸到p区123、在两个p区123之间暴露的击穿电压保持层122、另一个p区123和在该另一个p区123中的n+区124。栅电极110形成在氧化物膜126上。因此，氧化物膜126的其上形成了栅电极110的部分具有作为栅极绝缘膜的功能。另外，源电极111形成在n+区124和p+区125上。上源电极127形成在源电极111上。
现在将描述制造MOSFET100的方法。
如图2所示，制备具有表面SO的外延衬底90（碳化硅衬底）。具体地，在单晶衬底80的主面上形成缓冲层121，并且在缓冲层121上形成击穿电压保持层122。缓冲层121是由n导电类型的碳化硅构成的，并且例如具有0.5μm的厚度。另外，缓冲层121中的导电杂质浓度，例如，设定为5×1017cm-3。击穿电压保持层122，例如，具有10μm的厚度。此外，将击穿电压保持层122中的n型导电杂质的浓度设定为例如5×1015cm-3。
如图3所示，在外延衬底90的表面SO上直接形成涂覆膜50。作为用于涂覆膜50的材料（第一材料），选择与碳化硅的粘附性比用于将在后面描述的掩膜层31的材料（图4）（第二材料）高的材料。例如，可以通过在该碳化硅衬底上形成由某一材料制成的膜并检查在该膜和碳化硅衬底之间的粘合程度，来确定在这种材料和碳化硅衬底之间的粘合程度。对于粘附性的这种测试优选在使其上已经形成了该膜的碳化硅衬底经受热处理之后进行。用于热处理的温度优选地依据将提供有掩膜层31和涂覆膜50的外延衬底90所置于的最高温度来设定，并且例如，基于膜在作为离子注入期间的加热温度的500℃下是否剥离来确定可接受的粘附性。
优选地，用于涂覆膜50的材料（第一材料）是钛、多晶硅和氮化硅的任何一种。这些材料与碳化硅的粘附性比氧化硅高。例如，在利用钛的情况下，其厚度例如为80至300nm。另外，可以采用溅射作为形成涂覆膜的方法。在应当尽可能地避免外延衬底90的金属污染的情况下，用于涂覆膜50的材料优选是非金属的，例如，可以使用多晶硅或氮化硅。
如图4所示，在涂覆膜50上形成掩膜层31。优选地，用于掩膜层31的材料（第二材料）是氧化硅。例如，使用p-CVD（等离子体化学气相沉积）法，作为形成掩膜层31的方法。例如，掩膜层31具有0.1至2.5μm的厚度。
如图5所示，在掩膜层31上形成光致抗蚀剂图案40。该形成可以利用光刻实现。
如图6所示，利用光致抗蚀剂图案40作为掩膜，通过各向异性蚀刻E1来图案化掩膜层31。例如，可以通过主要利用包含CHF3和CF4的处理气体的RIE（反应离子蚀刻），来实现各向异性蚀刻。之后，移除剩余的光致抗蚀剂图案40。
如图7所示，作为上述蚀刻的结果，在掩膜层31中形成了具有侧壁S1（第一侧壁）和被侧壁围绕的底表面（第一底表面）的开口P1（第一开口）。
如图8所示，利用穿过掩膜层31中的开口P1并穿过涂覆膜50的离子束J1，将用于提供p型（第一导电类型）的第一杂质离子注入到外延衬底90中。第一杂质离子例如是铝（Al）离子或硼（B）离子。作为该离子注入的结果，在外延衬底90中，从表面SO到指定深度，形成具有p型的p区123。该离子注入可以通过称为多步骤注入的注入实现。同样，可以进行注入能量不同的多次离子注入。
图20示出了多步注入的实例，并且在该实例中，通过注入能量不同的4次注入（在图中用虚线示出了每个注入），形成注入分布PF。在注入分布PF的最浅部分（从横轴上的原点到其附近的部分的部分）中，观察到了杂质浓度突然增加，并且这部分的位置被涂覆膜50占据。在中间深度处，作为多步注入的结果，在注入分布PF中形成了平坦区FL。这里浓度分布“是平坦的”可以定义为在深度方向上在不小于0.05μm范围内杂质浓度的变化在±50%内。本实例中的杂质注入具有如下处理条件：使得从外延衬底90的表面SO形成平坦浓度分布。换句话说，在使得注入分布PF在表面SO处是平坦的条件下，进行离子注入。
优选地，在离子注入期间，加热外延衬底。为了充分抑制外延衬底90中出现晶体缺陷，加热温度优选地不低于400℃。另外，为了避免具有加热机制的离子注入设备的构造过于复杂，加热温度优选不高于600℃。具体地，加热温度大约是500℃。
如图9所示，通过在已经在其上提供了掩膜层31的涂覆膜50上沉积之后，在开口P1的侧壁S1和底表面上形成间隔层32。换句话说，形成具有掩膜层31和间隔层32的掩膜部分30。间隔层32覆盖开口P1中的侧壁S1和涂覆膜50。优选地，间隔层32由氧化硅制成。优选地，在形成间隔层32时，加热外延衬底90。该加热温度例如被设定为大约300至400℃。
如图10所示，通过各向异性蚀刻E2，蚀刻开口P1中的间隔层32。由此，移除了开口P1的底表面上的间隔层32，并允许保留侧壁S1上的间隔层32。利用与各向异性蚀刻E1（图6）相同的方法，执行各向异性蚀刻E2。
如图11所示，在上述步骤中，在掩膜部分30中形成了具有侧壁S2（第二侧壁）和由侧壁围绕的底表面（第二底表面）的开口P2（第二开口）。
如图12所示，利用穿过开口P2的离子束J2，将用于提供n型（与第一导电类型不同的第二导电类型）的第二杂质离子注入到外延衬底90中。第二杂质离子，例如是磷（P）离子。作为该离子注入的结果，在外延衬底90中从表面SO到指定深度，形成n+区124。优选地，像利用离子束J1的离子注入（图8）那样，加热外延衬底90。
进一步如图13所示，其后，移除掩膜部分30和涂覆膜50。例如，可以通过湿法蚀刻来实现该移除。
如图14所示，在表面SO上形成涂覆膜50a。与上述涂覆膜50相类似，形成涂覆膜50a。然后，在涂覆膜50a上形成掩膜层31a。与上述掩膜层31相类似，形成掩膜层31a。
如图15所示，在掩膜层31a中形成开口。利用穿过该开口的离子束J3，将提供p型（第一导电类型）的第三杂质离子注入到外延衬底90中。第三杂质离子例如是铝（Al）离子。优选地，像利用离子束J1的离子注入（图8）一样，加热外延衬底90。
如图16所示，通过上述离子注入，在外延衬底90中形成p+区125。
如图17所示，之后，移除掩膜层31a和涂覆膜50a。另外，执行活化退火处理。例如，在氩气氛中，在1700℃的加热温度下，执行退火30分钟。
如图18所示，在外延衬底90上形成将具有作为栅极绝缘膜功能的氧化物膜126。具体地，形成氧化物膜126，以覆盖击穿电压保持层122、p区123和n+区124。该形成可以通过干法氧化（热氧化）来进行。例如，干法氧化中的条件是：1200℃的加热温度和30分钟的加热时间段。
之后，执行氮化退火步骤。具体地，例如在一氧化氮（NO）气氛中进行退火处理。例如，该处理中的条件，例如是：1100℃的加热温度和120分钟的加热时间段。因此，氮原子被引入到击穿电压保持层122、p区123和n+区124和氧化物膜126中的每一个之间的界面附近。应该注意，在利用一氧化氮的该退火步骤之后，可以进一步执行利用作为惰性气体的氩（Ar）气的退火处理。该处理中的条件例如是：1100℃的加热温度和60分钟的加热时间。
如图19所示，如下形成源电极111。
利用光刻在氧化物膜126上形成具有图案的抗蚀剂膜。利用该抗蚀剂膜作为掩膜，蚀刻掉氧化物膜126位于n+区124和p+区125上的部分。由此，在氧化物膜126中形成开口。然后，在该开口中形成导电膜，以与n+区124和p+区125接触。然后，通过移除该抗蚀剂膜，移除（剥离）位于抗蚀剂膜上的那部分上述导电膜。该导电膜可以是金属膜，并且例如由镍（Ni）构成。作为该剥离的结果，形成了源电极111。
应该注意，这里优选地执行用于合金化的热处理。例如，在作为惰性气体的氩（Ar）气的气氛中，在950℃的加热温度下，执行热处理2分钟。
再次参考图1，在源电极111上形成上源电极127。另外，在氧化物膜126上形成栅电极110。而且，在单晶衬底80的背表面（图中的下表面）上形成漏电极112。
如上获得了MOSFET100（图1）。
根据本实施例，离子束J1（图8）在它们到达外延衬底90之前穿过涂覆膜50。即，要注入离子的对象包括涂覆膜50和外延衬底90，在相对浅位置被阻止前进的离子被注入到涂覆膜50中，并且在相对深位置被阻止前进的离子注入到被外延衬底90中。因此，形成在要注入离子的对象中的注入分布PF（图20）中的浅位置是被涂覆膜50占据的位置，而不是被外延衬底90占据的位置。由此，排除了注入分布的浅区域后的注入分布能够作为外延衬底90的杂质浓度分布。
另外，根据本实施例，直接形成在外延衬底90上的材料可以是用于涂覆膜50的材料，而不是用于掩膜层31的材料。那么，用于涂覆膜50的这种材料可以是与碳化硅的粘附性比用于掩膜层31的材料高的材料。由此，可以抑制发生从外延衬底90剥离。
而且，在离子注入期间，加热作为碳化硅衬底的外延衬底90。由于形成在外延衬底90上的涂覆膜50与碳化硅具有高粘附性，所以即使加热由碳化硅制成的外延衬底90，它也不可能剥离。由此，可以抑制发生从外延衬底90剥离。因此，通过加热该外延衬底90，可以抑制发生在离子注入时导致的晶体缺陷。
此外，在注入分布PF（图20）成为从外延衬底90的表面SO到其附近的部分的平坦区FL的条件下，进行通过利用离子束J1（图8）的离子注入。由此，从外延衬底90的表面SO到其附近的部分的浓度分布可以是平坦的。
当通过各向异性蚀刻E1图案化掩膜层31时（图6），由与掩膜层31的材料不同的材料制成的涂覆膜50可以用作蚀刻停止层。
在利用穿过开口P1的离子束J1离子注入之后，在开口P1的侧壁S1上形成间隔层32，使得形成了用于通过利用离子束J2的离子注入的掩膜部分30（图12）。由此，能够以与利用离子束J1形成的区域自对准的方式来形成通过利用离子束J2的离子注入形成的区域。
即使在形成间隔层32时加热外延衬底90的情况下，形成在外延衬底90上的涂覆膜50也具有与碳化硅的高粘附性，因此它不容易剥离。因此，可以抑制产生从外延衬底90剥离。
（第二实施例）
如图21所示，在本实施例中，在形成涂覆膜50之后和进行通过利用离子束J1的离子注入之前，形成由阻挡离子束的能力比用于涂覆膜50的材料高的材料制成的阻挡膜61a（第一阻挡膜）。具体地，在本实施例中，在形成开口P1之后，形成阻挡膜61a。用于阻挡膜61a的材料可以与用于掩膜层31的材料相同，例如，其是氧化硅。
由于除了上述之外的构造与上述第一实施例的构造基本相同，所以相同或对应的元素分配有相同的附图标记，并且将不再重复它们的描述。
根据本实施例，在离子束J1（图21）不仅穿过涂覆膜50而且穿过阻挡膜61a之后，它们到达外延衬底90。由此，注入分布PF中的浅位置（图20）（横坐标上靠近原点的部分）被跨更宽的范围除了外延衬底90之外的部分占据。因此，从外延衬底90的表面SO到其附近部分形成的浓度分布能够是注入分布PF的以更宽范围排除了在浅位置处的部分的部分。更具体地，从外延衬底90的表面到其附近部分形成的浓度分布可以是更平坦的。
另外，在形成开口P1之后，形成阻挡膜61a。由此，与用于形成开口P1的工艺部分相关地甚至移除阻挡膜61a是不可能的。因此，在离子注入期间，阻挡膜61a的膜厚度是稳定的。
（第三实施例）
如图22所示，在本实施例中，在形成掩膜层31之前，形成了阻挡膜61b（第一阻挡膜）。
由于除了上述之外的构造与上述第二实施例的构造基本相同，所以相同或对应的元素分配有相同的附图标记，并且将不再重复它们的描述。
根据本实施例，在离子束J1（图22）不仅穿过涂覆膜50而且穿过阻挡膜61b之后，它们到达外延衬底90。由此，注入分布PF（图20）中的浅位置（横坐标上靠近原点的部分）跨更宽范围地被除了外延衬底90之外的部分占据。因此，从外延衬底90的表面SO到其附近部分形成的浓度分布能够是注入分布PF的以更宽范围排除了在浅位置处的部分的部分。更具体地，从外延衬底90的表面到其附近部分形成的浓度分布可以是更平坦的。
（第四实施例）
如图23所示，在本实施例中，用于图案化掩膜层31的蚀刻在厚度方向上的中间位置停止，使得在开口P1的底表面上形成了阻挡膜61c（第一阻挡膜）。
由于除了上述之外的构造与上述第二实施例的构造基本相同，所以相同或对应的元素分配有相同的附图标记，并且将不再重复它们的描述。
根据本实施例，在离子束J1（图23）不仅穿过涂覆膜50而且穿过阻挡膜61c之后，它们到达外延衬底90。由此，注入分布PF（图20）中的浅位置（横坐标上靠近原点的部分）跨更宽范围地被除了外延衬底90之外的部分占据。因此，从外延衬底90的表面SO到其附近部分形成的浓度分布能够是注入分布PF的以更宽范围排除了在浅位置处的部分的部分。更具体地，从外延衬底90的表面到其附近部分形成的浓度分布可以是更平坦的。
（第五实施例）
如图24所示，在本实施例中，在形成阻挡膜61b之后和形成掩膜层31之前，形成由与掩膜层31的材料不同的材料制成的蚀刻停止层70。由此，蚀刻停止层70用于停止掩膜层31中形成开口P1的蚀刻。
由于除了上述之外的构造与上述第三实施例的构造基本相同，所以相同或对应的元素分配有相同的附图标记，并且将不再重复它们的描述。
根据本实施例，与用于阻挡膜61b的材料无关，在蚀刻掩膜层31期间使用蚀刻停止层70，使得掩膜层31可以被精确图案化。因此，阻挡膜61b的材料可以与掩膜层31的材料相同。
（第六实施例）
如图25所示，在本实施例中，在形成开口P2之后和进行利用离子束J2的离子注入之前，在开口P2的底表面上形成了阻挡膜62（第二阻挡膜）。具体地，在形成开口P2之后，沉积氧化硅，使得可以形成阻挡膜62。
由于除了上述之外的构造与上述第一实施例的构造基本相同，所以相同或对应的元素分配有相同的附图标记，并且将不再重复它们的描述。
根据本实施例，在离子束J2（图25）不仅穿过涂覆膜50而且通过阻挡膜62之后，它们到达外延衬底90。由此，注入分布中的浅位置跨更宽范围地被除了外延衬底90之外的部分占据。因此，从外延衬底90的表面SO到其附近部分形成的浓度分布能够是注入分布的以更宽范围排除了在浅位置处的部分的部分。更具体地，从外延衬底90的表面到其附近部分形成的浓度分布可以是更平坦的。
另外，在形成开口P2之后，形成了阻挡膜62。换句话说，当形成开口P2时，还没有形成阻挡膜62。因此，在形成开口P2时存在阻挡膜62不会成为问题。
虽然在上述每个实施例中已经描述了从外延衬底90（图20）的表面SO形成平坦浓度分布的情况，但是从表面SO形成的浓度分布并不限于平坦浓度分布，其可以是根据半导体器件设计的期望分布。
在上面每个实施例中，p型和n型可以互换。另外，在上述每个实施例中，虽然外延衬底90用作碳化硅衬底，但是可以使用碳化硅单晶衬底代替。
应该理解，这里公开的实施例在各个方面都是说明性的而非限制性的。本发明的范围由权利要求项来限定，而不是由上面的描述来限定，并且意图包括该范围内的任何修改和与权利要求项等效的意义。
附图标记列表
30掩膜部分；31掩膜层；32间隔层；50涂覆膜；61a至61c阻挡膜（第一阻挡膜）；62阻挡膜（第二阻挡膜）；70蚀刻停止层；80单晶衬底；90外延衬底（碳化硅衬底）；123p区；124n+区；125p+区；P1开口（第一开口）；P2开口（第二开口）；SO（表面）；S1侧壁（第一侧壁）；和S2侧壁（第二侧壁）。

Claims (10)

1.一种制造碳化硅半导体器件的方法，包括以下步骤：
制备具有表面（SO）的碳化硅衬底（90）；
直接在所述碳化硅衬底的所述表面上形成由第一材料制成的涂覆膜（50）；
在所述涂覆膜上形成由第二材料制成的掩膜层（31），所述第一材料与碳化硅的粘附性比所述第二材料与碳化硅的粘附性高；
在所述掩膜层中形成第一开口（P1）；以及
通过使用下述离子束（J1），将用于提供第一导电类型的第一杂质离子注入到所述碳化硅衬底中，其中，所述离子束穿过所述掩膜层中的所述第一开口并且穿过所述涂覆膜。
2.根据权利要求1所述的制造碳化硅半导体器件的方法，其中
注入第一杂质离子的所述步骤包括加热所述碳化硅衬底的步骤。
3.根据权利要求1或2所述的制造碳化硅半导体器件的方法，其中
注入第一杂质离子的所述步骤是在下述条件下进行的，所述条件使得在厚度方向上的所述第一杂质离子的浓度分布（PF）在所述碳化硅衬底的所述表面处是平坦的。
4.根据权利要求1至3中的任何一项所述的制造碳化硅半导体器件的方法，进一步包括：在形成涂覆膜的所述步骤之后且在注入第一杂质离子的所述步骤之前，在所述涂覆膜上形成第一阻挡膜（61a至61c）的步骤，所述第一阻挡膜由阻挡所述离子束的能力比所述第一材料高的材料制成。
5.根据权利要求4所述的制造碳化硅半导体器件的方法，其中
在形成第一开口的所述步骤之后，执行形成第一阻挡膜（61a）的所述步骤。
6.根据权利要求4所述的制造碳化硅半导体器件的方法，其中
在形成掩膜层的所述步骤之前，执行形成第一阻挡膜（61b）的所述步骤，并且
所述方法进一步包括：在形成第一阻挡膜的所述步骤之后且在形成掩膜层的所述步骤之前，形成由与所述第二材料不同的材料制成的蚀刻停止层（70）的步骤。
7.根据权利要求1至6中的任何一项所述的制造碳化硅半导体器件的方法，其中
在形成第一开口的所述步骤中，在所述掩膜层中形成具有第一底表面和第一侧壁（S1）的所述第一开口，并且
所述方法进一步包括以下步骤：
在注入第一杂质离子的所述步骤之后，通过在所述第一底表面和所述第一侧壁上形成间隔层（32），来形成具有所述掩膜层和所述间隔层的掩膜部分（30）；
通过利用各向异性地蚀刻所述第一开口中的所述间隔层，来移除所述第一底表面上的所述间隔层并允许保留所述第一侧壁上的所述间隔层，来在所述掩膜部分中形成具有第二底表面和第二侧壁（S2）的第二开口；以及
通过使用穿过所述第二开口的离子束（J2），将用于提供与所述第一导电类型不同的第二导电类型的第二杂质离子注入到所述碳化硅衬底中。
8.根据权利要求7所述的制造碳化硅半导体器件的方法，在形成第二开口的所述步骤之后且在注入第二杂质离子的所述步骤之前，进一步包括在所述第二开口的所述第二底表面上形成第二阻挡膜（62）的步骤。
9.根据权利要求1至8中的任何一项所述的制造碳化硅半导体器件的方法，其中
所述第二材料是氧化硅。
10.根据权利要求1至9中的任何一项所述的制造碳化硅半导体器件的方法，其中
所述第一材料是钛、多晶硅和氮化硅中的任何一种。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107578988A (zh) * 2017-09-13 2018-01-12 中国电子科技集团公司第十三研究所 碳化硅外延层钝化方法
CN109103077A (zh) * 2018-08-30 2018-12-28 深圳基本半导体有限公司 离子注入方法及掩膜层结构

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2780359A1 (en) * 2010-12-22 2012-06-22 Sumitomo Electric Industries, Ltd. Method of manufacturing silicon carbide semiconductor device
JP2014175470A (ja) 2013-03-08 2014-09-22 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法
JPWO2014203881A1 (ja) * 2013-06-21 2017-02-23 富士電機株式会社 炭化珪素半導体素子の製造方法
US10347489B2 (en) 2013-07-02 2019-07-09 General Electric Company Semiconductor devices and methods of manufacture
US9768259B2 (en) * 2013-07-26 2017-09-19 Cree, Inc. Controlled ion implantation into silicon carbide using channeling and devices fabricated using controlled ion implantation into silicon carbide using channeling
JP6330705B2 (ja) * 2015-03-24 2018-05-30 豊田合成株式会社 半導体装置およびその製造方法ならびに電力変換装置
JP6597215B2 (ja) * 2015-11-16 2019-10-30 富士電機株式会社 半導体装置の製造方法
DE102017100109A1 (de) 2017-01-04 2018-07-05 Infineon Technologies Ag Halbleitervorrichtung und verfahren zum herstellen derselben
JP2024041511A (ja) * 2022-09-14 2024-03-27 株式会社東芝 半導体装置及びその製造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50139669A (zh) * 1974-04-24 1975-11-08
CN1185654A (zh) * 1996-12-20 1998-06-24 现代电子产业株式会社 形成半导体装置金属布线的方法
JP2004297007A (ja) * 2003-03-28 2004-10-21 Shindengen Electric Mfg Co Ltd 炭化けい素半導体装置
JP2006066439A (ja) * 2004-08-24 2006-03-09 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2009194162A (ja) * 2008-02-14 2009-08-27 Sumitomo Electric Ind Ltd 半導体装置の製造方法
CN100543938C (zh) * 2005-08-02 2009-09-23 本田技研工业株式会社 离子注入掩模、碳化硅半导体器件及它们的制造方法
CN101960575A (zh) * 2008-12-16 2011-01-26 住友电气工业株式会社 半导体器件及其制造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6419772A (en) * 1987-07-15 1989-01-23 Nec Corp Manufacture of vertical mosfet
US5045345A (en) * 1989-10-31 1991-09-03 The United States Of America As Represented By The Secretary Of The Navy Energy beam treatment for improved adhesion of coatings to surfaces
WO2004097914A1 (ja) * 2003-04-25 2004-11-11 Sumitomo Electric Industries, Ltd. 半導体装置の製造方法
JP4842527B2 (ja) * 2004-08-24 2011-12-21 パナソニック株式会社 半導体装置の製造方法
DE102005052052B4 (de) * 2005-10-31 2008-02-07 Advanced Micro Devices, Inc., Sunnyvale Ätzstoppschicht für Metallisierungsschicht mit verbesserter Haftung, Ätzselektivität und Dichtigkeit und Verfahren zur Herstellung eines dielektrischen Schichtstapels
US7419892B2 (en) * 2005-12-13 2008-09-02 Cree, Inc. Semiconductor devices including implanted regions and protective layers and methods of forming the same
JP2007273588A (ja) * 2006-03-30 2007-10-18 Fujitsu Ltd 半導体装置の製造方法
KR101052036B1 (ko) * 2006-05-27 2011-07-26 한국수력원자력 주식회사 고온 내 부식성 향상을 위한 세라믹 코팅 및 이온빔 믹싱장치 및 이를 이용한 박막의 계면을 개질하는 방법
JP2009177102A (ja) 2008-01-28 2009-08-06 Nissan Motor Co Ltd 半導体装置の電極の製造方法
JP5567830B2 (ja) * 2009-12-22 2014-08-06 トヨタ自動車株式会社 半導体装置の製造方法
JP5601848B2 (ja) * 2010-02-09 2014-10-08 三菱電機株式会社 ＳｉＣ半導体装置の製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS50139669A (zh) * 1974-04-24 1975-11-08
CN1185654A (zh) * 1996-12-20 1998-06-24 现代电子产业株式会社 形成半导体装置金属布线的方法
JP2004297007A (ja) * 2003-03-28 2004-10-21 Shindengen Electric Mfg Co Ltd 炭化けい素半導体装置
JP2006066439A (ja) * 2004-08-24 2006-03-09 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
CN100543938C (zh) * 2005-08-02 2009-09-23 本田技研工业株式会社 离子注入掩模、碳化硅半导体器件及它们的制造方法
JP2009194162A (ja) * 2008-02-14 2009-08-27 Sumitomo Electric Ind Ltd 半導体装置の製造方法
CN101960575A (zh) * 2008-12-16 2011-01-26 住友电气工业株式会社 半导体器件及其制造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107578988A (zh) * 2017-09-13 2018-01-12 中国电子科技集团公司第十三研究所 碳化硅外延层钝化方法
CN107578988B (zh) * 2017-09-13 2019-11-19 中国电子科技集团公司第十三研究所 碳化硅外延层钝化方法
US11183385B2 (en) 2017-09-13 2021-11-23 The 13Th Research Institute Of China Electronics Method for passivating silicon carbide epitaxial layer
CN109103077A (zh) * 2018-08-30 2018-12-28 深圳基本半导体有限公司 离子注入方法及掩膜层结构

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WO2013027502A1 (ja) 2013-02-28
US20130045593A1 (en) 2013-02-21

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