JP2004297007A - 炭化けい素半導体装置 - Google Patents
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Abstract
【課題】簡易な工程において、順電圧が小さく、逆電流が少なく、高速性がよくしかも製造簡易なSiCの半導体装置を提供するものである。
【解決手段】第1導電型の第1の半導体層1の上に第1の半導体層1よりも低濃度の第1導電型の第2の半導体層2を形成した半導体基板において、第2の半導体層2表面より第2の半導体層2内部に複数の溝9が形成されており、隣合う前記溝9の間にある第2の半導体層2の表面より前記第2の半導体層2内部に第2の半導体層2より高濃度の第1導電型の不純物を有する第3の半導体層3が形成されており、第3の半導体層3より深く、溝9の深さより浅い位置に第2導電型の第4の半導体層4が形成されており、第3の半導体層3と第4の半導体層4が電気的に接続されてなる半導体装置である。本発明により、順電圧が小さく、逆電流が少なく、高速性がよく製造簡易なSiCの半導体装置を提供できる。
【選択図】 図1
【解決手段】第1導電型の第1の半導体層1の上に第1の半導体層1よりも低濃度の第1導電型の第2の半導体層2を形成した半導体基板において、第2の半導体層2表面より第2の半導体層2内部に複数の溝9が形成されており、隣合う前記溝9の間にある第2の半導体層2の表面より前記第2の半導体層2内部に第2の半導体層2より高濃度の第1導電型の不純物を有する第3の半導体層3が形成されており、第3の半導体層3より深く、溝9の深さより浅い位置に第2導電型の第4の半導体層4が形成されており、第3の半導体層3と第4の半導体層4が電気的に接続されてなる半導体装置である。本発明により、順電圧が小さく、逆電流が少なく、高速性がよく製造簡易なSiCの半導体装置を提供できる。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、炭化けい素半導体装置に関し、低い順電圧であり、且つ、少ない逆電流の特性を得るものである。
【0002】
【従来の技術】
整流動作をする半導体装置の損失を少なくするためにショットキー半導体装置が用いられることが多い。しかしながら、損失を更に少なくしようとして、順電圧を低くすると逆電流が増加し、また、逆電流を小さくしようとすれば、順電圧が大きくなってしまう。順電圧と逆電流は相反する関係にあり、損失改善には限界がある。ショットキー半導体装置に限らず、pn接合半導体装置においても同様な傾向にある。
【0003】
このため、順電流の通路を第3の別端子により制御する静電誘導型トランジスタ(SIT)などを用いることもあるが、第3の端子(ゲート端子あるいはベース端子)を駆動するのに複雑な回路が必要となる。このため、工夫をこらし2端子で動作させる静電誘導型の半導体装置などが開発されている。これら従来の例の半導体装置においては、製造容易なけい素(以下「Si」と称する)を利用することが多い。
【0004】
炭化けい素(以下「SiC」と称する)は広いバンドギャップ、高い最大電界強度を持つため、Siと比べてシリーズ抵抗分を小さくできる特色を持つ。このため、SiCは大電力、高耐圧の電力用デバイスへの応用が展開されている。しかしながら、Si半導体で開発されたこれらの構造、製造工程を、製造工程の難しいSiCに応用できない場合が多い。
【0005】
図3は従来の半導体装置の原理動作を説明するための図である。本構造は静電誘導型トランジスタ(SIT)の基本構造である。n型の第2の半導体層2を挟んで、下側にn+型の第1の半導体層1、上側にn+型の第3の半導体層3で構成されている。n+型の第1の半導体層1はドレイン電極12、上側のn+型の第3の半導体層3はソース電極11に接続されており、ソース電極11とドレイン電極12の間に電圧をかけることによって電流を流す。ソース電極11とドレイン電極12間には、ショットキー接合や、pn接合が存在しないため非常に小さい順電圧しか発生しない。
【0006】
n+型の第3の半導体層3とソース電極11の両脇にp+型の第2の半導体領域6があり、このp+型の第2の半導体領域6はゲート電極10につながっている。ゲート電極10に逆電圧をかけてp+型の第2の半導体領域6とn型の第2の半導体層2で形成されるpn接合から空乏層を発生させ、左右のp+型の第2の半導体領域6の間をこの空乏層で満たし、主電流を遮断する。従って、理想的な低い順電圧と高い逆電圧並びに少ない逆電流が得られことになる。
【0007】
損失の少ない静電誘導型トランジスタ(SIT)であっても、3端子では、先の述べたように使いにくい。このため、ソース電極11とゲート電極10を接続し、2端子で動作させる工夫が必要になる。
【0008】
静電誘導型トランジスタ(SIT)を利用した従来の半導体装置の第1の例 を説明する。図4は従来の半導体装置の第1の例を説明するための図である。図3におけるn+型の第3の半導体層3上にあるソース電極11とp+型の第2の半導体領域6の上にあるゲート電極10は図4においては第1の電極7でつながっていいる。即ち2端子の整流用の半導体装置となっている。図3のドレイン電極12に相当する図4の第2の電極8はカソード電極に相当し、第1の電極7はアノード電極に相当する(特許文献1参照。)
【0009】
従って、第1の電極7に正電圧をかけ第2の電極8を負電圧にした場合は順電流が第1の電極7から、第2の電極8に流れる。第2の電極8に正電圧をかけ第1の電極7を負電圧にした場合は、p+型の第2の半導体領域6とn型の第2の半導体層2の間にあるpn接合が逆バイアスされ、空乏層が十分広がれば、この半導体装置は逆阻止能力を持つことになる。
【0010】
通常の静電誘導型トランジスタ(SIT)ではp+型の第2の半導体領域6の間は、それほど狭くなく、零バイアスにおいてp+型の第2の半導体領域6の間は空乏化しておらず(ノーマリオン)、カソードからアノード方向に、即ち、半導体装置に対して逆方向に電圧印加した場合に大電流が流れてしまう。
【0011】
この従来の第1例の場合は、p+型の第2半導体領域6の間を零バイアスでも空乏化するに十分狭く(ノーマリオフ)することにより、整流動作が可能となる。しかし、順方向動作の場合、零バイアスでp+型の第2の半導体領域6の間は空乏層で閉じられており、アノード、カソード間(第1の電極7、第2の電極8間)に順電圧をかけると、p+型の第2半導体領域6とn型の第2の半導体層2のpn接合が順バイアスされ、空乏層が縮まる結果順電流が流れる。
【0012】
零バイアスでp+型の第2の半導体領域6の間を空乏化させるためにはp+型の第2の半導体領域6の間は非常に狭くしなければならず、小さい順電圧で、p+型の第2の半導体領域6の間の電流チャネルを開かせようとしてもわずかしか開けられない。p+型の第2の半導体領域6の間を若干広くして、順電圧を下げようとすると、逆阻止能力が下がって、逆電流も大きくなり実用的でない。この阻止特性は構造に非常に敏感で、安定してよい逆特性を得られない。
【0013】
静電誘導型トランジスタ(SIT)を利用した従来の半導体装置の第2の例 を説明する。図5は従来の半導体装置の第2の例を説明するための図である。図4との違いはp+型の第2の半導体領域6の間で、n+型の第3の半導体層3の下で、p+型の第2の半導体領域6の深さより浅い所に、p型の第4の半導体層4が配置されている点である(非特許文献1参照)。
【0014】
この構造であれば、p型の第4の半導体層4並びにその周辺のn型の第2の半導体層2は零バイアスでも空乏化しており、p+型の第2の半導体領域6の間は、この空乏層で閉じられている。従って、さらに逆バイアスがかかっても逆阻止できる。
【0015】
p型の第4の半導体層4の濃度を薄くし、しかも狭くすれば順電圧にほとんど影響を与えない。また、濃度が薄いため、少数キャリア(正孔)の注入もほとんどなく、順電圧が小さく、逆電流が少なく、周波数特性のよい半導体装置が得られる。
【0016】
本実施例の、p+型の第2の半導体領域6は第1の電極との接触をよくするために表面濃度が高く、深い拡散が必要になる。このため、拡散工程の困難なSiCでは生産に適しない。また、p+型の第2の半導体領域6とn型の第2の半導体層2との間にバイアスがかかるため、少数キャリアが注入され、半導体装置の高速性が損なわれる。
【0017】
【特許文献1】
特開昭58−60577号公報(第6頁、第11図)
【非特許文献1】
Azuma Shimizu et al., IEEE Trans. Electron Devices, Vol.45, No.2, pp.563−565(1998)
【0018】
【発明が解決しようとする課題】
本発明は上記問題を解決しようとするものであり、SiCにおいて順電圧が小さく、逆電流が少なく、高速性がよく、しかも製造簡易な半導体装置を提供するものである。
【0019】
【課題を解決するための手段】
上記問題を解決するため、請求項1記載の発明は、第1導電型の第1の半導体層と、前記第1の半導体層の主面上に形成された前記第1の半導体層よりも低濃度の不純物を有する第1導電型の第2の半導体層とからなる半導体基板において、前記第2の半導体層表面より第2の半導体層内部に複数の溝が形成されており、隣合う前記溝の間にある前記第2の半導体層の表面より前記第2の半導体層内部に前記第2の半導体層より高濃度の第1導電型の不純物を有する第3の半導体層が形成されており、前記第3の半導体層より深く、前記溝の深さより浅い位置に第2導電型の第4の半導体層が形成されており、第3の半導体層と第4の半導体層が電気的に接続されてなる半導体装置である。
請求項2記載の発明は、前記接続は、前記溝表面に露出されている第4の半導体層の表面を含む前記溝の表面と、前記第3の半導体層とに接する第1の電極層からなり、該第1の電極層は第2の半導体層との界面においてショットキー障壁を形成することを特徴とする請求項1記載の半導体装置である。
請求項3記載の発明は、第1導電型の第1の半導体層と、前記第1の半導体層の主面上に形成された前記第1の半導体層よりも低濃度の不純物を有する第1導電型の第2の半導体層とからなる半導体基板において、前記第2の半導体層表面より第2の半導体層内部に複数の溝が形成されており、隣合う前記溝の間にある前記第2の半導体層の表面より前記第2の半導体層内部に前記第2の半導体層より高濃度の第1導電型の不純物を有する第3の半導体層が形成されており、前記第3の半導体層より深く、前記溝の深さより浅い位置に第2導電型の第4の半導体層が形成されており、前記溝の表面に接し前記第2の半導体層内部に第2導電型の第1の半導体領域が形成されており、第3の半導体層と第4の半導体層と第1の半導体領域が電気的に接続されてなる半導体装置である。
請求項4記載の発明は、前記接続は、前記溝の表面と、前記第3の半導体層の表面とに接する第1の電極からなることを特徴とする請求項3記載の半導体装置である。
請求項5記載の発明は、前記半導体層と前記半導体領域が炭化けい素であることを特徴とする請求項1乃至請求項4に記載の半導体装置である。
【0020】
【発明の実施の形態】
以下、本発明の実施例を図面に基づいて説明する。図1は本発明の第1の実施例の構造を説明するための図である。本実施例においてはSiC半導体材料を用いた。
【0021】
本発明の構造はSiCのn+型の第1の半導体層1にSiCのn型の第2の半導体層2をエピタキシャル法により成長させたたSiC半導体基板を用いる。SiCのn+型の第1の半導体層1は比抵抗が0.03Ω−cm以下で厚さが300μmである。SiCのn型の第2の半導体層2は濃度が1×1016atom/cm3で厚さが10μmの低不純物濃度のエピタキシャル層である。
【0022】
SiCのn型の第2の半導体層2の表面から深さ2μmの位置に濃度が1×1017atom/cm3で半値幅が1μmのSiCのp型の第4の半導体層4をイオン注入法によって形成する。
【0023】
第1の電極層7とオーミック接触が取れるように、SiCのn型の第2の半導体層2の表面から拡散により、SiCのn+型の第3の半導体層3が形成される。燐を加速電圧30〜150KeVで1×1014atom/cm2程度のドーズ量で、SiCのn型の第2の半導体層2の表面から多段イオン注入する。第2の電極層8とオーミック接触が取れるように、SiCのn+型の第1の半導体層1の裏面にも燐を加速電圧30〜150KeVで1×1014atom/cm2程度のドーズ量で多段イオン注入する。各表面濃度は1×1019atom/cm3、接合深さは0.5μmとなる。
【0024】
この後、不純物を活性化するために、アルゴン雰囲気中で1700℃以上の温度で、10分間の熱処理を行う。
ここではイオン注入法を用いた作製手順を示したが、該当する構造を多層エピタキシャル成長法で形成してもよい。
【0025】
次にSiCのn型の第2の半導体層2の表面に形成されたSiCのn+型の第3の半導体層3の表面から、即ちSiCのn型の第2の半導体層2の表面から3.5μm、塩素系エッチングガスを用いた気相エッチング法によりエッチングすることにより、溝9を掘る。溝は櫛状であり、溝の間隔は3μm以下が望ましい。従来の例より広くてよい。
【0026】
SiCのn+型の第1の半導体層1の裏面に、蒸着法を用いて、ニッケルとSiを1:2の厚さに堆積し、第2の電極層8を形成する。
【0027】
n型の第2の半導体層2の表面に形成されたSiCのn+型の第3の半導体層3の表面、溝9の表面であるSiCのn型の第2の半導体層2と同表面に露出しているSiCのp型の第2の半導体層4にニッケルとSiを1:2の厚さに、蒸着法を用いて堆積し、第1の電極層7を形成する。
【0028】
SiCのn+型の第3の半導体層3、SiCのn+型の第1の半導体層1とのオーミック性をよくするためと、SiCのn型の第2の半導体層2と良好なショットキー障壁を形成するために、真空中800℃〜1200℃高温で熱処理する。
【0029】
逆方向の遮断特性は、溝9内のSiCのn型の第2の半導体層2と第1の電極層7によるショットキー障壁によりもたらされる。溝9の間のSiCのn型の第2の半導体層2の部分は、SiCのp型の第4の半導体層4とSiCのn型の第2の半導体層2のpn接合と溝9の表面のショットキー障壁より発生する横方向の空乏層によって、遮断され、小さい逆電圧でも、大きい逆電圧でも、逆電流は小さい。
【0030】
順方向においてはp型の第4の半導体層4の濃度を低くし、且つ、薄くしたので、この層は順電圧にほとんど影響を与えない。また、少数キャリア(正孔)の注入もほとんどおこらない。溝9における第1の電極層7によるショットキー障壁は、従来の例に見られるp+型の第2の半導体領域6のような少数キャリアの注入がなく、半導体装置の高周波特性がよい。
【0031】
順電圧、高周波特性がよい点について次のように推定される。本半導体装置は、SiCのn+型の第3の半導体層3がトランジスタのエミッタ層、低濃度の薄いSiCのP型の第2の半導体層4がベース層、SiCのn型の第2の半導体層2がコレクタ層に相当し、ベース層が非常に薄い理想的なトランジスタと考えられる。このため、従来のpn接合半導体装置やショットキー半導体装置のように順電圧が高くなく、注入も押さえられ、高周波特性がよいと考える。順電圧と逆電流の相反する関係が回避できる。
【0032】
ベース層が薄い構造だと、従来の第2の例ではここでパンチスルーが起こって、耐圧が出ないことになるが、本構造では、パンチスルーの起こりそうな高い電圧のときは、溝9内のショットキー障壁から溝の間のSiCのp型の第4の半導体層4を含むSiCのn型の第2の半導体層2に空乏層が広がり、この空乏層による遮断効果によって、耐圧も確保でき、逆電流も小さくなっていると考えられる。
【0033】
更に、本発明の第2の実施例を図面に基づいて説明する。図2は本発明の第2の実施例の構造を説明するための図である。
【0034】
本発明の構造は半導体基板として第1の実施例と同じく、SiCのn+型の第1の半導体層1にSiCのn型の第2の半導体層2をエピタキシャル法により成長させたSiC半導体基板を用いる。SiCのn+型の第1の半導体層1は比抵抗が0.03Ω−cm以下で厚さが300μmである。SiCのn型半導体層2は濃度が1×1016atom/cm3で厚さが10μmの低不純物のエピタキシャル層である。
【0035】
SiCのn型の第2の半導体層2の表面から深さ2μmの位置に濃度1×1017atom/cm3で半値幅1μmのSiCのp型の第4の半導体層4をイオン注入法によって形成する。
【0036】
第2の電極層8とオーミック接触が取れるように、SiCのn型半導体層2の表面から拡散により、SiCのn+型の第3の半導体層3が形成される。燐を加速電圧30〜150KeVで1×1014atom/cm2の程度のドーズ量でイオン注入する。第1の電極層7とオーミック接触が取れるように、SiCのn+型の第1の半導体層1の裏面にも燐を加速電圧30〜150KeVで1×1014atom/cm2程度のドーズ量でイオン注入する。各表面濃度は1×1019atom/cm3以上とし、接合深さ0.5μmとなる。
【0037】
次にn型の第2の半導体層2の表面に形成されたn+型の第3の半導体層3の表面から即ち、n型の第2の半導体層2の表面から3.5μm、塩素系エッチングガスを用いた気相エッチング法により溝9を掘る。溝は櫛状であり、溝の間隔は3μm以下が望ましい。
【0038】
ここまでは、前記実施例と同じであるが、次の工程が異なる。溝9の表面において、n+型半導体層3層を除くSiCのn型の第2の半導体層2の表面にp型の第1の半導体領域5を形成する。ほう素を加速電圧30〜150KeVで1×1014atom/cm2程度のドーズ量で多段イオン注入する。注入濃度は1×1017atom/cm3、接合深さは0.5μmとする。
【0039】
この後、不純物を活性化するために、アルゴン雰囲気中で1700℃以上の温度で、10分間の熱処理を行う。
【0040】
SiCのn+型の第1の半導体層1の裏面にニッケルとSiを1:2の厚さに、蒸着法を用いて堆積し第2の電極層7を形成する。
【0041】
溝表面並びに溝9間のSiCのn+型の第3の半導体層3の表面にニッケルとSiを1:2の厚さに、蒸着法を用いて堆積し、第1の電極層7を形成する。
【0042】
SiCのn+型の第3の半導体層3、p型の第1の半導体領域5、SiCのn+型の第1の半導体層1とのオーミック性をよくするために、真空中800℃〜1200℃で熱処理する。
【0043】
SiCのp型の第4の半導体層4とSiCのn+型の第3の半導体層3の接続が、本発明の第1の実施例では、第1の電極7でなされる。この電極は、溝9の側面に露出していいるSiCのp型の第4の半導体層4にきちんと付着しないとよい特性はでなかった。
【0044】
本実施例では、溝9の側面のSiCのp型の第4の半導体層4は、その後に作られた溝9表面のSiCのn型の第2の半導体層2の表面のSiCのp型の第1の半導体領域5により溝9間のSiCのp型の第4の半導体層4の表面まで、つながっている。
【0045】
蒸着による電極層は平面にはよく堆積するが、溝9側面は堆積しずらい場合も多い。本実施例では、この問題が解決されている。イオン注入によるほう素の注入は半導体基板と注入角度を少し垂直からずらしているので、溝9側面にも均一に注入できる。第1の電極7は平面であるn型の第2の半導体層2の表面に相当するn+型の第3の半導体層3の表面には問題なく堆積する。溝9内への堆積は、p型の第2の半導体領域2の表面の一部に、蒸着膜が堆積すればよいので、均一に第1の電極膜7が堆積する必要はない。このため、本実施例では、第1の電極膜7の堆積の不均一性により、特性にばらつきが出るという不具合が改善されている。
【0046】
半導体装置の動作や特性は先の実施例と同様に説明できる。p型の第4の半導体層4と溝9全面に作られたSiCのp型の第1の半導体領域5は十分濃度が低く、厚さが薄くあるいは深さが浅いので、SiCのこれらのp型の半導体領域による少数キャリアの注入が少なく、高周波特性がよい。
【0047】
本発明の実施例において、SiCの例を述べたが、Si、GeやGaAsであっても、p型あるいはn型の深い拡散工程を使いたくないときや、このような拡散が困難な半導体材料に適す。
【0048】
第1の電極7について、第1と2の実施例ではショットキー障壁を作る電極材料について、ニッケルとSiによるシリサイドを用いたが、高濃度のn型のSiCに対してオーミック性がよく、低濃度のn型のSiCに対してショットキー障壁を作れれば、他のシリサイドでも、金属などであっても本発明の範囲に入る。
【0049】
第2の実施例では溝9の面にはp型領域または表面しかないため、ショットキー障壁を作るという条件は必要ない。即ちp型の第1に半導体領域5やp型の第4の半導体層4にオーミック接続してもかまわないし、ショットキー接合を形成してしまってもかまわない。
【0050】
【発明の効果】
本発明によれば、簡易な工程において、順電圧が小さく、逆電流が少なく、高速性がよく、製造簡易なSiCの半導体装置を提供するものである。
【図面の簡単な説明】
【図1】本発明の第1の実施例の構造を説明するための図である。
【図2】本発明の第2の実施例の構造を説明するための図である。
【図3】従来の半導体装置の原理動作を説明するための図である。
【図4】従来の半導体装置の第1の例を説明するための図である。
【図5】従来の半導体装置の第2の例を説明するための図である。
【符号の説明】
1 n+型の第1の半導体層
2 n型の第2の半導体層
3 n+型の第3の半導体層
4 p型の第4の半導体層
5 p型の第1の半導体領域
6 p+型の第2の半導体領域
7 第1の電極層
8 第2の電極層
9 溝
10 ゲート電極
11 ソース電極
12 ドレイン電極
【発明の属する技術分野】
本発明は、炭化けい素半導体装置に関し、低い順電圧であり、且つ、少ない逆電流の特性を得るものである。
【0002】
【従来の技術】
整流動作をする半導体装置の損失を少なくするためにショットキー半導体装置が用いられることが多い。しかしながら、損失を更に少なくしようとして、順電圧を低くすると逆電流が増加し、また、逆電流を小さくしようとすれば、順電圧が大きくなってしまう。順電圧と逆電流は相反する関係にあり、損失改善には限界がある。ショットキー半導体装置に限らず、pn接合半導体装置においても同様な傾向にある。
【0003】
このため、順電流の通路を第3の別端子により制御する静電誘導型トランジスタ(SIT)などを用いることもあるが、第3の端子(ゲート端子あるいはベース端子)を駆動するのに複雑な回路が必要となる。このため、工夫をこらし2端子で動作させる静電誘導型の半導体装置などが開発されている。これら従来の例の半導体装置においては、製造容易なけい素(以下「Si」と称する)を利用することが多い。
【0004】
炭化けい素(以下「SiC」と称する)は広いバンドギャップ、高い最大電界強度を持つため、Siと比べてシリーズ抵抗分を小さくできる特色を持つ。このため、SiCは大電力、高耐圧の電力用デバイスへの応用が展開されている。しかしながら、Si半導体で開発されたこれらの構造、製造工程を、製造工程の難しいSiCに応用できない場合が多い。
【0005】
図3は従来の半導体装置の原理動作を説明するための図である。本構造は静電誘導型トランジスタ(SIT)の基本構造である。n型の第2の半導体層2を挟んで、下側にn+型の第1の半導体層1、上側にn+型の第3の半導体層3で構成されている。n+型の第1の半導体層1はドレイン電極12、上側のn+型の第3の半導体層3はソース電極11に接続されており、ソース電極11とドレイン電極12の間に電圧をかけることによって電流を流す。ソース電極11とドレイン電極12間には、ショットキー接合や、pn接合が存在しないため非常に小さい順電圧しか発生しない。
【0006】
n+型の第3の半導体層3とソース電極11の両脇にp+型の第2の半導体領域6があり、このp+型の第2の半導体領域6はゲート電極10につながっている。ゲート電極10に逆電圧をかけてp+型の第2の半導体領域6とn型の第2の半導体層2で形成されるpn接合から空乏層を発生させ、左右のp+型の第2の半導体領域6の間をこの空乏層で満たし、主電流を遮断する。従って、理想的な低い順電圧と高い逆電圧並びに少ない逆電流が得られことになる。
【0007】
損失の少ない静電誘導型トランジスタ(SIT)であっても、3端子では、先の述べたように使いにくい。このため、ソース電極11とゲート電極10を接続し、2端子で動作させる工夫が必要になる。
【0008】
静電誘導型トランジスタ(SIT)を利用した従来の半導体装置の第1の例 を説明する。図4は従来の半導体装置の第1の例を説明するための図である。図3におけるn+型の第3の半導体層3上にあるソース電極11とp+型の第2の半導体領域6の上にあるゲート電極10は図4においては第1の電極7でつながっていいる。即ち2端子の整流用の半導体装置となっている。図3のドレイン電極12に相当する図4の第2の電極8はカソード電極に相当し、第1の電極7はアノード電極に相当する(特許文献1参照。)
【0009】
従って、第1の電極7に正電圧をかけ第2の電極8を負電圧にした場合は順電流が第1の電極7から、第2の電極8に流れる。第2の電極8に正電圧をかけ第1の電極7を負電圧にした場合は、p+型の第2の半導体領域6とn型の第2の半導体層2の間にあるpn接合が逆バイアスされ、空乏層が十分広がれば、この半導体装置は逆阻止能力を持つことになる。
【0010】
通常の静電誘導型トランジスタ(SIT)ではp+型の第2の半導体領域6の間は、それほど狭くなく、零バイアスにおいてp+型の第2の半導体領域6の間は空乏化しておらず(ノーマリオン)、カソードからアノード方向に、即ち、半導体装置に対して逆方向に電圧印加した場合に大電流が流れてしまう。
【0011】
この従来の第1例の場合は、p+型の第2半導体領域6の間を零バイアスでも空乏化するに十分狭く(ノーマリオフ)することにより、整流動作が可能となる。しかし、順方向動作の場合、零バイアスでp+型の第2の半導体領域6の間は空乏層で閉じられており、アノード、カソード間(第1の電極7、第2の電極8間)に順電圧をかけると、p+型の第2半導体領域6とn型の第2の半導体層2のpn接合が順バイアスされ、空乏層が縮まる結果順電流が流れる。
【0012】
零バイアスでp+型の第2の半導体領域6の間を空乏化させるためにはp+型の第2の半導体領域6の間は非常に狭くしなければならず、小さい順電圧で、p+型の第2の半導体領域6の間の電流チャネルを開かせようとしてもわずかしか開けられない。p+型の第2の半導体領域6の間を若干広くして、順電圧を下げようとすると、逆阻止能力が下がって、逆電流も大きくなり実用的でない。この阻止特性は構造に非常に敏感で、安定してよい逆特性を得られない。
【0013】
静電誘導型トランジスタ(SIT)を利用した従来の半導体装置の第2の例 を説明する。図5は従来の半導体装置の第2の例を説明するための図である。図4との違いはp+型の第2の半導体領域6の間で、n+型の第3の半導体層3の下で、p+型の第2の半導体領域6の深さより浅い所に、p型の第4の半導体層4が配置されている点である(非特許文献1参照)。
【0014】
この構造であれば、p型の第4の半導体層4並びにその周辺のn型の第2の半導体層2は零バイアスでも空乏化しており、p+型の第2の半導体領域6の間は、この空乏層で閉じられている。従って、さらに逆バイアスがかかっても逆阻止できる。
【0015】
p型の第4の半導体層4の濃度を薄くし、しかも狭くすれば順電圧にほとんど影響を与えない。また、濃度が薄いため、少数キャリア(正孔)の注入もほとんどなく、順電圧が小さく、逆電流が少なく、周波数特性のよい半導体装置が得られる。
【0016】
本実施例の、p+型の第2の半導体領域6は第1の電極との接触をよくするために表面濃度が高く、深い拡散が必要になる。このため、拡散工程の困難なSiCでは生産に適しない。また、p+型の第2の半導体領域6とn型の第2の半導体層2との間にバイアスがかかるため、少数キャリアが注入され、半導体装置の高速性が損なわれる。
【0017】
【特許文献1】
特開昭58−60577号公報(第6頁、第11図)
【非特許文献1】
Azuma Shimizu et al., IEEE Trans. Electron Devices, Vol.45, No.2, pp.563−565(1998)
【0018】
【発明が解決しようとする課題】
本発明は上記問題を解決しようとするものであり、SiCにおいて順電圧が小さく、逆電流が少なく、高速性がよく、しかも製造簡易な半導体装置を提供するものである。
【0019】
【課題を解決するための手段】
上記問題を解決するため、請求項1記載の発明は、第1導電型の第1の半導体層と、前記第1の半導体層の主面上に形成された前記第1の半導体層よりも低濃度の不純物を有する第1導電型の第2の半導体層とからなる半導体基板において、前記第2の半導体層表面より第2の半導体層内部に複数の溝が形成されており、隣合う前記溝の間にある前記第2の半導体層の表面より前記第2の半導体層内部に前記第2の半導体層より高濃度の第1導電型の不純物を有する第3の半導体層が形成されており、前記第3の半導体層より深く、前記溝の深さより浅い位置に第2導電型の第4の半導体層が形成されており、第3の半導体層と第4の半導体層が電気的に接続されてなる半導体装置である。
請求項2記載の発明は、前記接続は、前記溝表面に露出されている第4の半導体層の表面を含む前記溝の表面と、前記第3の半導体層とに接する第1の電極層からなり、該第1の電極層は第2の半導体層との界面においてショットキー障壁を形成することを特徴とする請求項1記載の半導体装置である。
請求項3記載の発明は、第1導電型の第1の半導体層と、前記第1の半導体層の主面上に形成された前記第1の半導体層よりも低濃度の不純物を有する第1導電型の第2の半導体層とからなる半導体基板において、前記第2の半導体層表面より第2の半導体層内部に複数の溝が形成されており、隣合う前記溝の間にある前記第2の半導体層の表面より前記第2の半導体層内部に前記第2の半導体層より高濃度の第1導電型の不純物を有する第3の半導体層が形成されており、前記第3の半導体層より深く、前記溝の深さより浅い位置に第2導電型の第4の半導体層が形成されており、前記溝の表面に接し前記第2の半導体層内部に第2導電型の第1の半導体領域が形成されており、第3の半導体層と第4の半導体層と第1の半導体領域が電気的に接続されてなる半導体装置である。
請求項4記載の発明は、前記接続は、前記溝の表面と、前記第3の半導体層の表面とに接する第1の電極からなることを特徴とする請求項3記載の半導体装置である。
請求項5記載の発明は、前記半導体層と前記半導体領域が炭化けい素であることを特徴とする請求項1乃至請求項4に記載の半導体装置である。
【0020】
【発明の実施の形態】
以下、本発明の実施例を図面に基づいて説明する。図1は本発明の第1の実施例の構造を説明するための図である。本実施例においてはSiC半導体材料を用いた。
【0021】
本発明の構造はSiCのn+型の第1の半導体層1にSiCのn型の第2の半導体層2をエピタキシャル法により成長させたたSiC半導体基板を用いる。SiCのn+型の第1の半導体層1は比抵抗が0.03Ω−cm以下で厚さが300μmである。SiCのn型の第2の半導体層2は濃度が1×1016atom/cm3で厚さが10μmの低不純物濃度のエピタキシャル層である。
【0022】
SiCのn型の第2の半導体層2の表面から深さ2μmの位置に濃度が1×1017atom/cm3で半値幅が1μmのSiCのp型の第4の半導体層4をイオン注入法によって形成する。
【0023】
第1の電極層7とオーミック接触が取れるように、SiCのn型の第2の半導体層2の表面から拡散により、SiCのn+型の第3の半導体層3が形成される。燐を加速電圧30〜150KeVで1×1014atom/cm2程度のドーズ量で、SiCのn型の第2の半導体層2の表面から多段イオン注入する。第2の電極層8とオーミック接触が取れるように、SiCのn+型の第1の半導体層1の裏面にも燐を加速電圧30〜150KeVで1×1014atom/cm2程度のドーズ量で多段イオン注入する。各表面濃度は1×1019atom/cm3、接合深さは0.5μmとなる。
【0024】
この後、不純物を活性化するために、アルゴン雰囲気中で1700℃以上の温度で、10分間の熱処理を行う。
ここではイオン注入法を用いた作製手順を示したが、該当する構造を多層エピタキシャル成長法で形成してもよい。
【0025】
次にSiCのn型の第2の半導体層2の表面に形成されたSiCのn+型の第3の半導体層3の表面から、即ちSiCのn型の第2の半導体層2の表面から3.5μm、塩素系エッチングガスを用いた気相エッチング法によりエッチングすることにより、溝9を掘る。溝は櫛状であり、溝の間隔は3μm以下が望ましい。従来の例より広くてよい。
【0026】
SiCのn+型の第1の半導体層1の裏面に、蒸着法を用いて、ニッケルとSiを1:2の厚さに堆積し、第2の電極層8を形成する。
【0027】
n型の第2の半導体層2の表面に形成されたSiCのn+型の第3の半導体層3の表面、溝9の表面であるSiCのn型の第2の半導体層2と同表面に露出しているSiCのp型の第2の半導体層4にニッケルとSiを1:2の厚さに、蒸着法を用いて堆積し、第1の電極層7を形成する。
【0028】
SiCのn+型の第3の半導体層3、SiCのn+型の第1の半導体層1とのオーミック性をよくするためと、SiCのn型の第2の半導体層2と良好なショットキー障壁を形成するために、真空中800℃〜1200℃高温で熱処理する。
【0029】
逆方向の遮断特性は、溝9内のSiCのn型の第2の半導体層2と第1の電極層7によるショットキー障壁によりもたらされる。溝9の間のSiCのn型の第2の半導体層2の部分は、SiCのp型の第4の半導体層4とSiCのn型の第2の半導体層2のpn接合と溝9の表面のショットキー障壁より発生する横方向の空乏層によって、遮断され、小さい逆電圧でも、大きい逆電圧でも、逆電流は小さい。
【0030】
順方向においてはp型の第4の半導体層4の濃度を低くし、且つ、薄くしたので、この層は順電圧にほとんど影響を与えない。また、少数キャリア(正孔)の注入もほとんどおこらない。溝9における第1の電極層7によるショットキー障壁は、従来の例に見られるp+型の第2の半導体領域6のような少数キャリアの注入がなく、半導体装置の高周波特性がよい。
【0031】
順電圧、高周波特性がよい点について次のように推定される。本半導体装置は、SiCのn+型の第3の半導体層3がトランジスタのエミッタ層、低濃度の薄いSiCのP型の第2の半導体層4がベース層、SiCのn型の第2の半導体層2がコレクタ層に相当し、ベース層が非常に薄い理想的なトランジスタと考えられる。このため、従来のpn接合半導体装置やショットキー半導体装置のように順電圧が高くなく、注入も押さえられ、高周波特性がよいと考える。順電圧と逆電流の相反する関係が回避できる。
【0032】
ベース層が薄い構造だと、従来の第2の例ではここでパンチスルーが起こって、耐圧が出ないことになるが、本構造では、パンチスルーの起こりそうな高い電圧のときは、溝9内のショットキー障壁から溝の間のSiCのp型の第4の半導体層4を含むSiCのn型の第2の半導体層2に空乏層が広がり、この空乏層による遮断効果によって、耐圧も確保でき、逆電流も小さくなっていると考えられる。
【0033】
更に、本発明の第2の実施例を図面に基づいて説明する。図2は本発明の第2の実施例の構造を説明するための図である。
【0034】
本発明の構造は半導体基板として第1の実施例と同じく、SiCのn+型の第1の半導体層1にSiCのn型の第2の半導体層2をエピタキシャル法により成長させたSiC半導体基板を用いる。SiCのn+型の第1の半導体層1は比抵抗が0.03Ω−cm以下で厚さが300μmである。SiCのn型半導体層2は濃度が1×1016atom/cm3で厚さが10μmの低不純物のエピタキシャル層である。
【0035】
SiCのn型の第2の半導体層2の表面から深さ2μmの位置に濃度1×1017atom/cm3で半値幅1μmのSiCのp型の第4の半導体層4をイオン注入法によって形成する。
【0036】
第2の電極層8とオーミック接触が取れるように、SiCのn型半導体層2の表面から拡散により、SiCのn+型の第3の半導体層3が形成される。燐を加速電圧30〜150KeVで1×1014atom/cm2の程度のドーズ量でイオン注入する。第1の電極層7とオーミック接触が取れるように、SiCのn+型の第1の半導体層1の裏面にも燐を加速電圧30〜150KeVで1×1014atom/cm2程度のドーズ量でイオン注入する。各表面濃度は1×1019atom/cm3以上とし、接合深さ0.5μmとなる。
【0037】
次にn型の第2の半導体層2の表面に形成されたn+型の第3の半導体層3の表面から即ち、n型の第2の半導体層2の表面から3.5μm、塩素系エッチングガスを用いた気相エッチング法により溝9を掘る。溝は櫛状であり、溝の間隔は3μm以下が望ましい。
【0038】
ここまでは、前記実施例と同じであるが、次の工程が異なる。溝9の表面において、n+型半導体層3層を除くSiCのn型の第2の半導体層2の表面にp型の第1の半導体領域5を形成する。ほう素を加速電圧30〜150KeVで1×1014atom/cm2程度のドーズ量で多段イオン注入する。注入濃度は1×1017atom/cm3、接合深さは0.5μmとする。
【0039】
この後、不純物を活性化するために、アルゴン雰囲気中で1700℃以上の温度で、10分間の熱処理を行う。
【0040】
SiCのn+型の第1の半導体層1の裏面にニッケルとSiを1:2の厚さに、蒸着法を用いて堆積し第2の電極層7を形成する。
【0041】
溝表面並びに溝9間のSiCのn+型の第3の半導体層3の表面にニッケルとSiを1:2の厚さに、蒸着法を用いて堆積し、第1の電極層7を形成する。
【0042】
SiCのn+型の第3の半導体層3、p型の第1の半導体領域5、SiCのn+型の第1の半導体層1とのオーミック性をよくするために、真空中800℃〜1200℃で熱処理する。
【0043】
SiCのp型の第4の半導体層4とSiCのn+型の第3の半導体層3の接続が、本発明の第1の実施例では、第1の電極7でなされる。この電極は、溝9の側面に露出していいるSiCのp型の第4の半導体層4にきちんと付着しないとよい特性はでなかった。
【0044】
本実施例では、溝9の側面のSiCのp型の第4の半導体層4は、その後に作られた溝9表面のSiCのn型の第2の半導体層2の表面のSiCのp型の第1の半導体領域5により溝9間のSiCのp型の第4の半導体層4の表面まで、つながっている。
【0045】
蒸着による電極層は平面にはよく堆積するが、溝9側面は堆積しずらい場合も多い。本実施例では、この問題が解決されている。イオン注入によるほう素の注入は半導体基板と注入角度を少し垂直からずらしているので、溝9側面にも均一に注入できる。第1の電極7は平面であるn型の第2の半導体層2の表面に相当するn+型の第3の半導体層3の表面には問題なく堆積する。溝9内への堆積は、p型の第2の半導体領域2の表面の一部に、蒸着膜が堆積すればよいので、均一に第1の電極膜7が堆積する必要はない。このため、本実施例では、第1の電極膜7の堆積の不均一性により、特性にばらつきが出るという不具合が改善されている。
【0046】
半導体装置の動作や特性は先の実施例と同様に説明できる。p型の第4の半導体層4と溝9全面に作られたSiCのp型の第1の半導体領域5は十分濃度が低く、厚さが薄くあるいは深さが浅いので、SiCのこれらのp型の半導体領域による少数キャリアの注入が少なく、高周波特性がよい。
【0047】
本発明の実施例において、SiCの例を述べたが、Si、GeやGaAsであっても、p型あるいはn型の深い拡散工程を使いたくないときや、このような拡散が困難な半導体材料に適す。
【0048】
第1の電極7について、第1と2の実施例ではショットキー障壁を作る電極材料について、ニッケルとSiによるシリサイドを用いたが、高濃度のn型のSiCに対してオーミック性がよく、低濃度のn型のSiCに対してショットキー障壁を作れれば、他のシリサイドでも、金属などであっても本発明の範囲に入る。
【0049】
第2の実施例では溝9の面にはp型領域または表面しかないため、ショットキー障壁を作るという条件は必要ない。即ちp型の第1に半導体領域5やp型の第4の半導体層4にオーミック接続してもかまわないし、ショットキー接合を形成してしまってもかまわない。
【0050】
【発明の効果】
本発明によれば、簡易な工程において、順電圧が小さく、逆電流が少なく、高速性がよく、製造簡易なSiCの半導体装置を提供するものである。
【図面の簡単な説明】
【図1】本発明の第1の実施例の構造を説明するための図である。
【図2】本発明の第2の実施例の構造を説明するための図である。
【図3】従来の半導体装置の原理動作を説明するための図である。
【図4】従来の半導体装置の第1の例を説明するための図である。
【図5】従来の半導体装置の第2の例を説明するための図である。
【符号の説明】
1 n+型の第1の半導体層
2 n型の第2の半導体層
3 n+型の第3の半導体層
4 p型の第4の半導体層
5 p型の第1の半導体領域
6 p+型の第2の半導体領域
7 第1の電極層
8 第2の電極層
9 溝
10 ゲート電極
11 ソース電極
12 ドレイン電極
Claims (5)
- 第1導電型の第1の半導体層と、前記第1の半導体層の主面上に形成された前記第1の半導体層よりも低濃度の不純物を有する第1導電型の第2の半導体層とからなる半導体基板において、前記第2の半導体層表面より第2の半導体層内部に複数の溝が形成されており、隣合う前記溝の間にある前記第2の半導体層の表面より前記第2の半導体層内部に前記第2の半導体層より高濃度の第1導電型の不純物を有する第3の半導体層が形成されており、前記第3の半導体層より深く、前記溝の深さより浅い位置に第2導電型の第4の半導体層が形成されており、第3の半導体層と第4の半導体層が電気的に接続されてなる半導体装置。
- 前記接続は、前記溝表面に露出されている第4の半導体層の表面を含む前記溝の表面と、前記第3の半導体層とに接する第1の電極層からなり、該第1の電極層は第2の半導体層との界面においてショットキー障壁を形成することを特徴とする請求項1記載の半導体装置。
- 第1導電型の第1の半導体層と、前記第1の半導体層の主面上に形成された前記第1の半導体層よりも低濃度の不純物を有する第1導電型の第2の半導体層とからなる半導体基板において、前記第2の半導体層表面より第2の半導体層内部に複数の溝が形成されており、隣合う前記溝の間にある前記第2の半導体層の表面より前記第2の半導体層内部に前記第2の半導体層より高濃度の第1導電型の不純物を有する第3の半導体層が形成されており、前記第3の半導体層より深く、前記溝の深さより浅い位置に第2導電型の第4の半導体層が形成されており、前記溝の表面に接し前記第2の半導体層内部に第2導電型の第1の半導体領域が形成されており、第3の半導体層と第4の半導体層と第1の半導体領域が電気的に接続されてなる半導体装置。
- 前記接続は、前記溝の表面と、前記第3の半導体層の表面とに接する第1の電極からなることを特徴とする請求項3記載の半導体装置。
- 前記半導体層と前記半導体領域が炭化けい素であることを特徴とする請求項1乃至請求項4に記載の半導体装置。
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