CN1185654A - 形成半导体装置金属布线的方法 - Google Patents

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Abstract

一种形成半导体装置金属布线的方法,该方法包含蚀刻参数的控制,以便于形成钨布线时,获得光致抗蚀剂膜对钨的高蚀刻选择性。根据此方法,借助于电源功率增加、偏压功率的减少、和蚀刻气体中元素含量比例的调整,来达成改善蚀刻选择性。为了解决因增加光致抗蚀剂膜之蚀刻选择性,所引起的金属布线侧壁有圆凹陷的形成,而采用一低温蚀刻工艺。据此有可能形成具有垂直侧壁面的金属布线。

Description

形成半导体装置金属布线的方法
本发明涉及一种形成半导体装置金属布线的方法，特别是形成金属布线的形成法，适合用于形成高度集成半导体装置的微布局图案(micropattern)。
一般说来，半导体装置的高度集成导致金属布线宽度降低。为了这个原因，微布局图案的形成基本上需要使用远紫外线光致抗蚀剂膜(photoresist film)。
然而，此一远紫外线光致抗蚀剂膜具有低蚀刻选择性，及不充足的蚀刻工艺容限(etch process margin)。因此，很难使用远紫外线光致抗蚀剂膜来形成微布局图案。
这将在下文做详细描述。
光致抗蚀剂膜布局图案的形成，是把光致抗蚀剂膜覆于淀积在有级梯(step)之底层(underlayer)上的金属布线层上，再使光致抗蚀剂膜曝光，然后把曝光过的光致抗蚀剂膜显影。
之后，金属布线层中未覆以光致抗蚀剂膜布局图案的部份会被部分蚀刻掉。在此蚀刻过程中，由于低蚀刻选择性，光致抗蚀剂膜覆于高布局区域(high topology region)之薄的部分，也会被部分蚀刻掉。因此，金属布线层部分就配置于被蚀刻的光致抗蚀剂膜部分底下。此金属布线层部分是被不适宜地蚀刻，因而形成品质差的金属布线。换言之，蚀刻制程边界发生了退化。
当光致抗蚀剂膜蚀刻后所暴露的金属布线层被蚀刻时，由于所用的聚合物所致，可能发生蚀刻速率不同的情形。在此情况，最后形成的金属布线会有粗糙的表面。
与此有关的，配合图一与图二，将会描述一种形成金属布线的传统方法。
依据此方法，阻挡层(barrier layer)2先形成于有梯级的底层上，如图1所示。钨层3再形成于阻挡层2上。
之后，抗反射膜4层叠于钨层3上。光致抗蚀剂膜5再覆于抗反射膜4上。
参照图一可发现：光致抗蚀剂膜5有一薄的部分被配置于底层1高布局的部分。
接着依据一使用金属布线掩模(mask)的照光及显影过程，光致抗蚀剂膜5就被有选择性去除，如此形成光致抗蚀剂膜布局图案5a，如图2所示。
然而如前所述，此种传统金属布线形成法有各式各样的问题。
例如，根据此种传统金属布线形成法，蚀刻过程中，凹陷A会在钨层的侧壁形成。因此，得到的是一不良的侧壁面。
根据此种传统金属布线形成法，对钨有高蚀刻选择性之坚硬的掩蔽层，例如氮化钛膜或氧化矽膜，可被厚厚地淀积在钨层上，如此作为一蚀刻的阻挡物，以避免发生不良的侧壁面。然而在此情形下，有一个问题就是：坚硬的掩蔽层会增加随后形成的上层金属布线的接触电阻。
因此，本发明的目的在于解决上面提及的传统方法的问题，并提出一形成半导体装置之微布局图案的方法，能够有效地形成高度集成半导体装置的微布局图案。
本发明另一目的，就是提出一形成半导体装置之金属布线的方法，能改善于形成金属布线时，在光致抗蚀剂膜与金属层之间的蚀刻选择性。以此改善蚀刻制程边界，而允许后续工艺顺利地进行，并避免接触电阻的增加。
本发明还有一目的，就是提出一形成具有垂直侧壁面之金属布线的方法。
依据本发明，为达成这些目的而提供一形成半导体装置之金属布线的方法，包括这些步骤：提供一底层；依序形成阻挡层、钨层与抗反射膜于底层上；形成一光致抗蚀剂膜布局图案于抗反射膜上；再于一等离子体气氛中，维持在室温或低于室温，密度高达约1010，依序蚀刻掉抗反射层、钨层与阻挡层，以此形成金属布线。
本发明其他目的与方面，参照附图，从下面实例的描述会变得明了。其中：
图1和图2各是截面图，说明传统金属布线形成法的顺序步骤。
图3和图4各是截面图，依据本发明一实例，说明金属布线形成法的顺序步骤。
图3和图4，根据本发明一实例，说明金属布线形成方法的顺序步骤。
根据此方法，阻挡层12先形成于有梯级的底层11上，如图3所示。钨层13再形成成于阻挡层12上。之后，抗反射膜14层叠于钨层13上。
阻挡层12为一多薄层结构，例如由一层Ti和一层TiN所组成。
一层铝或铝合金，还有铜等，也可以取代钨层13。
抗反射膜14的厚度大约为300到1000埃。
接着，将远紫外线光致抗蚀剂膜15再覆于抗反射膜14上。然后将光致抗蚀剂膜15有选择性去除，如此形成光致抗蚀剂膜布局图案15a，如图4所示。
光致抗蚀剂膜15的厚度大约为0.4到2.0μm。
以光致抗蚀剂膜布局图案15a为掩模，依据蚀刻过程，配置于光致抗蚀剂膜布局图案15a下的各层，就被依序地除去。因此形成抗反射膜布局图案14a、钨层布局图案13a及阻挡层布局图案12a。
阻挡层12、钨层13及抗反射膜14的蚀刻过程是采用一螺旋波源(heliconsource)，其电功率为1到3千瓦，以便获得密度高达约1012～1013的等离子体。
配置在蚀刻过程所进行之反应室的电极，施以范围从10瓦到50瓦的偏压功率，以便减少离子的物理作用力，以此减低光致抗蚀剂膜布局图案被蚀刻的现象。
当按上述条件进行蚀刻过程时，每一金属层对光致抗蚀剂膜的蚀刻选择性会增加。然而在此情况，圆形凹陷可能会在已形成之钨层线的侧壁形成。为了解决这问题，依据本发明，反应室内的电极温度保持在-60到0℃。
另一方面，使用光致抗蚀剂膜布局图案15a作为掩模的蚀刻过程进行中，氯基气体，例如Cl2或BCl3，用于抗反射膜14上。
接着在相同的反应室进行钨层13的蚀刻过程，但是所用气氛为氟基气体(例如SF6、CF4和NF3等)混以氮，或者混以氧和氩。
用来蚀刻钨层13的混合气体总量的范围从50SCCM(标准立方公分)到500SCCM。混合气体(意即氟基气体+氮(或氧+氩)中，氮(或氧+氩)的含量范围从0％到50％。
阻挡层12的蚀刻过程也在相同的反应室接着进行，但是使用氯基气体。
综上所述明显地看出，依据本发明之形成半导体装置金属布线的方法，有多样的效果。
换言之，依据本发明，在有梯级的底层上形成具有超微线宽的金属布线时，有可能改善光致抗蚀剂膜与金属层间的蚀刻选择性，因而能增加蚀刻工艺容限。
据此，传统方法中需要用来改善蚀刻选择性的坚硬掩蔽层，可减少其厚度。某些情况下，此一坚硬掩蔽层可以去掉。所以有可能进行接下来的工艺，而又避免增加接触电阻。
因此，本发明的金属布线形成法，能有效地应用于高度集成半导体装置之金属布线的形成，因为它能形成具有垂直侧壁面的金属布线。
虽然基于举例说明的目的，而揭示本发明所选实例，但是本领域的技术人员将察觉到，有可能做各式各样的修改、添加与取代，而不悖离本发明的权利要求所揭示的范畴和精神。

Claims (15)

1.一种形成半导体装置金属布线的方法，包括的步骤有：
提供一底层；
依序形成阻挡层、钨层与抗反射膜于底层上；
形成一光致抗蚀剂膜布局图案于抗反射膜上；以及
于一等离子体气氛中，维持在室温或低于室温，密度高达约1010，依序蚀刻掉抗反射层、钨层与阻挡层，以此形成金属布线。
2.根据权利要求1的方法，其中阻挡层为一多薄层结构，由一钛膜和一氮化钛膜所组成。
3.根据权利要求1的方法，其中抗反射膜是由一氮化钛膜所构成。
4.根据权利要求1的方法，其中抗反射膜的厚度大约为300到1000A。
5.根据权利要求1的方法，其中形成光致抗蚀剂膜布局图案的步骤包括：在抗反射膜上形成一光致抗蚀剂膜，厚度约0.4到2.0μm，然后有选择性地去除光致抗蚀剂膜。
6.根据权利要求1的方法，其中配置于产生等离子体气氛之低温等离子体室的电极，是维持在一温度范围，从约-60℃到约25℃。
7.根据权利要求1的方法，其中等离子体气氛维持在一密度范围，从约1012到约1013。
8.根据权利要求1的方法，其中等离子体气氛是用一螺旋波源产生。
9.根据权利要求1的方法，其中抗反射膜和障碍膜是用氯基气体来蚀刻。
10.根据权利要求9的方法，其中氯基气体包含Cl2或BCl3。
11.根据权利要求1的方法，其中钨层是用氟基气体混以氮，或者氟基气体混以氧和氩的混合气体来蚀刻。
12.根据权利要求1的方法，其中由氟基气体和氮组成的混合气体，用量为50到500SCCM。
13.根据权利要求11的方法，其中混合气体里氟基气体的含量范围，从约50％到100％。
14.根据权利要求1的方法，其中蚀刻抗反射膜、钨层和障碍膜等步骤是在产生等离子体气氛之低温等离子体室的电极上使用偏压功率约10到50瓦完成的。
15.根据权利要求1的方法，其中蚀刻抗反射膜、钨层和障碍膜等步骤是使用电源功率约1到3千瓦完成的。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101593689B (zh) * 2008-05-29 2010-12-22 中芯国际集成电路制造(北京)有限公司 光刻图案的形成方法和双镶嵌结构的制造方法
CN103688342A (zh) * 2011-08-19 2014-03-26 住友电气工业株式会社 制造碳化硅半导体器件的方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100307629B1 (ko) * 1999-04-30 2001-09-26 윤종용 하이드로 카본계의 가스를 이용한 반사방지막의 형성 및 적용방법
KR100555484B1 (ko) * 1999-09-03 2006-03-03 삼성전자주식회사 반도체장치의 텅스텐 배선 제조방법
JP3733021B2 (ja) * 2000-12-15 2006-01-11 シャープ株式会社 プラズマプロセス方法
KR100399442B1 (ko) * 2001-06-28 2003-09-29 주식회사 하이닉스반도체 금속 배선 형성 방법
KR100425467B1 (ko) * 2001-09-29 2004-03-30 삼성전자주식회사 반도체소자를 위한 건식 식각방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5376585A (en) * 1992-09-25 1994-12-27 Texas Instruments Incorporated Method for forming titanium tungsten local interconnect for integrated circuits
JPH06314671A (ja) * 1993-04-30 1994-11-08 Sony Corp 半導体装置の製造方法
JPH06318573A (ja) * 1993-05-07 1994-11-15 Sony Corp 高融点金属のエッチング方法
JPH0869995A (ja) * 1994-08-30 1996-03-12 Sony Corp プラズマエッチング方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101593689B (zh) * 2008-05-29 2010-12-22 中芯国际集成电路制造(北京)有限公司 光刻图案的形成方法和双镶嵌结构的制造方法
CN103688342A (zh) * 2011-08-19 2014-03-26 住友电气工业株式会社 制造碳化硅半导体器件的方法

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GB2320613A (en) 1998-06-24
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