KR100399442B1 - 금속 배선 형성 방법 - Google Patents
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Abstract
본 발명은 금속 배선 형성 방법에 관한 것으로, 특히 선형적인 승온 방식의 저온 전극 공정을 추가한 식각 공정으로 금속 배선을 형성하므로, 폴리머(Polymer) 형성 기체를 사용하지 않고 안정적 프로파일(Profile)의 금속 배선을 형성하여 종래의 I-빔(Beam) 형태의 금속 배선의 저항 증가를 방지하고 식각 장비의 세정 주기 및 가동 시간을 증가시키고 바이어스 파워(Bias power) 및 가스 비율을 조절하여 스퍼터링(Sputtering) 효과의 증대로 CuCl의 제거 용이 등의 식각 특성을 증가시켜 소자의 수율 및 신뢰성을 향상시키는 특징이 있다.
Description
본 발명은 금속 배선 형성 방법에 관한 것으로, 특히 선형적인 승온 방식의 저온 전극 공정을 추가한 식각 공정으로 금속 배선을 형성하여 소자의 수율 및 신뢰성을 향상시키는 금속 배선 형성 방법에 관한 것이다.
반도체 소자는 매년 집적도의 증가 추세를 보이고 있으며, 이러한 집적도의 증가는 소자 각각의 구성 요소 면적 및 크기의 감소를 수반하게 되어 여러 가지 공정상의 제약을 맞게 된다.
도 1a와 도 1b는 종래 기술에 따른 금속 배선 형성 방법을 나타낸 공정 단면도이고, 도 2는 종래의 I-빔 형태의 금속 배선을 나타낸 사진도이다.
종래의 금속 배선 형성 방법은 도 1a에서와 같이, 반도체 기판(11) 상에 층간 절연막(13)과 제 1 감광막(15)을 순차적으로 형성한다.
그리고, 상기 제 1 감광막(15)을 비아 콘택이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 1 감광막(15)을 마스크로 상기 층간 절연막(13)을 선택 식각하여 콘택홀(17)을 형성한다.
도 1b에서와 같이, 상기 제 1 감광막(15)을 제거하고, 상기 콘택홀(17)을 포함한 전면에 텅스텐층을 형성하고, 상기 층간 절연막(13)을 식각 방지막으로 하는 화학적 기계 연마 방법에으로 텅스텐층을 연마하여 텅스텐 플러그(19)를 형성한다.
그리고, 상기 텅스텐 플러그(19)를 포함한 전면에 알루미늄층(21),Ti/TiN층(23) 및 제 2 감광막(도시하지 않음)을 순차적으로 형성한다.
이어, 상기 제 2 감광막을 금속 배선이 형성될 부위에만 남도록 선택적으로 노광 및 현상하고, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 Cl2/BCl3를 주 식각 기체로 프로파일 조절을 위한 첨가제로 N2, CHF3, HBr 등을 사용한 식긱 공정에 의해 상기 Ti/TiN층(23)과 알루미늄층(21)을 선택 식각하여 금속 배선(21)을 형성한다.
여기서, 상기 첨가제는 폴리머 형성 기체로, 상기 폴리머는 상기 알루미늄층의 식각 공정 시 상기 금속 배선(21) 측벽의 식각 보호막 역할을 하지만 식각 공정 시 사용되는 챔버의 세정 주기를 앞당긴다.
상술한 상기 폴리머에 대한 문제점으로 상기 첨가제를 사용하지 않은 식각 공정으로 상기 알루미늄층을 식각할 때 도 2에서와 같이, I-빔(Beam) 형태의 금속 배선(21)을 형성하므로 배선 저항이 증가하고 후속 공정에서 형성될 플러그와의 접촉 면적이 축소된다.
종래의 금속 배선 형성 방법은 금속 배선을 형성하기 위한 알루미늄층의 식각 공정 시 다음과 같은 이유에 의해 소자의 수율 및 신뢰성이 저하되는 문제점이 있었다.
첫째, 폴리머 형성 기체인 첨가제를 사용한 알루미늄층의 식각 공정 시 상기 폴리머는 식각 공정 시 사용되는 챔버의 세정 주기를 앞당긴다.
둘째, 상기 첨가제를 사용하지 않은 알루미늄층의 식각 공정 시 I-빔 형태의금속 배선을 형성하므로 배선 저항이 증가하고 후속 공정에서 형성될 플러그와의 접촉 면적이 축소된다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 선형적인 승온 방식의 저온 전극 공정을 추가한 식각 공정으로 금속 배선을 형성하므로, 폴리머 형성 기체를 사용하지 않고 안정적 프로파일의 금속 배선을 형성하여 종래의 I-빔 형태의 금속 배선의 저항 증가를 방지하고 식각 장비의 세정 주기 및 가동 시간을 증가시키는 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
도 1a와 도 1b는 종래 기술에 따른 금속 배선 형성 방법을 나타낸 공정 단면도.
도 2는 종래의 I-빔 형태의 금속 배선을 나타낸 사진도.
도 3a와 도 3b는 본 발명의 실시 예에 따른 금속 배선 형성 방법을 나타낸 공정 단면도.
도 4는 본 발명의 10℃온도에서의 금속 배선을 나타낸 사진도.
도 5는 본 발명의 40℃온도에서의 금속 배선을 나타낸 사진도.
도 6은 본 발명의 70℃온도에서의 금속 배선을 나타낸 사진도.
도 7은 본 발명의 알루미늄층의 깊이에 따른 구리 농도를 AES로 분석한 결과를 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
11, 31 : 반도체 기판 13, 33 : 층간 절연막
15, 35 : 제 1 감광막 17, 37 : 콘택홀
19, 39 : 텅스텐 플러그 21, 41 : 알루미늄층
23, 43 : Ti/TiN층
본 발명의 금속 배선 형성 방법은 제 1 배선층 상에 비아홀을 갖는 층간 절연막을 형성하는 단계, 상기 비아홀을 매립하는 플러그를 형성하는 단계, 상기 플러그를 포함한 층간 절연막 상에 금속 배선용 도전층과 베리어층을 순차적으로 형성하는 단계 및 상기 베리어층과 도전층을 금속 배선 마스크로 선형적인 승온 방식의 저온 전극 공정을 추가한 식각 공정에 의해 선택 식각하여 금속 배선을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 금속 배선 형성 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3a와 도 3b는 본 발명의 실시 예에 따른 금속 배선 형성 방법을 나타낸 공정 단면도이다.
본 발명의 실시 예에 따른 금속 배선 형성 방법은 도 3a에서와 같이, 반도체기판(31) 상에 층간 절연막(33)과 제 1 감광막(35)을 순차적으로 형성한다.
그리고, 상기 제 1 감광막(35)을 비아 콘택이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 1 감광막(35)을 마스크로 상기 층간 절연막(33)을 선택 식각하여 콘택홀(37)을 형성한다.
도 3b에서와 같이, 상기 제 1 감광막(35)을 제거하고, 상기 콘택홀(37)을 포함한 전면에 텅스텐층을 형성하고, 상기 층간 절연막(33)을 식각 방지막으로 하는 화학적 기계 연마 방법에으로 텅스텐층을 연마하여 텅스텐 플러그(39)를 형성한다.
그리고, 상기 텅스텐 플러그(39)를 포함한 전면에 알루미늄층(41), Ti/TiN층(43) 및 제 2 감광막(도시하지 않음)을 순차적으로 형성한다.
이어, 상기 제 2 감광막을 금속 배선이 형성될 부위에만 남도록 선택적으로 노광 및 현상하고, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 상기 Ti/TiN층(43)과 상기 알루미늄층(41) 두께의 9 ∼ 11％까지 프로파일 제어 스텝(Step)으로 식각하고 이후 상기 알루미늄층(41)을 온도 안정화 스텝, 주 식각 스텝 및 오버 식각 스텝을 거쳐 선택 식각하여 금속 배선을 형성한다.
도 4는 본 발명의 10℃온도에서의 금속 배선을 나타낸 사진도이고, 도 5는 본 발명의 40℃온도에서의 금속 배선을 나타낸 사진도이며, 도 6은 본 발명의 70℃온도에서의 금속 배선을 나타낸 사진도이다.
그리고, 도 7은 본 발명의 알루미늄층의 깊이에 따른 구리 농도를 AES로 분석한 결과를 나타낸 도면이다.
이때, 상기 Ti/TiN층(43)과 알루미늄층(41)의 식각 공정 시 먼저 9mT/450Ws/130Wb/30sccmBCl3/60sccmCl2의 식각 조건하에 도 4, 도 5 및 도 6에서와 같이, 각각 10℃, 40℃ 및 70℃의 전극 온도로 50초 동안 상기 Ti/TiN층(43)과 알루미늄층(41)을 선택 식각한 결과 전극 온도가 낮아질수록 상기 알루미늄층(41) 측벽에 폴리머 증착이 용이하여 프로파일의 경사가 커진다.
또한 도 7에서와 같이, 알루미늄층의 깊이에 따른 구리(Cu) 농도를 에이이에스(Auger Electron Spectroscopy : AES)로 분석한 결과 구리의 70 ∼ 90%가 알루미늄층 깊이의 80% 이상의 부분에 존재하기 때문에 그 부위의 알루미늄층 식각 시 전극 온도를 40 ∼ 50℃로 유지하면, 저온 식각 공정에 따른 잔류물 발생을 줄일 수 있다.
상술한 바와 같이 온도가 낮을수록 프로파일의 경사가 커지기 때문에 상기 주 식각 스텝의 온도는 45 ∼ 55℃로 설정하고, 상기 프로파일 제어 스텝의 온도는 상기 주 식각 스텝의 온도보다 10 ∼ 30℃ 낮게 설정하며, 상기 온도 안정화 스텝의 온도는 상기 주 식각 스텝의 온도보다 5 ∼ 15℃ 낮게 설정한다.
또한, 상기 프로파일 제어 스텝에서 바이어스 파워(Bias power)를 증가시켜 스퍼터링(Sputtering) 효과의 증대로 CuCl의 제거를 용이하게 하고, Cl2/BCl3의 비율을 상기 주 식각 스텝보다 높게 한다.
본 발명의 금속 배선 형성 방법은 선형적인 승온 방식의 저온 전극 공정을추가한 식각 공정으로 금속 배선을 형성하므로, 폴리머 형성 기체를 사용하지 않고 안정적 프로파일의 금속 배선을 형성하여 종래의 I-빔 형태의 금속 배선의 저항 증가를 방지하고 식각 장비의 세정 주기 및 가동 시간을 증가시키고 바이어스 파워 및 가스 비율을 조절하여 스퍼터링(Sputtering) 효과의 증대로 CuCl의 제거 용이 등의 식각 특성을 증가시켜 소자의 수율 및 신뢰성을 향상시키는 효과가 있다.
Claims (4)
- 제 1 배선층 상에 비아홀을 갖는 층간 절연막을 형성하는 단계;상기 비아홀을 매립하는 플러그를 형성하는 단계;상기 플러그를 포함한 층간 절연막 상에 금속 배선용 도전층과 베리어층을 순차적으로 형성하는 단계;상기 베리어층과 도전층을 금속 배선 마스크로 선형적인 승온 방식의 저온 전극 공정을 추가한 식각 공정에 의해 선택 식각하여 금속 배선을 형성하는 단계를 포함하는 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 금속 배선을 상기 베리어층과 도전층 두께의 9 ∼ 11％까지 프로파일 제어 공정으로 식각하고 이후 상기 도전층을 온도 안정화 스텝, 주 식각 스텝 및 오버 식각 스텝을 거쳐 선택 식각하여 형성함을 특징으로 하는 금속 배선 형성 방법.
- 제 2 항에 있어서,상기 주 식각 스텝의 온도는 45 ∼ 55℃로 설정하고, 상기 프로파일 제어 스텝의 온도는 상기 주 식각 스텝의 온도보다 10 ∼ 30℃ 낮게 설정하며, 상기 온도 안정화 스텝의 온도는 상기 주 식각 스텝의 온도보다 5 ∼ 15℃ 낮게 설정하여 상기 베리어층과 도전층을 선택 식각함을 특징으로 하는 금속 배선 형성 방법.
- 제 2 항에 있어서,상기 프로파일 제어 스텝에서 Cl2/BCl3의 비율을 상기 주 식각 스텝보다 높게 설정하여 상기 베리어층과 도전층을 선택 식각함을 특징으로 하는 금속 배선 형성 방법.
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940027080A (ko) * | 1993-05-11 | 1994-12-10 | 김주용 | 반도체 소자의 저온 건식식각 방법 |
| KR980005473A (ko) * | 1996-06-24 | 1998-03-30 | 김주용 | 반도체 소자의 금속배선 형성방법 |
| KR19980050124A (ko) * | 1996-12-20 | 1998-09-15 | 김영환 | 반도체소자의 금속 배선 형성방법 |
| JPH11102964A (ja) * | 1997-09-29 | 1999-04-13 | Fujitsu Ltd | 半導体装置の製造方法及び多層配線の作製方法 |
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2001
- 2001-06-28 KR KR10-2001-0037481A patent/KR100399442B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940027080A (ko) * | 1993-05-11 | 1994-12-10 | 김주용 | 반도체 소자의 저온 건식식각 방법 |
| KR980005473A (ko) * | 1996-06-24 | 1998-03-30 | 김주용 | 반도체 소자의 금속배선 형성방법 |
| KR19980050124A (ko) * | 1996-12-20 | 1998-09-15 | 김영환 | 반도체소자의 금속 배선 형성방법 |
| JPH11102964A (ja) * | 1997-09-29 | 1999-04-13 | Fujitsu Ltd | 半導体装置の製造方法及び多層配線の作製方法 |
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |