JPH11102964A - 半導体装置の製造方法及び多層配線の作製方法 - Google Patents
半導体装置の製造方法及び多層配線の作製方法Info
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- JPH11102964A JPH11102964A JP9264382A JP26438297A JPH11102964A JP H11102964 A JPH11102964 A JP H11102964A JP 9264382 A JP9264382 A JP 9264382A JP 26438297 A JP26438297 A JP 26438297A JP H11102964 A JPH11102964 A JP H11102964A
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Abstract
(57)【要約】
【課題】 比誘電率の小さい層間絶縁膜を用い、かつ層
間コンタクト抵抗の増加を防止することが可能な半導体
装置の製造方法を提供する。 【解決手段】 半導体基板上に、Ｓｉ−Ｈ結合を含むシ
リケートグラスからなる層間絶縁膜を堆積する。層間絶
縁膜の上にレジストパターンを形成する。レジストパタ
ーンをマスクとして層間絶縁膜を部分的にエッチング
し、レジストパターンの開口部分にビアホールを形成す
る。基板温度を１５０℃以下とし、レジストパターンを
該レジストパターンをアッシング可能なプラズマ中でア
ッシング処理する。ビアホール内に導電層を形成する。
間コンタクト抵抗の増加を防止することが可能な半導体
装置の製造方法を提供する。 【解決手段】 半導体基板上に、Ｓｉ−Ｈ結合を含むシ
リケートグラスからなる層間絶縁膜を堆積する。層間絶
縁膜の上にレジストパターンを形成する。レジストパタ
ーンをマスクとして層間絶縁膜を部分的にエッチング
し、レジストパターンの開口部分にビアホールを形成す
る。基板温度を１５０℃以下とし、レジストパターンを
該レジストパターンをアッシング可能なプラズマ中でア
ッシング処理する。ビアホール内に導電層を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、多層配線の作製方
法に関し、特に半導体集積回路装置に用いられる多層配
線の作製方法に関する。
法に関し、特に半導体集積回路装置に用いられる多層配
線の作製方法に関する。
【０００２】
【従来の技術】半導体集積回路装置の集積度の向上によ
り、配線間隔がますます狭くなってきている。配線間隔
が狭くなると、配線間の寄生容量の増加により、応答速
度が低下し、消費電力が増加する。寄生容量の増加を抑
制するためには、層間絶縁膜の比誘電率を低下させるこ
とが効果的である。
り、配線間隔がますます狭くなってきている。配線間隔
が狭くなると、配線間の寄生容量の増加により、応答速
度が低下し、消費電力が増加する。寄生容量の増加を抑
制するためには、層間絶縁膜の比誘電率を低下させるこ
とが効果的である。
【０００３】絶縁膜の比誘電率を下げる方法として、フ
ッ素をドープしたシリケートグラス膜を使用する方法が
提案されている。フッ素ドープシリケートグラス膜を用
いることにより、層間絶縁膜の比誘電率を３．３〜３．
６程度まで下げることができる。
ッ素をドープしたシリケートグラス膜を使用する方法が
提案されている。フッ素ドープシリケートグラス膜を用
いることにより、層間絶縁膜の比誘電率を３．３〜３．
６程度まで下げることができる。
【０００４】また、被膜形成用の塗布液をスピン塗布し
て絶縁膜を形成する塗布法により、焼成後のシリケート
グラス膜を多量のＳｉ−Ｈ結合を持つ組成とすることが
できる。多量のＳｉ−Ｈ結合を含有させることにより、
比誘電率を２．８〜３．４程度まで下げることが可能に
なる。
て絶縁膜を形成する塗布法により、焼成後のシリケート
グラス膜を多量のＳｉ−Ｈ結合を持つ組成とすることが
できる。多量のＳｉ−Ｈ結合を含有させることにより、
比誘電率を２．８〜３．４程度まで下げることが可能に
なる。
【０００５】
【発明が解決しようとする課題】層間絶縁膜の比誘電率
を下げるために、シリケートグラス膜中にＳｉ−Ｈ結合
を多量に含有させることが有効であるが、Ｓｉ−Ｈ結合
は熱安定性や耐プラズマ性が低い。このため、Ｓｉ−Ｈ
結合は、酸化されてＳｉ−ＯＨ結合に変化し易い。Ｓｉ
−ＯＨ結合が表面に現れたシリケートグラス膜は水分を
吸着し易い。シリケートグラス膜表面に水分が吸着され
ると、比誘電率を上げてしまうのみならず、層間絶縁膜
に形成したビアホールの内壁に水分が吸着され、層間コ
ンタクト抵抗の上昇の原因になる。
を下げるために、シリケートグラス膜中にＳｉ−Ｈ結合
を多量に含有させることが有効であるが、Ｓｉ−Ｈ結合
は熱安定性や耐プラズマ性が低い。このため、Ｓｉ−Ｈ
結合は、酸化されてＳｉ−ＯＨ結合に変化し易い。Ｓｉ
−ＯＨ結合が表面に現れたシリケートグラス膜は水分を
吸着し易い。シリケートグラス膜表面に水分が吸着され
ると、比誘電率を上げてしまうのみならず、層間絶縁膜
に形成したビアホールの内壁に水分が吸着され、層間コ
ンタクト抵抗の上昇の原因になる。
【０００６】本発明の目的は、比誘電率の小さい層間絶
縁膜を用い、かつ層間コンタクト抵抗の増加を防止する
ことが可能な多層配線の作製方法を提供することであ
る。
縁膜を用い、かつ層間コンタクト抵抗の増加を防止する
ことが可能な多層配線の作製方法を提供することであ
る。
【０００７】
【課題を解決するための手段】本発明の一観点による
と、半導体基板上に、Ｓｉ−Ｈ結合を含むシリケートグ
ラスからなる層間絶縁膜を堆積する工程と、前記層間絶
縁膜の上に、レジストパターンを形成する工程と、前記
レジストパターンをマスクとして前記層間絶縁膜を部分
的にエッチングし、該レジストパターンの開口部分にビ
アホールを形成する工程と、基板温度を１５０℃以下と
し、前記レジストパターンを、該レジストパターンをア
ッシング可能なプラズマ中でアッシング処理する工程
と、前記ビアホール内に導電層を形成する工程とを含む
半導体装置の製造方法が提供される。
と、半導体基板上に、Ｓｉ−Ｈ結合を含むシリケートグ
ラスからなる層間絶縁膜を堆積する工程と、前記層間絶
縁膜の上に、レジストパターンを形成する工程と、前記
レジストパターンをマスクとして前記層間絶縁膜を部分
的にエッチングし、該レジストパターンの開口部分にビ
アホールを形成する工程と、基板温度を１５０℃以下と
し、前記レジストパターンを、該レジストパターンをア
ッシング可能なプラズマ中でアッシング処理する工程
と、前記ビアホール内に導電層を形成する工程とを含む
半導体装置の製造方法が提供される。
【０００８】本発明の他の観点によると、表面の一部に
導電性領域が表出した基板の該表面上に、Ｓｉ−Ｈ結合
を含むシリケートグラスからなる層間絶縁膜を堆積する
工程と、前記層間絶縁膜の上に、前記導電性領域の一部
と重なる位置に開口を有するレジストパターンを形成す
る工程と、前記レジストパターンをマスクとして前記層
間絶縁膜を部分的にエッチングし、該レジストパターン
の開口部分にビアホールを形成する工程と、基板温度を
１５０℃以下とし、前記レジストパターンを該レジスト
パターンをアッシング可能なプラズマ中でアッシング処
理する工程と、前記層間絶縁膜の上に、前記ビアホール
を介して前記導電性領域に電気的に接続された配線を形
成する工程とを含む多層配線の作製方法が提供される。
導電性領域が表出した基板の該表面上に、Ｓｉ−Ｈ結合
を含むシリケートグラスからなる層間絶縁膜を堆積する
工程と、前記層間絶縁膜の上に、前記導電性領域の一部
と重なる位置に開口を有するレジストパターンを形成す
る工程と、前記レジストパターンをマスクとして前記層
間絶縁膜を部分的にエッチングし、該レジストパターン
の開口部分にビアホールを形成する工程と、基板温度を
１５０℃以下とし、前記レジストパターンを該レジスト
パターンをアッシング可能なプラズマ中でアッシング処
理する工程と、前記層間絶縁膜の上に、前記ビアホール
を介して前記導電性領域に電気的に接続された配線を形
成する工程とを含む多層配線の作製方法が提供される。
【０００９】レジストパターンのアッシング時の基板温
度を１５０℃以下としているため、シリケートグラスか
らなる層間絶縁膜中のＳｉ−Ｈ結合部分の酸化を抑制す
ることができる。アッシング後も多くのＳｉ−Ｈ結合が
残るため、シリケートグラスの低誘電率を保ち、かつ表
面の撥水性を維持することができる。ビアホール内に露
出したシリケートグラス表面に水分が吸着されにくいた
め、安定して上下配線の接続を行うことが可能になる。
度を１５０℃以下としているため、シリケートグラスか
らなる層間絶縁膜中のＳｉ−Ｈ結合部分の酸化を抑制す
ることができる。アッシング後も多くのＳｉ−Ｈ結合が
残るため、シリケートグラスの低誘電率を保ち、かつ表
面の撥水性を維持することができる。ビアホール内に露
出したシリケートグラス表面に水分が吸着されにくいた
め、安定して上下配線の接続を行うことが可能になる。
【００１０】
【発明の実施の形態】図１Ａ〜１Ｃを参照して、本発明
の実施例による多層配線の作製方法を説明する。
の実施例による多層配線の作製方法を説明する。
【００１１】図１Ａに示すように、シリコン基板１の表
面上に、例えば熱酸化等によりＳｉＯ2 膜２を形成す
る。ＳｉＯ2 膜２の表面上に、厚さ５０ｎｍのＴｉＮ膜
３ａ、厚さ２００ｎｍのＡｌ膜３ｂ、厚さ５０ｎｍのＴ
ｉＮ膜３ｃの３層構造の１層目配線３を形成する。Ｔｉ
Ｎ膜３ａ及び３ｃの堆積は、例えばＴｉのターゲットを
ＡｒとＮ2 の混合雰囲気中で反応性スパッタリングする
ことにより行う。Ａｌ膜３ｂの堆積は、例えばＡｌのタ
ーゲットをＡｒ雰囲気中でスパッタリングすることによ
り行う。３層構造のパターニングは、所定のレジストパ
ターンをマスクとし、Ｃｌ2 とＢＣｌ3 を用いた反応性
イオンエッチング（ＲＩＥ）により行う。下層のＴｉＮ
膜３ａは、１層目配線３とＳｉＯ2 膜２との密着性を高
めるための層である。上層のＴｉＮ膜３ｃは、Ａｌ膜３
ｂのエレクトロマイグレーション耐性を高めるための層
であり、露光時の反射防止膜としても作用する。
面上に、例えば熱酸化等によりＳｉＯ2 膜２を形成す
る。ＳｉＯ2 膜２の表面上に、厚さ５０ｎｍのＴｉＮ膜
３ａ、厚さ２００ｎｍのＡｌ膜３ｂ、厚さ５０ｎｍのＴ
ｉＮ膜３ｃの３層構造の１層目配線３を形成する。Ｔｉ
Ｎ膜３ａ及び３ｃの堆積は、例えばＴｉのターゲットを
ＡｒとＮ2 の混合雰囲気中で反応性スパッタリングする
ことにより行う。Ａｌ膜３ｂの堆積は、例えばＡｌのタ
ーゲットをＡｒ雰囲気中でスパッタリングすることによ
り行う。３層構造のパターニングは、所定のレジストパ
ターンをマスクとし、Ｃｌ2 とＢＣｌ3 を用いた反応性
イオンエッチング（ＲＩＥ）により行う。下層のＴｉＮ
膜３ａは、１層目配線３とＳｉＯ2 膜２との密着性を高
めるための層である。上層のＴｉＮ膜３ｃは、Ａｌ膜３
ｂのエレクトロマイグレーション耐性を高めるための層
であり、露光時の反射防止膜としても作用する。
【００１２】配線３を覆うように、基板全面にＳｉ−Ｈ
結合を含むシリケートグラス膜４を形成する。以下、シ
リケートグラス膜４の形成方法を説明する。
結合を含むシリケートグラス膜４を形成する。以下、シ
リケートグラス膜４の形成方法を説明する。
【００１３】基板表面上に、ハイドロジェンシルセスキ
オキサン（ＨＳＱ）を、回転数約３０００ｒｐｍでスピ
ン塗布する。この条件は、平坦面上に厚さ約３００ｎｍ
のシリケートグラス膜が形成される条件である。ＨＳＱ
は、ダウコーニング社から、ＦＯｘ−１５の商品名で市
販されている。ＨＳＱのスピン塗布後、ホットプレート
を用いて１回目の熱処理を行い、溶媒を蒸発させる。１
回目の熱処理は、例えば温度１５０〜３５０℃で約１〜
３分間行う。
オキサン（ＨＳＱ）を、回転数約３０００ｒｐｍでスピ
ン塗布する。この条件は、平坦面上に厚さ約３００ｎｍ
のシリケートグラス膜が形成される条件である。ＨＳＱ
は、ダウコーニング社から、ＦＯｘ−１５の商品名で市
販されている。ＨＳＱのスピン塗布後、ホットプレート
を用いて１回目の熱処理を行い、溶媒を蒸発させる。１
回目の熱処理は、例えば温度１５０〜３５０℃で約１〜
３分間行う。
【００１４】その後、窒素雰囲気の加熱炉内で第２回目
の熱処理を行う。第２回目の熱処理は、例えば温度３５
０〜４５０℃で３０分〜２時間行う。このようにして形
成されたシリケートグラス膜４は、配線３の上面上の領
域で薄くなり、その他の領域上で厚くなる。
の熱処理を行う。第２回目の熱処理は、例えば温度３５
０〜４５０℃で３０分〜２時間行う。このようにして形
成されたシリケートグラス膜４は、配線３の上面上の領
域で薄くなり、その他の領域上で厚くなる。
【００１５】第１回目及び第２回目の熱処理温度、熱処
理時間、熱処理雰囲気等の条件により、成膜されたシリ
ケートグラス膜中のＳｉ−Ｈ結合の含有量が変化し、そ
の変化に伴って比誘電率も変化する。第１回目及び第２
回目のこれらの条件を、成膜後のシリケートグラス膜の
比誘電率が３．５以下になるように制御することが好ま
しく、３．０以下となるように制御することがより好ま
しい。または、シリケートグラス膜中のＨ原子の含有量
が１７〜２８原子％となるように制御することが好まし
い。
理時間、熱処理雰囲気等の条件により、成膜されたシリ
ケートグラス膜中のＳｉ−Ｈ結合の含有量が変化し、そ
の変化に伴って比誘電率も変化する。第１回目及び第２
回目のこれらの条件を、成膜後のシリケートグラス膜の
比誘電率が３．５以下になるように制御することが好ま
しく、３．０以下となるように制御することがより好ま
しい。または、シリケートグラス膜中のＨ原子の含有量
が１７〜２８原子％となるように制御することが好まし
い。
【００１６】シリケートグラス膜４の表面上に、ＳｉＨ
4 とＯ2 を用いた化学気相堆積（ＣＶＤ）により、Ｓｉ
Ｏ2 膜５を堆積する。化学機械研磨（ＣＭＰ）により、
ＳｉＯ2 膜５の表面を平坦化する。配線３の形成されて
いない領域におけるシリケートグラス膜４とＳｉＯ2 膜
５との合計の膜厚が７５０ｎｍとなるようにする。
4 とＯ2 を用いた化学気相堆積（ＣＶＤ）により、Ｓｉ
Ｏ2 膜５を堆積する。化学機械研磨（ＣＭＰ）により、
ＳｉＯ2 膜５の表面を平坦化する。配線３の形成されて
いない領域におけるシリケートグラス膜４とＳｉＯ2 膜
５との合計の膜厚が７５０ｎｍとなるようにする。
【００１７】ＳｉＯ2 膜５の表面上にレジスト膜６を塗
布する。このレジスト膜６の配線３の一部と重なる位置
に、直径０．３μｍの開口７を形成する。
布する。このレジスト膜６の配線３の一部と重なる位置
に、直径０．３μｍの開口７を形成する。
【００１８】図１Ｂに示すように、レジスト膜６の開口
７を通してＳｉＯ2 膜５とシリケートグラス膜４をエッ
チングし、ビアホール８を形成する。ＳｉＯ2 膜５とシ
リケートグラス膜４のエッチングは、例えばＣＨ4 、Ｃ
ＨＦ3 、及びＡｒを用いたＲＩＥにより行う。
７を通してＳｉＯ2 膜５とシリケートグラス膜４をエッ
チングし、ビアホール８を形成する。ＳｉＯ2 膜５とシ
リケートグラス膜４のエッチングは、例えばＣＨ4 、Ｃ
ＨＦ3 、及びＡｒを用いたＲＩＥにより行う。
【００１９】ビアホール８の形成後、レジスト膜６を酸
素を含むプラズマを用いてアッシング処理し、除去す
る。以下、レジスト膜のアッシング方法について説明す
る。
素を含むプラズマを用いてアッシング処理し、除去す
る。以下、レジスト膜のアッシング方法について説明す
る。
【００２０】図２は、平行平板型アッシング装置の概略
断面図を示す。処理容器３０内に、直径約３２ｃｍの基
板ホルダ３４が配置され、その上面に処理基板３７が載
置される。基板ホルダ３４内には、加熱手段３８が設置
されており、処理基板３７を所望の温度まで加熱するこ
とができる。基板ホルダ３４に対向する位置に、平板状
の対向電極３１が配置されている。基板ホルダ３４に
は、発振周波数１３．５６ＭＨｚの高周波電源３６が接
続されており、対向電極３１と基板ホルダ３４との間に
高周波電圧を印加することができる。
断面図を示す。処理容器３０内に、直径約３２ｃｍの基
板ホルダ３４が配置され、その上面に処理基板３７が載
置される。基板ホルダ３４内には、加熱手段３８が設置
されており、処理基板３７を所望の温度まで加熱するこ
とができる。基板ホルダ３４に対向する位置に、平板状
の対向電極３１が配置されている。基板ホルダ３４に
は、発振周波数１３．５６ＭＨｚの高周波電源３６が接
続されており、対向電極３１と基板ホルダ３４との間に
高周波電圧を印加することができる。
【００２１】処理容器３０の下部に設けられた排気管３
２により、処理容器３０内が排気される。処理容器３０
の側壁上部に配置されたガス導入管３３から処理ガスが
導入される。処理容器３０内に導入された処理ガスは、
基板ホルダ３４と対向電極３１との間に発生する高周波
電界によりプラズマ化される。
２により、処理容器３０内が排気される。処理容器３０
の側壁上部に配置されたガス導入管３３から処理ガスが
導入される。処理容器３０内に導入された処理ガスは、
基板ホルダ３４と対向電極３１との間に発生する高周波
電界によりプラズマ化される。
【００２２】基板ホルダ３４に印加される高周波電圧に
より、処理基板３７の表面に、その法線方向成分を有す
る高周波電界を発生させることができる。この高周波電
界により、基板近傍のプラズマに基板法線方向に関して
方向性が付与される。ガス導入管３３から酸素ガスを導
入し、酸素プラズマを基板３７上に供給することによ
り、処理基板３７の表面上に形成されたレジスト膜をア
ッシングし除去することができる。
より、処理基板３７の表面に、その法線方向成分を有す
る高周波電界を発生させることができる。この高周波電
界により、基板近傍のプラズマに基板法線方向に関して
方向性が付与される。ガス導入管３３から酸素ガスを導
入し、酸素プラズマを基板３７上に供給することによ
り、処理基板３７の表面上に形成されたレジスト膜をア
ッシングし除去することができる。
【００２３】図１Ｂに示すように、ビアホール８を形成
した後の基板を、図２に示すアッシング装置の基板ホル
ダ３４に載置する。基板温度を１５０℃、処理容器３０
内の圧力を３００ｍＴｏｒｒ、高周波電力を３５０Ｗと
し、酸素プラズマ中でレジスト膜６をアッシングする。
した後の基板を、図２に示すアッシング装置の基板ホル
ダ３４に載置する。基板温度を１５０℃、処理容器３０
内の圧力を３００ｍＴｏｒｒ、高周波電力を３５０Ｗと
し、酸素プラズマ中でレジスト膜６をアッシングする。
【００２４】図１Ｃに示すように、ビアホール８内を導
電性プラグ９で埋め込む。導電性プラグ９は、ビアホー
ル８の内面上に堆積したＴｉＮ膜９ａとビアホール内部
を埋め尽くすタングステン（Ｗ）領域９ｂにより構成さ
れる。導電性プラグ９は、例えばＴｉＮ膜とＷ膜とを基
板全面に堆積した後、ＣＭＰを行って余分なＴｉＮ膜と
Ｗ膜を除去することにより形成される。
電性プラグ９で埋め込む。導電性プラグ９は、ビアホー
ル８の内面上に堆積したＴｉＮ膜９ａとビアホール内部
を埋め尽くすタングステン（Ｗ）領域９ｂにより構成さ
れる。導電性プラグ９は、例えばＴｉＮ膜とＷ膜とを基
板全面に堆積した後、ＣＭＰを行って余分なＴｉＮ膜と
Ｗ膜を除去することにより形成される。
【００２５】ＳｉＯ2 膜５の表面上に、導電性プラグ９
に接続された２層目の配線１０を形成する。２層目の配
線１０は、１層目の配線３と同様に、ＴｉＮ膜１０ａ、
Ａｌ膜１０ｂ、及びＴｉＮ膜１０ｃの３層構造を有し、
１層目の配線３と同様の方法で形成される。
に接続された２層目の配線１０を形成する。２層目の配
線１０は、１層目の配線３と同様に、ＴｉＮ膜１０ａ、
Ａｌ膜１０ｂ、及びＴｉＮ膜１０ｃの３層構造を有し、
１層目の配線３と同様の方法で形成される。
【００２６】図３は、図１Ａ〜１Ｃの方法で形成した多
層配線構造のビアコンタクト抵抗の累積度数を示すグラ
フである。横軸は図１Ｃに示す１層目の配線３と２層目
の配線１０との間のビアコンタクト抵抗を単位Ωで表
し、縦軸は累積度数を百分率で表す。全ての試料におい
て、ビアコンタクト抵抗は４Ω以下であり、高い歩留り
が得られている。
層配線構造のビアコンタクト抵抗の累積度数を示すグラ
フである。横軸は図１Ｃに示す１層目の配線３と２層目
の配線１０との間のビアコンタクト抵抗を単位Ωで表
し、縦軸は累積度数を百分率で表す。全ての試料におい
て、ビアコンタクト抵抗は４Ω以下であり、高い歩留り
が得られている。
【００２７】図４Ａ〜４Ｃは、上記実施例の図１Ｂの工
程で、それぞれ基板温度を１８０℃、２００℃、及び２
５０℃としてレジスト膜６のアッシングを行った場合
の、ビアコンタクト抵抗の累積度数を示すグラフであ
る。基板温度を１８０℃、２００℃、及び２５０℃とし
た場合の歩留りは、それぞれ約９０％、約７０％、及び
約３０％である。この実験結果からわかるように、高い
歩留りを維持するためには、レジストパターンのアッシ
ング時の基板温度を１５０℃以下とすることが好まし
い。
程で、それぞれ基板温度を１８０℃、２００℃、及び２
５０℃としてレジスト膜６のアッシングを行った場合
の、ビアコンタクト抵抗の累積度数を示すグラフであ
る。基板温度を１８０℃、２００℃、及び２５０℃とし
た場合の歩留りは、それぞれ約９０％、約７０％、及び
約３０％である。この実験結果からわかるように、高い
歩留りを維持するためには、レジストパターンのアッシ
ング時の基板温度を１５０℃以下とすることが好まし
い。
【００２８】歩留り低下の原因は以下のように推察され
る。図１Ｂに示すレジスト膜６のアッシング時に、ビア
ホール８の内周面下部において、シリケートグラス膜４
が酸素プラズマにさらされる。レジスト膜のアッシング
速度を高めるために基板温度を高くすると、シリケート
グラス膜４の表面においてＳｉ−Ｈ結合部分が酸化され
てＳｉ−ＯＨ結合となり、水分を吸着しやすくなる。レ
ジスト膜６の除去後、基板を大気中に取り出した時に、
シリケートグラス膜４の露出した表面に水分が吸着され
る。この水分が図１Ｃに示す導電性プラグ９の形成を阻
害するため、歩留りが低下するものと推察される。
る。図１Ｂに示すレジスト膜６のアッシング時に、ビア
ホール８の内周面下部において、シリケートグラス膜４
が酸素プラズマにさらされる。レジスト膜のアッシング
速度を高めるために基板温度を高くすると、シリケート
グラス膜４の表面においてＳｉ−Ｈ結合部分が酸化され
てＳｉ−ＯＨ結合となり、水分を吸着しやすくなる。レ
ジスト膜６の除去後、基板を大気中に取り出した時に、
シリケートグラス膜４の露出した表面に水分が吸着され
る。この水分が図１Ｃに示す導電性プラグ９の形成を阻
害するため、歩留りが低下するものと推察される。
【００２９】次に、アッシング時における基板温度とシ
リケートグラス膜の酸化の程度を評価するために行った
評価実験の結果について説明する。
リケートグラス膜の酸化の程度を評価するために行った
評価実験の結果について説明する。
【００３０】評価実験は、上記実施例の図１Ａに示すシ
リケートグラス膜４と同様の方法により、シリコン基板
表面上に形成したシリケートグラス膜について行った。
図２に示すアッシング装置を用いてこのシリケートグラ
ス膜を酸素プラズマに晒し、プラズマに晒した後のシリ
ケートグラス膜の赤外線吸光分析を行った。Ｓｉ−Ｈ結
合に対応する吸収ピークの大きさの減少量から、Ｓｉ−
Ｈ結合の減少量を評価した。
リケートグラス膜４と同様の方法により、シリコン基板
表面上に形成したシリケートグラス膜について行った。
図２に示すアッシング装置を用いてこのシリケートグラ
ス膜を酸素プラズマに晒し、プラズマに晒した後のシリ
ケートグラス膜の赤外線吸光分析を行った。Ｓｉ−Ｈ結
合に対応する吸収ピークの大きさの減少量から、Ｓｉ−
Ｈ結合の減少量を評価した。
【００３１】図５は、シリケートグラス膜の光透過率の
スペクトルの一例を示す。横軸は波数を単位ｃｍ-1で表
し、縦軸は透過率を任意目盛りで表す。波数２３５０ｃ
ｍ-1近傍にＳｉ−Ｈ結合に対応する鋭い吸収ピークが現
れている。
スペクトルの一例を示す。横軸は波数を単位ｃｍ-1で表
し、縦軸は透過率を任意目盛りで表す。波数２３５０ｃ
ｍ-1近傍にＳｉ−Ｈ結合に対応する鋭い吸収ピークが現
れている。
【００３２】図６は、Ｓｉ−Ｈ結合に対応する吸収ピー
クの大きさを、酸素プラズマ処理時の基板温度の関数と
して示す。横軸は、酸素プラズマ処理時の基板温度を単
位℃で表し、縦軸はＳｉ−Ｈ結合に対応する吸収ピーク
の大きさを、酸素プラズマ処理前の吸収ピークの大きさ
を１００とした相対値で表す。
クの大きさを、酸素プラズマ処理時の基板温度の関数と
して示す。横軸は、酸素プラズマ処理時の基板温度を単
位℃で表し、縦軸はＳｉ−Ｈ結合に対応する吸収ピーク
の大きさを、酸素プラズマ処理前の吸収ピークの大きさ
を１００とした相対値で表す。
【００３３】基板温度を高くするに従って吸収ピークが
小さくなっている。これは、酸素プラズマによりＳｉ−
Ｈ結合がＳｉ−ＯＨ結合に変化したためである。シリケ
ートグラス膜の比誘電率を低く保ち、かつシリケートグ
ラス膜表面の十分な撥水性を保つために、酸素プラズマ
処理時の基板温度を１５０℃以下とすることが好まし
い。この条件を上記実施例に当てはめると、図１Ｂに示
すレジスト膜６のアッシング時の基板温度を１５０℃以
下とすることが好ましいことになる。
小さくなっている。これは、酸素プラズマによりＳｉ−
Ｈ結合がＳｉ−ＯＨ結合に変化したためである。シリケ
ートグラス膜の比誘電率を低く保ち、かつシリケートグ
ラス膜表面の十分な撥水性を保つために、酸素プラズマ
処理時の基板温度を１５０℃以下とすることが好まし
い。この条件を上記実施例に当てはめると、図１Ｂに示
すレジスト膜６のアッシング時の基板温度を１５０℃以
下とすることが好ましいことになる。
【００３４】次に、図２に示す基板ホルダに高周波電圧
を印加することの効果について説明する。レジスト膜の
アッシング時の基板温度が低くなると、アッシング速度
が低下する。このため、通常基板温度を２５０℃程度と
してアッシングを行っていた。本実施例の場合には、基
板温度を１５０℃としているため、アッシング速度の低
下が予測される。下表に、基板温度及び高周波バイアス
電圧印加の有無とアッシング速度との関係を示す。な
お、バイアス無しの例は、マイクロ波ダウンフロー型の
プラズマ装置を用いてアッシングを行った結果を示す。
バイアス有りの例は、図２に示す平行平板型のプラズマ
装置を用い、処理容器内の圧力を３００ｍＴｏｒｒ、高
周波バイアスの供給電力を３５０Ｗとしてアッシングを
行った結果を示す。
を印加することの効果について説明する。レジスト膜の
アッシング時の基板温度が低くなると、アッシング速度
が低下する。このため、通常基板温度を２５０℃程度と
してアッシングを行っていた。本実施例の場合には、基
板温度を１５０℃としているため、アッシング速度の低
下が予測される。下表に、基板温度及び高周波バイアス
電圧印加の有無とアッシング速度との関係を示す。な
お、バイアス無しの例は、マイクロ波ダウンフロー型の
プラズマ装置を用いてアッシングを行った結果を示す。
バイアス有りの例は、図２に示す平行平板型のプラズマ
装置を用い、処理容器内の圧力を３００ｍＴｏｒｒ、高
周波バイアスの供給電力を３５０Ｗとしてアッシングを
行った結果を示す。
【００３５】
【表１】
【００３６】高周波バイアス電圧を印加しない場合に
は、基板温度を高くするに従って、アッシング速度が速
くなっている。基板温度が１５０℃の場合、高周波バイ
アス電圧を印加することによって、アッシング速度が
０．６μｍ／分から２．０μｍ／分まで上昇している。
このように、アッシング時の基板温度を低くしたことに
よるアッシング速度の低下を、高周波バイアス電圧の印
加により補うことができる。
は、基板温度を高くするに従って、アッシング速度が速
くなっている。基板温度が１５０℃の場合、高周波バイ
アス電圧を印加することによって、アッシング速度が
０．６μｍ／分から２．０μｍ／分まで上昇している。
このように、アッシング時の基板温度を低くしたことに
よるアッシング速度の低下を、高周波バイアス電圧の印
加により補うことができる。
【００３７】上記実施例では、平行平板型のアッシング
装置を用いてレジストパターンをアッシングした場合を
説明したが、プラズマに方向性を付与できる誘導結合プ
ラズマ（ＩＣＰ）装置、電子サイクロトロン共鳴（ＥＣ
Ｒ）プラズマ装置等を用いても、同様の効果が期待でき
るであろう。
装置を用いてレジストパターンをアッシングした場合を
説明したが、プラズマに方向性を付与できる誘導結合プ
ラズマ（ＩＣＰ）装置、電子サイクロトロン共鳴（ＥＣ
Ｒ）プラズマ装置等を用いても、同様の効果が期待でき
るであろう。
【００３８】次に、本発明の他の実施例について説明す
る。上記実施例では、シリケートグラス膜を形成するた
めの原料液としてＨＳＱを用いたが、他の実施例では、
ＨＳＱにフルオロトリクロロシラン（ＦＳｉＣｌ3 ）を
２〜７重量％導入した原料液を用いる。その他の条件
は、上記実施例と同様である。ＨＳＱにフルオロトリク
ロロシランを導入して合成したシリケートグラス膜原料
液には、Ｓｉ−Ｆ結合が含まれる。この原料液を用いて
形成したシリケートグラス膜中には、Ｓｉ−Ｈ結合とＳ
ｉ−Ｆ結合が含まれる。
る。上記実施例では、シリケートグラス膜を形成するた
めの原料液としてＨＳＱを用いたが、他の実施例では、
ＨＳＱにフルオロトリクロロシラン（ＦＳｉＣｌ3 ）を
２〜７重量％導入した原料液を用いる。その他の条件
は、上記実施例と同様である。ＨＳＱにフルオロトリク
ロロシランを導入して合成したシリケートグラス膜原料
液には、Ｓｉ−Ｆ結合が含まれる。この原料液を用いて
形成したシリケートグラス膜中には、Ｓｉ−Ｈ結合とＳ
ｉ−Ｆ結合が含まれる。
【００３９】シリケートグラス膜中にＳｉ−Ｆ結合を含
有させることにより、より比誘電率を小さくすることが
できる。この場合には、上記実施例の図１Ａに示すシリ
ケートグラス膜４を形成するためのスピン塗布後の１回
目の熱処理及び２回目の熱処理の条件を、シリケートグ
ラス膜４の比誘電率が３．０以下となるように制御する
ことが好ましく、２．５以下となるように制御すること
がより好ましい。
有させることにより、より比誘電率を小さくすることが
できる。この場合には、上記実施例の図１Ａに示すシリ
ケートグラス膜４を形成するためのスピン塗布後の１回
目の熱処理及び２回目の熱処理の条件を、シリケートグ
ラス膜４の比誘電率が３．０以下となるように制御する
ことが好ましく、２．５以下となるように制御すること
がより好ましい。
【００４０】ＨＳＱにフルオロトリクロロシランを導入
した原料液を用い、上記実施例の図６に示す評価実験と
同様の実験を行った。
した原料液を用い、上記実施例の図６に示す評価実験と
同様の実験を行った。
【００４１】図７は、この評価実験の結果を示す。横軸
は、酸素プラズマ処理時の基板温度を単位℃で表し、縦
軸はＳｉ−Ｈ結合に対応する吸収ピークの大きさを、酸
素プラズマ処理前の吸収ピークの大きさを１００とした
相対値で表す。なお、Ｓｉ−Ｆ結合はＳｉ−Ｈ結合に比
べて安定であり、酸素プラズマ処理により変化しにくい
ため、図６の場合と同様にＳｉ−Ｈ結合に対応する吸収
ピークの大きさにより、シリケートグラス膜の評価を行
った。
は、酸素プラズマ処理時の基板温度を単位℃で表し、縦
軸はＳｉ−Ｈ結合に対応する吸収ピークの大きさを、酸
素プラズマ処理前の吸収ピークの大きさを１００とした
相対値で表す。なお、Ｓｉ−Ｆ結合はＳｉ−Ｈ結合に比
べて安定であり、酸素プラズマ処理により変化しにくい
ため、図６の場合と同様にＳｉ−Ｈ結合に対応する吸収
ピークの大きさにより、シリケートグラス膜の評価を行
った。
【００４２】基板温度を高くするに従って吸収ピークが
小さくなっている。シリケートグラス膜の比誘電率を低
く保ち、かつシリケートグラス膜表面の十分な撥水性を
保つために、上記実施例の場合と同様に、酸素プラズマ
処理時の基板温度を１５０℃以下とすることが好まし
い。
小さくなっている。シリケートグラス膜の比誘電率を低
く保ち、かつシリケートグラス膜表面の十分な撥水性を
保つために、上記実施例の場合と同様に、酸素プラズマ
処理時の基板温度を１５０℃以下とすることが好まし
い。
【００４３】図８は、上記他の実施例により形成した２
層配線構造の歩留りを示すグラフである。シリケートグ
ラス膜の原料液が異なること以外は、図１Ａ〜１Ｃで説
明した実施例の場合と同様の方法で２層配線構造を作製
した。約９６％の試料において、ビアコンタクト抵抗が
約３Ω以下となり、高い歩留りが得られている。
層配線構造の歩留りを示すグラフである。シリケートグ
ラス膜の原料液が異なること以外は、図１Ａ〜１Ｃで説
明した実施例の場合と同様の方法で２層配線構造を作製
した。約９６％の試料において、ビアコンタクト抵抗が
約３Ω以下となり、高い歩留りが得られている。
【００４４】上記実施例ではシリケートグラス原料とし
てＨＳＱを用いた場合を説明したが、その他の原料を用
いてもよい。例えば、トリエトキシシランを加水分解、
縮重合させたシリケートグラス原料（例えば、東京応化
製のＴｙｐｅ１２）等を用いてもよい。また、上記実施
例ではレジスト膜のアッシングを酸素プラズマを用いて
行う場合を説明したが、レジスト膜のアッシング可能な
酸素プラズマ以外のプラズマを用いてもよい。例えば、
ＣＦ4 、ＣＦ4 ＋Ｏ2 等のプラズマを用いてもよい。
てＨＳＱを用いた場合を説明したが、その他の原料を用
いてもよい。例えば、トリエトキシシランを加水分解、
縮重合させたシリケートグラス原料（例えば、東京応化
製のＴｙｐｅ１２）等を用いてもよい。また、上記実施
例ではレジスト膜のアッシングを酸素プラズマを用いて
行う場合を説明したが、レジスト膜のアッシング可能な
酸素プラズマ以外のプラズマを用いてもよい。例えば、
ＣＦ4 、ＣＦ4 ＋Ｏ2 等のプラズマを用いてもよい。
【００４５】また、上記実施例では、高周波バイアスの
供給電力を３５０Ｗとしたが、１００〜４００Ｗとして
もよい。すなわち、約０．５〜２．３Ｗ／ｃｍ2 として
もよい。
供給電力を３５０Ｗとしたが、１００〜４００Ｗとして
もよい。すなわち、約０．５〜２．３Ｗ／ｃｍ2 として
もよい。
【００４６】図９は、上記実施例もしくは他の実施例に
よる層間絶縁膜の形成方法を用いて作製した半導体装置
の一例を示す。
よる層間絶縁膜の形成方法を用いて作製した半導体装置
の一例を示す。
【００４７】シリコン基板５０の表面上にフィールド酸
化膜５１が形成され、活性領域が画定されている。１つ
の活性領域内にＭＯＳトランジスタ５２が形成され、他
の１つの活性領域内に不純物拡散領域５３が形成されて
いる。図の中央のフィールド酸化膜５１の上にポリシリ
コン等からなる配線５４が形成されている。ＭＯＳトラ
ンジスタ５２のドレイン領域５２Ｄと配線５４とがＣｏ
Ｓｉ等からなる局所配線５５により接続されている。
化膜５１が形成され、活性領域が画定されている。１つ
の活性領域内にＭＯＳトランジスタ５２が形成され、他
の１つの活性領域内に不純物拡散領域５３が形成されて
いる。図の中央のフィールド酸化膜５１の上にポリシリ
コン等からなる配線５４が形成されている。ＭＯＳトラ
ンジスタ５２のドレイン領域５２Ｄと配線５４とがＣｏ
Ｓｉ等からなる局所配線５５により接続されている。
【００４８】ＭＯＳトランジスタ５２、不純物拡散領域
５３、配線５４、及び局所配線５５を覆うようにＳｉＯ
2 からなる層間絶縁膜６０が形成されている。層間絶縁
膜６０に形成されたコンタクトホールを介して、複数の
１層目の配線６１が、それぞれＭＯＳトランジスタ５２
のソース領域５２Ｓ、及び不純物拡散領域５３に接続さ
れている。
５３、配線５４、及び局所配線５５を覆うようにＳｉＯ
2 からなる層間絶縁膜６０が形成されている。層間絶縁
膜６０に形成されたコンタクトホールを介して、複数の
１層目の配線６１が、それぞれＭＯＳトランジスタ５２
のソース領域５２Ｓ、及び不純物拡散領域５３に接続さ
れている。
【００４９】１層目の配線６１の上に、２層目の層間絶
縁膜６５、２層目の配線７１、３層目の層間絶縁膜７
０、３層目の配線７６、４層目の層間絶縁膜７５、４層
目の配線８１、５層目の層間絶縁膜８０、５層目の配線
８２、及びカバー膜８５がこの順番に積層されている。
各配線は、図１Ａの配線３と同様に、ＴｉＮ／Ａｌ／Ｔ
ｉＮの３層構造とされている。
縁膜６５、２層目の配線７１、３層目の層間絶縁膜７
０、３層目の配線７６、４層目の層間絶縁膜７５、４層
目の配線８１、５層目の層間絶縁膜８０、５層目の配線
８２、及びカバー膜８５がこの順番に積層されている。
各配線は、図１Ａの配線３と同様に、ＴｉＮ／Ａｌ／Ｔ
ｉＮの３層構造とされている。
【００５０】１層目の配線６１と２層目の配線７１と
は、２層目の層間絶縁膜６５に形成されたビアホール内
を埋め尽くす導電性プラグ６２を介して接続される。２
層目と３層目の配線７１と７６、及び３層目と４層目の
配線７６と８１との間も、同様にそれぞれ導電性プラグ
７２及び７７を介して接続される。各導電性プラグは、
図１Ｃの導電性プラグ９と同様に、ビアホールの内面上
に形成されたＴｉＮ膜とビアホール内を埋め尽くすタン
グステン領域により構成される。４層目の配線８１と５
層目の配線８２との間は、寸法のマージンが大きいため
導電性プラグを介さず直接接続される。
は、２層目の層間絶縁膜６５に形成されたビアホール内
を埋め尽くす導電性プラグ６２を介して接続される。２
層目と３層目の配線７１と７６、及び３層目と４層目の
配線７６と８１との間も、同様にそれぞれ導電性プラグ
７２及び７７を介して接続される。各導電性プラグは、
図１Ｃの導電性プラグ９と同様に、ビアホールの内面上
に形成されたＴｉＮ膜とビアホール内を埋め尽くすタン
グステン領域により構成される。４層目の配線８１と５
層目の配線８２との間は、寸法のマージンが大きいため
導電性プラグを介さず直接接続される。
【００５１】３層目の層間絶縁膜７０は、下層のシリケ
ートグラス膜７０ａと上層のＳｉＯ 2 膜７０ｂとの２層
により構成されている。４層目の層間絶縁膜７５も、同
様にシリケートグラス膜７５ａとＳｉＯ2 膜７５ｂとの
２層により構成されている。すなわち、これらの層間絶
縁膜７０及び７５は、図１Ｃに示す層間絶縁膜４及び５
の２層構造と同様の構成である。なお、その他の層間絶
縁膜を、Ｓｉ−Ｈ結合を含むシリケートグラス膜とＣＶ
ＤによるＳｉＯ2 膜の２層構造としてもよい。例えば、
最下層の層間絶縁膜６０を、２層構造としてもよい。ま
た、各層間絶縁膜を、Ｓｉ−Ｈ結合を含むシリケートグ
ラス膜１層で構成してもよい。
ートグラス膜７０ａと上層のＳｉＯ 2 膜７０ｂとの２層
により構成されている。４層目の層間絶縁膜７５も、同
様にシリケートグラス膜７５ａとＳｉＯ2 膜７５ｂとの
２層により構成されている。すなわち、これらの層間絶
縁膜７０及び７５は、図１Ｃに示す層間絶縁膜４及び５
の２層構造と同様の構成である。なお、その他の層間絶
縁膜を、Ｓｉ−Ｈ結合を含むシリケートグラス膜とＣＶ
ＤによるＳｉＯ2 膜の２層構造としてもよい。例えば、
最下層の層間絶縁膜６０を、２層構造としてもよい。ま
た、各層間絶縁膜を、Ｓｉ−Ｈ結合を含むシリケートグ
ラス膜１層で構成してもよい。
【００５２】各層の配線の形成、層間絶縁膜の堆積、ビ
アホールの形成、レジスト膜のアッシング、導電性プラ
グの形成は、上記実施例若しくは他の実施例の場合と同
様の方法で行われる。２層目の配線７１のうち相互に隣
接する配線の間は、比誘電率の小さなシリケートグラス
膜７０ａで埋められている。３層目の配線７６に関して
も同様である。このため、配線間の寄生容量が低減さ
れ、半導体装置の動作速度を向上させることができる。
図９に示す多層配線構造を採用したリングオシレータを
作製したところ、ＣＶＤによるＳｉＯ2 からなる層間絶
縁膜のみを用いて作製した場合に比べて、発振周波数が
約８７％高くなった。また、図３Ａ及び図８で示したよ
うに、上下配線間の接続を歩留り良く行うことが可能に
なる。
アホールの形成、レジスト膜のアッシング、導電性プラ
グの形成は、上記実施例若しくは他の実施例の場合と同
様の方法で行われる。２層目の配線７１のうち相互に隣
接する配線の間は、比誘電率の小さなシリケートグラス
膜７０ａで埋められている。３層目の配線７６に関して
も同様である。このため、配線間の寄生容量が低減さ
れ、半導体装置の動作速度を向上させることができる。
図９に示す多層配線構造を採用したリングオシレータを
作製したところ、ＣＶＤによるＳｉＯ2 からなる層間絶
縁膜のみを用いて作製した場合に比べて、発振周波数が
約８７％高くなった。また、図３Ａ及び図８で示したよ
うに、上下配線間の接続を歩留り良く行うことが可能に
なる。
【００５３】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【００５４】
【発明の効果】以上説明したように、本発明によれば、
レジスト膜のアッシング時の基板温度を低くすることに
より、アッシング中における層間絶縁膜内のＳｉ−Ｈ結
合の酸化を抑制することができる。このため、層間絶縁
膜表面への水分の吸着を防止し、ビアコンタクト不良の
発生を抑制することができる。
レジスト膜のアッシング時の基板温度を低くすることに
より、アッシング中における層間絶縁膜内のＳｉ−Ｈ結
合の酸化を抑制することができる。このため、層間絶縁
膜表面への水分の吸着を防止し、ビアコンタクト不良の
発生を抑制することができる。
【図１】本発明の実施例による多層配線の作製方法を説
明するための多層配線構造の断面図である。
明するための多層配線構造の断面図である。
【図２】実施例で用いたレジスト膜のアッシング装置の
概略断面図である。
概略断面図である。
【図３】図３は、実施例による多層配線のビアコンタク
ト抵抗の累積度数を示すグラフである。
ト抵抗の累積度数を示すグラフである。
【図４】基板温度を、１８０℃、２００℃、２５０℃と
してレジストパターンをアッシングした場合の多層配線
のビアコンタクト抵抗の累積度数を示すグラフである。
してレジストパターンをアッシングした場合の多層配線
のビアコンタクト抵抗の累積度数を示すグラフである。
【図５】シリケートグラス膜の赤外吸光スペクトルの一
例を示すグラフである。
例を示すグラフである。
【図６】Ｓｉ−Ｈ結合を含有するシリケートグラス膜の
Ｓｉ−Ｈ結合に対応する吸収ピークの高さを、酸素プラ
ズマ処理時の基板温度の関数として示すグラフである。
Ｓｉ−Ｈ結合に対応する吸収ピークの高さを、酸素プラ
ズマ処理時の基板温度の関数として示すグラフである。
【図７】Ｓｉ−Ｈ結合及びＳｉ−Ｆ結合を含有するシリ
ケートグラス膜のＳｉ−Ｈ結合に対応する吸収ピークの
高さを、酸素プラズマ処理時の基板温度の関数として示
すグラフである。
ケートグラス膜のＳｉ−Ｈ結合に対応する吸収ピークの
高さを、酸素プラズマ処理時の基板温度の関数として示
すグラフである。
【図８】他の実施例による多層配線のビアコンタクト抵
抗の累積度数を示すグラフである。
抗の累積度数を示すグラフである。
【図９】実施例もしくは他の実施例による多層配線の作
製方法を用いて作製した半導体装置の一例を示す断面図
である。
製方法を用いて作製した半導体装置の一例を示す断面図
である。
１ シリコン基板 ２ ＳｉＯ2 膜 ３ 配線 ４ シリケートグラス膜 ５ ＳｉＯ2 膜 ６ レジスト膜 ７ 開口 ８ ビアホール ９ 導電性プラグ １０ 配線 ３０ 処理容器 ３１ 対向電極 ３２ 排気管 ３３ ガス導入管 ３４ 基板ホルダ ３６ 高周波電源 ３７ 処理基板 ３８ 加熱手段 ５０ シリコン基板 ５１ フィールド酸化膜 ５２ ＭＯＳトランジスタ ５３ 不純物拡散領域 ５４ 配線 ５５ 局所配線 ６０、６５、７０、７５、８０ 層間絶縁膜 ６１、７１、７６、８１、８２ 配線 ６２、７２、７７ 導電性プラグ ８５ カバー膜
Claims (7)
- 【請求項１】 半導体基板上に、Ｓｉ−Ｈ結合を含むシ
リケートグラスからなる層間絶縁膜を堆積する工程と、 前記層間絶縁膜の上に、レジストパターンを形成する工
程と、 前記レジストパターンをマスクとして前記層間絶縁膜を
部分的にエッチングし、該レジストパターンの開口部分
にビアホールを形成する工程と、 基板温度を１５０℃以下とし、前記レジストパターン
を、該レジストパターンをアッシング可能なプラズマ中
でアッシング処理する工程と、 前記ビアホール内に導電層を形成する工程とを含む半導
体装置の製造方法。 - 【請求項２】 前記レジストパターンをアッシング可能
なプラズマが、酸素プラズマである請求項１に記載の半
導体装置の製造方法。 - 【請求項３】 前記層間絶縁膜を堆積する工程におい
て、比誘電率が３．５以下になるようにＳｉ−Ｈ結合を
含有するシリケートグラスを堆積する請求項１または２
に記載の半導体装置の製造方法。 - 【請求項４】 前記アッシング処理する工程において、
前記基板表面上の空間に、基板表面の法線方向の成分を
有する高周波電界を発生させて、プラズマ中で処理する
請求項１〜３のいずれかに記載の半導体装置の製造方
法。 - 【請求項５】 前記層間絶縁膜を堆積する工程において
堆積されるシリケートグラスが、Ｓｉ−Ｈ結合の他にＳ
ｉ−Ｆ結合を含む請求項１〜４のいずれかに記載の半導
体装置の製造方法。 - 【請求項６】 前記層間絶縁膜を堆積する工程におい
て、比誘電率が３．０以下になるようにＳｉ−Ｈ結合を
含有するシリケートグラスを堆積する請求項５に記載の
半導体装置の製造方法。 - 【請求項７】 表面の一部に導電性領域が表出した基板
の該表面上に、Ｓｉ−Ｈ結合を含むシリケートグラスか
らなる層間絶縁膜を堆積する工程と、 前記層間絶縁膜の上に、前記導電性領域の一部と重なる
位置に開口を有するレジストパターンを形成する工程
と、 前記レジストパターンをマスクとして前記層間絶縁膜を
部分的にエッチングし、該レジストパターンの開口部分
にビアホールを形成する工程と、 基板温度を１５０℃以下とし、前記レジストパターンを
該レジストパターンをアッシング可能なプラズマ中でア
ッシング処理する工程と、 前記層間絶縁膜の上に、前記ビアホールを介して前記導
電性領域に電気的に接続された配線を形成する工程とを
含む多層配線の作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26438297A JP3869537B2 (ja) | 1997-09-29 | 1997-09-29 | 半導体装置の製造方法及び多層配線の作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26438297A JP3869537B2 (ja) | 1997-09-29 | 1997-09-29 | 半導体装置の製造方法及び多層配線の作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11102964A true JPH11102964A (ja) | 1999-04-13 |
| JP3869537B2 JP3869537B2 (ja) | 2007-01-17 |
Family
ID=17402385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26438297A Expired - Lifetime JP3869537B2 (ja) | 1997-09-29 | 1997-09-29 | 半導体装置の製造方法及び多層配線の作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3869537B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6187662B1 (en) | 1998-01-19 | 2001-02-13 | Nec Corporation | Semiconductor device with low permittivity interlayer insulating film and method of manufacturing the same |
| KR100399442B1 (ko) * | 2001-06-28 | 2003-09-29 | 주식회사 하이닉스반도체 | 금속 배선 형성 방법 |
-
1997
- 1997-09-29 JP JP26438297A patent/JP3869537B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6187662B1 (en) | 1998-01-19 | 2001-02-13 | Nec Corporation | Semiconductor device with low permittivity interlayer insulating film and method of manufacturing the same |
| KR100399442B1 (ko) * | 2001-06-28 | 2003-09-29 | 주식회사 하이닉스반도체 | 금속 배선 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3869537B2 (ja) | 2007-01-17 |
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