KR100546092B1 - 반도체 소자의 콘택홀 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 콘택홀 형성 방법에 관한 것으로, 특히 비트 라인을 포함한 전면에 질화막을 형성한 후 층간 산화막을 형성하므로, 후속 공정 중 열처리 공정시 상기 비트 라인과 층간 산화막간의 반응을 억제하여 전기적 페일(Fail) 발생을 방지하고 자기정렬 콘택 공정시 상기 비트 라인의 하드 마스크(Hard mask)층이 제거되는 것을 방지하여 소자의 수율 및 신뢰성을 향상시키는 특징이 있다.
Description
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 콘택홀 형성 방법을 나타낸 공정 사시도
도 2a 내지 도 2g는 본 발명의 실시 예에 따른 반도체 소자의 콘택홀 형성 방법을 나타낸 공정 사시도
< 도면의 주요부분에 대한 부호의 설명 >
11, 31: 하부 구조물 12, 32: 제 1 절연막
13, 33: 비트 라인 14, 34: 하드 마스크층
15, 35: 제 1 감광막패턴 36: 제 2 절연막
16, 37: 층간 절연막 17, 38: 제 2 감광막패턴
18, 39: 제 3 절연막 스페이서
본 발명은 반도체 소자의 콘택홀 형성 방법에 관한 것으로, 특히 비트 라인을 포함한 전면에 질화막을 형성한 후 층간 산화막을 형성하여 소자의 수율 및 신 뢰성을 향상시키는 반도체 소자의 콘택홀 형성 방법에 관한 것이다.
종래의 반도체 소자의 콘택홀 형성 방법은 도 1a에서와 같이, 하부구조물(11) 상에 절연막(12)을 형성하고 그 상부에 텅스텐(W)층(13a), 하드 마스크(Hard mask)층(14) 및 제 1 감광막(미도시)을 순차적으로 형성한다.
그리고, 제 1 감광막을 비트 라인이 형성될 부위에만 남도록 선택적으로 노광 및 현상하여 제 1 감광막패턴(15)을 형성한다.
도 1b에서와 같이, 상기 제 1 감광막패턴(15)을 마스크로 상기 하드 마스크층(14)과 텅스텐층(13a)을 선택 식각하여 비트라인(13)을 형성하고, 상기 제 1 감광막패턴(15)을 제거한다.
삭제
도 1c에서와 같이, 상기 비트 라인(13)들을 포함한 전면에 층간 산화막(16)을 형성한다.
여기서, 상기 층간 산화막(16)을 에이치디피(High Density Plasma: HDP) 산화막으로 형성한다.
도 1d에서와 같이, 상기 층간 산화막(16)상에 제 2 감광막(미도시)을 도포한 다음, 캐패시터의 하부전극 콘택이 형성될 부위만 제거되도록 상기 제 2 감광막을 선택적으로 노광 및 현상하여 제 2 감광막패턴(17)을 형성한다.
여기서, 상기 제 2 감광막패턴(17)은 라인 타입(Line type) 자기정렬 콘택 마스크(Mask) 역할을 한다.
도 1e에서와 같이, 상기 제 2 감광막패턴(17)을 마스크로 상기 층간 산화막(16)과 절연막(12)을 선택 식각하여 다수개의 라인(Line) 형태의 콘택홀들을 형성하고, 상기 제 2 감광막패턴(17)을 제거한다.
도 1f에서와 같이, 상기 콘택홀들을 포함한 전면에 산화막(미도시)을 형성하고, 에치백(Etch-back) 공정을 진행하여 상기 하드 마스크층(14)을 포함한 비트 라인(13) 양측에 산화막 스페이서(18)를 형성한다.
그러나 종래의 반도체 소자의 콘택홀 형성 방법은, 비트 라인을 포함한 전면에 층간 산화막을 형성하기 때문에 다음과 같은 이유에 의해 소자의 수율 및 신뢰성을 저하시키는 문제점이 있다.
첫째, 후속 공정 중 열처리 공정시 상기 비트 라인과 층간 산화막간의 반응을 일으켜 전도물질의 특성이 변하거나 텅스텐 산화막이 발생하는 등 전기적 페일(Fail)이 발생한다.
둘째, 자기정렬 콘택 공정시 상기 비트 라인의 하드 마스크층이 손상된다.
그러나 종래의 반도체 소자의 콘택홀 형성 방법은, 비트 라인을 포함한 전면에 층간 산화막을 형성하기 때문에 다음과 같은 이유에 의해 소자의 수율 및 신뢰성을 저하시키는 문제점이 있다.
첫째, 후속 공정 중 열처리 공정시 상기 비트 라인과 층간 산화막간의 반응을 일으켜 전도물질의 특성이 변하거나 텅스텐 산화막이 발생하는 등 전기적 페일(Fail)이 발생한다.
둘째, 자기정렬 콘택 공정시 상기 비트 라인의 하드 마스크층이 손상된다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 비트 라인을 포함한 전면에 질화막을 형성한 후 층간 산화막을 형성하여 후속 공정 중 열처리 공정시 상기 비트 라인과 층간 산화막간의 반응을 억제하고 자기정렬 콘택 공정시 상기 비트 라인의 하드 마스크층이 제거되는 것을 방지하는 반도체 소자의 콘택홀 형성 방법을 제공하는데 그 목적이 있다.
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상기한 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 콘택홀 형성 방법은,
하부 구조물이 구비되는 제 1 절연막 상에 하드 마스크층이 구비되는 비트라인을 형성하는 단계;
상기 비트라인을 포함한 전면에 제 2 절연막을 형성하는 단계;
상기 제 2 절연막 상에 상기 제 2 절연막과 식각 선택비를 갖는 층간 절연막을 형성하는 단계;
상기 층간 절연막, 제 2 절연막 및 제 1 절연막을 상기 비트라인의 직교방향으로 자기정렬 콘택 식각하되, 캐패시터의 하부전극 콘택이 형성될 부위만 제거되도록 하여 캐패시터의 하부전극 콘택홀을 형성하는 단계;
상기 하드 마스크층을 포함한 비트라인 양측에 상기 제 2 절연막과 식각 선택비를 갖는 제 3 절연막 스페이서를 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
하부 구조물이 구비되는 제 1 절연막 상에 하드 마스크층이 구비되는 비트라인을 형성하는 단계;
상기 비트라인을 포함한 전면에 제 2 절연막을 형성하는 단계;
상기 제 2 절연막 상에 상기 제 2 절연막과 식각 선택비를 갖는 층간 절연막을 형성하는 단계;
상기 층간 절연막, 제 2 절연막 및 제 1 절연막을 상기 비트라인의 직교방향으로 자기정렬 콘택 식각하되, 캐패시터의 하부전극 콘택이 형성될 부위만 제거되도록 하여 캐패시터의 하부전극 콘택홀을 형성하는 단계;
상기 하드 마스크층을 포함한 비트라인 양측에 상기 제 2 절연막과 식각 선택비를 갖는 제 3 절연막 스페이서를 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 반도체 소자의 콘택홀 형성 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2g는 본 발명의 실시 예에 따른 반도체 소자의 콘택홀 형성 방법을 나타낸 공정 사시도이다.
본 발명의 실시 예에 따른 반도체 소자의 콘택홀 형성 방법은 도 1a에서와 같이, 하부 구조물(31) 상에 제 1 절연막(32)을 형성하고 그 상부에 텅스텐층(33a), 하드 마스크층(34) 및 제 1 감광막패턴(35)을 순차적으로 형성한다. 이때, 상기 제 1 감광막패턴(35)은 제 1 감광막 도포후 비트 라인이 형성될 부위에만 남도록 선택적으로 노광 및 현상하여 형성한 것이다.
삭제
여기서, 상기 텅스텐층(33a)은 WSix층, TiSix층, CoSix층, 알루미늄(Al)층 및 구리(Cu)층 등으로 형성할 수 있다.
상기 하드 마스크층(34)은 500 ∼ 5000Å의 두께로 형성한다.
도 2b에서와 같이, 상기 제 1 감광막패턴(35)을 마스크로 상기 하드 마스크층(34)과 텅스텐층(33a)을 선택 식각하여 비트라인(33)을 형성하고 상기 제 1 감광막패턴(35)을 제거한다.
삭제
도 2c에서와 같이, 상기 비트 라인(33)들을 포함한 전면에 50 ∼ 300Å두께의 제 2 절연막(36)인 질화막을 형성한다.
여기서, 상기 제 2 절연막(36)은 SiON 또는 알루미나층으로 형성할 수 있다.
도 2d에서와 같이, 상기 제 2 절연막(36)상에 층간 절연막(37)인 산화막을 500 ∼ 10000Å의 두께로 형성한다.
삭제
도 2e에서와 같이, 상기 층간 절연막(37) 상에 제 2 감광막패턴(38)을 형성한다.
이때, 상기 제 2 감광막패턴(38)은 제 2 감광막을 도포하고 상기 비트 라인(33)에 직교 방향인 캐패시터의 하부전극 콘택이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상하여 형성한 것으로, 상기 제 2 감광막패턴(38)은 라인 타입 자기정렬 콘택 마스크, T 타입 자기정렬 콘택 마스크 또는 I 타입 자기정렬 콘택 마스크 중 하나의 마스크 역할을 한다.
이때, 상기 제 2 감광막패턴(38)은 제 2 감광막을 도포하고 상기 비트 라인(33)에 직교 방향인 캐패시터의 하부전극 콘택이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상하여 형성한 것으로, 상기 제 2 감광막패턴(38)은 라인 타입 자기정렬 콘택 마스크, T 타입 자기정렬 콘택 마스크 또는 I 타입 자기정렬 콘택 마스크 중 하나의 마스크 역할을 한다.
삭제
도 2f에서와 같이, 상기 제 2 감광막패턴(38)을 마스크로 상기 층간 절연막(37), 제 2 절연막(36) 및 제 1 절연막(32)을 자기정렬 콘택 공정으로 선택 식각하여 라인 형태를 갖는 다수의 캐패시터 하부전극 콘택홀들을 형성한 후, 상기 제 2 감광막패턴(38)을 제거한다.
여기서, 상기 자기정렬 콘택 공정은 에이치디피(High Density Plasma: HDP) 식각 반응기 또는 엠디피(Middle Density Plasma: MDP) 식각 반응기를 사용하여 1 ∼ 100mT 압력으로 진행한다.
그리고, 상기 자기정렬 콘택 공정은 상기 하드 마스크층(34)을 질화막 계열의 절연막으로 형성하고 상기 층간 절연막(37)을 HDP 산화막과 같은 산화막 계열의 절연막으로 형성할 경우 Ar/C4F8/CH2F2/, Ar/C4F8/O2, Ar/C4F8/CH3F, Ar/C4F8/CHF3 및 Ar/C5F8/O2 중 하나의 가스 화합물과 상기 가스 화합물의 다른 조합으로 식각한다.
또한, 상기 자기정렬 콘택 공정은 상기 하드 마스크층(34)을 산화막 계열의 절연막으로 형성하고 상기 층간 절연막(37)을 폴리머(Polymer) 계열의 절연막으로 형성할 경우 Ar/O2/N2/H2/CH4/C2H4/CxFy 가스 화합물의 조합으로 식각한다.
도 2g에서와 같이, 상기 콘택홀들을 포함한 전면에 제 3 절연막(미도시)인 산화막을 형성하고, 에치백 공정을 진행하여 상기 하드 마스크층(34)을 포함한 비트 라인(33) 양측에 제 3 절연막 스페이서(39)인 산화막 스페이서를 형성한다.
이때, 상기 제 3 절연막은 유전 상수가 낮은 ( low-k ) 절연막으로 형성할 수도 있으며, 50 ∼ 500Å의 두께로 형성한 것이다.
이때, 상기 제 3 절연막은 유전 상수가 낮은 ( low-k ) 절연막으로 형성할 수도 있으며, 50 ∼ 500Å의 두께로 형성한 것이다.
삭제
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본 발명의 반도체 소자의 콘택홀 형성 방법은, 비트 라인 측벽에 질화막으로 스페이서를 형성하고 층간 절연막인 산화막을 형성하여 후속 열처리 공정시 상기 비트 라인과 층간 절연막의 계면에 유발되는 반응을 억제함으로써 전기적 페일(Fail) 발생을 방지하고 자기정렬 콘택 공정시 상기 비트 라인의 하드 마스크층 손상을 방지하여 소자의 수율 및 신뢰성을 향상시키는 효과가 있다.
Claims (11)
- 하부 구조물이 구비되는 제 1 절연막 상에 하드 마스크층이 구비되는 비트라인을 형성하는 단계;상기 비트라인을 포함한 전면에 제 2 절연막을 형성하는 단계;상기 제 2 절연막 상에 상기 제 2 절연막과 식각 선택비를 갖는 층간 절연막을 형성하는 단계;상기 층간 절연막, 제 2 절연막 및 제 1 절연막을 상기 비트라인의 직교방향으로 자기정렬 콘택 식각하되, 캐패시터의 하부전극 콘택이 형성될 부위만 제거되도록 하여 캐패시터의 하부전극 콘택홀을 형성하는 단계;상기 하드 마스크층을 포함한 비트라인 양측에 상기 제 2 절연막과 식각 선택비를 갖는 제 3 절연막 스페이서를 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 제 1 항에 있어서,상기 비트라인은 텅스텐(W)층, WSix층, TiSix층, CoSix층, 알루미늄(Al)층 또는 구리(Cu)층으로 형성함을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 제 1 항에 있어서,상기 하드 마스크층을 500 ∼ 5000Å의 두께로 형성함을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 제 1 항에 있어서,상기 제 2 절연막은 50 ∼ 300Å 두께의 질화막으로 형성함을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 제 1 항에 있어서,상기 제 2 절연막은 SiON 또는 알루미나층으로 형성함을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 제 1 항에 있어서,상기 층간 절연막을 500 ∼ 10000Å의 두께로 형성함을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 제 1 항에 있어서,상기 자기정렬 콘택 공정은 HDP 식각 반응기 또는 MDP 식각 반응기를 사용하여 1 ∼ 100mT 압력으로 진행함을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 제 1 항에 있어서,상기 자기정렬 콘택 공정은 상기 하드 마스크층을 질화막 계열의 절연막으로 형성하고 상기 층간 절연막을 HDP 산화막과 같은 산화막 계열의 절연막으로 형성할 경우 Ar/C4F8/CH2F2/, Ar/C4F8/O2 , Ar/C4F8/CH3F, Ar/C4F8/CHF3 및 Ar/C5F8/O2 중 하나의 가스 화합물과 상기 가스 화합물의 다른 조합으로 식각함을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 제 1 항에 있어서,상기 자기정렬 콘택 공정은 상기 하드 마스크층을 산화막 계열의 절연막으로 형성하고 상기 층간 절연막을 폴리머 계열의 절연막으로 형성할 경우 Ar/O2/N2/H2/CH4/C2H4/CxF y 가스 화합물의 조합으로 식각함을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
- 제 1 항에 있어서,상기 제 3 절연막 스페이서는 50 ∼ 500 Å 두께의 산화막으로 형성함을 특징으로 하는 반도체 소자의 콘택홀 형성 방법.
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