KR100421279B1 - 금속 배선 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 56
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 39
- 239000002184 metal Substances 0.000 title claims abstract description 39
- 239000010410 layer Substances 0.000 claims description 39
- 229920002120 photoresistant polymer Polymers 0.000 claims description 21
- 239000011229 interlayer Substances 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 10
- 230000003472 neutralizing effect Effects 0.000 claims 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 abstract description 34
- 229910052721 tungsten Inorganic materials 0.000 abstract description 34
- 239000010937 tungsten Substances 0.000 abstract description 34
- 238000004140 cleaning Methods 0.000 abstract description 14
- 238000005260 corrosion Methods 0.000 abstract description 10
- 230000007797 corrosion Effects 0.000 abstract description 10
- 238000006386 neutralization reaction Methods 0.000 abstract description 7
- 229920000642 polymer Polymers 0.000 description 5
- 230000002265 prevention Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
- H01L21/02063—Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
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- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 금속 배선 형성 방법에 관한 것으로, 특히 텅스텐(W) 플러그(Plug) 상의 제 2 금속 배선 형성 공정 시 미스얼라인(Misalign) 또는 설계 상의 마진(Margin) 부족으로 상기 텅스텐 플러그가 노출될 경우, H2O 플라즈마(Plasma)를 사용한 중화 공정으로 상기 제 2 금속 배선용 마스크(Mask)인 감광막의 제거 공정 시 사용되는 O2플라즈마를 제거한 후 세정 공정을 진행하므로, 상기 O2플라즈마에 의한 텅스텐 플러그의 전위 증가를 억제하여 상기 세정 공정 시 발생하는 텅스텐 플러그의 부식을 방지하므로 소자의 수율 및 신뢰성을 향상시키는 특징이 있다.
Description
본 발명은 금속 배선 형성 방법에 관한 것으로, 특히 텅스텐(W)플러그(Plug) 상의 제 2 금속 배선 형성 공정 시 H2O 플라즈마(Plasma)를 사용한 중화 공정으로 상기 제 2 금속 배선용 마스크(Mask)인 감광막의 제거 공정 시 사용되는 O2플라즈마를 제거하여 소자의 수율 및 신뢰성을 향상시키는 금속 배선 형성 방법에 관한 것이다.
반도체 소자는 매년 집적도의 증가 추세를 보이고 있으며, 이러한 집적도의 증가는 소자 각각의 구성 요소 면적 및 크기의 감소를 수반하게 되어 여러 가지 공정상의 제약을 맞게 된다.
도 1a 내지 도 1d는 종래 기술에 따른 금속 배선 형성 방법을 나타낸 공정 단면도이고, 도 2는 종래의 세정 공정 시 텅스텐 부식이 발생된 현상을 나타낸 사진도이다.
종래의 금속 배선 형성 방법은 도 1a에서와 같이, 제 1 금속 배선(11) 상에 층간 절연막(13)과 제 1 감광막(15)을 순차적으로 형성한다.
그리고, 상기 제 1 감광막(15)을 비아 콘택이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 1 감광막(15)을 마스크로 상기 층간 절연막(13)을 선택 식각하여 비아홀(17)을 형성한다.
도 1b에서와 같이, 상기 제 1 감광막(15)을 제거하고, 상기 비아홀(17)을 포함한 전면에 텅스텐층을 형성하고, 상기 층간 절연막(13)을 식각 방지막으로 하는 화학적 기계 연마 방법에 의해 텅스텐층을 연마하여 상기 비아홀(17)을 매립하는텅스텐 플러그(19)를 형성한다.
도 1c 및 도 1d에서와 같이, 상기 텅스텐 플러그(19)를 포함한 층간 절연막(13) 상에 금속층과 제 2 감광막(23)을 순차적으로 형성한다.
그리고, 상기 제 2 감광막(23)을 제 2 금속 배선이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 2 감광막(23)을 마스크로 상기 금속층을 선택 식각하여 제 2 금속 배선(21)을 형성한다.
이어, O2플라즈마를 사용하여 상기 제 2 감광막(23)을 제거하고, 폴리머(Polymer) 제거를 위한 세정 공정을 진행한다.
이때, 상기 금속층의 식각 공정 및 제 2 감광막(23)의 제거 공정 시 미스얼라인(Misalign) 또는 설계 상의 마진(Margin) 부족으로 상기 텅스텐 플러그(19)가 노출될 경우(A), 상기 텅스텐 플러그(19)는 금속층의 식각 공정 및 제 2 감광막(23) 제거 공정 시 사용되는 플라즈마의 특히 O2플라즈마의 차아지-업(Charge-up)이 발생되어 전위가 증가되므로 도 1d 및 도 2에서와 같이, 후속 공정으로 폴리머(Polymer) 제거를 위한 세정 공정 시 텅스텐 부식(B)이 발생된다.
종래의 금속 배선 형성 방법은 미스얼라인 또는 설계 상의 마진 부족으로 하부의 텅스텐 플러그가 노출될 경우, 상기 텅스텐 플러그는 금속층의 식각 공정 및 감광막 제거 공정 시 사용되는 플라즈마의 특히 O2플라즈마의 차아지-업이 발생되어 전위가 증가되므로 후속 공정으로 폴리머 제거를 위한 세정 공정 시 텅스텐 부식이 발생되어 소자의 수율 및 신뢰성이 저하되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 텅스텐 플러그 상의 제 2 금속 배선 형성 공정 시 미스얼라인 또는 설계 상의 마진 부족으로 상기 텅스텐 플러그가 노출될 경우, H2O 플라즈마를 사용한 중화 공정으로 상기 제 2 금속 배선용 마스크인 감광막의 제거 공정 시 사용되는 O2플라즈마를 제거한 후 세정 공정을 진행하므로, 상기 O2플라즈마에 의한 텅스텐 플러그의 전위 증가를 억제하여 상기 세정 공정 시 발생하는 텅스텐 플러그의 부식을 방지하는 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래 기술에 따른 금속 배선 형성 방법을 나타낸 공정 단면도.
도 2는 종래의 세정 공정 시 텅스텐 부식이 발생된 현상을 나타낸 사진도.
도 3a내지 도 3d는 본 발명의 실시 예에 따른 금속 배선 형성 방법을 나타낸 공정 단면도.
도 4는 본 발명의 세정 공정 시 텅스텐 부식현상이 방지된 것을 나타낸 사진도.
<도면의 주요 부분에 대한 부호의 설명>
11, 31 : 제 1 금속 배선 13, 33 : 층간 절연막
15, 35 : 제 1 감광막 17, 37 : 비아홀
19, 39 : 텅스텐 플러그 21, 41 : 제 2 금속 배선
23, 43 : 제 2 감광막
본 발명의 금속 배선 형성 방법은 제 1 배선층 상에 비아홀을 갖는 층간 절연막을 형성하는 단계, 상기 비아홀을 매립하는 플러그를 형성하는 단계, 상기 플러그를 포함한 층간 절연막 상에 제 2 배선용 도전층을 형성하는 단계, 상기 도전층 상에 제 2 배선 마스크용 감광막 패턴을 형성하는 단계, 상기 감광막 패턴을 마스크로 상기 도전층을 선택 식각하여 제 2 배선층을 형성하는 단계, O2플라즈마를 사용하여 상기 감광막 패턴을 제거하는 단계 및 H2O 플라즈마를 사용한 중화 공정에 의해 상기 O2플라즈마를 제거하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 금속 배선 형성 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3a내지 도 3d는 본 발명의 실시 예에 따른 금속 배선 형성 방법을 나타낸 공정 단면도이고, 도 4는 본 발명의 세정 공정 시 텅스텐 부식현상이 방지된 것을 나타낸 사진도이다.
본 발명의 실시 예에 따른 금속 배선 형성 방법은 도 3a에서와 같이, 제 1 금속 배선(31) 상에 층간 절연막(33)과 제 1 감광막(35)을 순차적으로 형성한다.
그리고, 상기 제 1 감광막(35)을 비아 콘택이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 1 감광막(35)을 마스크로 상기 층간 절연막(33)을 선택 식각하여 비아홀(37)을 형성한다.
도 3b에서와 같이, 상기 제 1 감광막(35)을 제거하고, 상기 비아홀(37)을 포함한 전면에 텅스텐층을 형성하고, 상기 층간 절연막(33)을 식각 방지막으로 하는 화학적 기계 연마 방법에 의해 텅스텐층을 연마하여 상기 비아홀(37)을 매립하는 텅스텐 플러그(39)를 형성한다.
도 3c 및 도 3d에서와 같이, 상기 텅스텐 플러그(39)를 포함한 층간 절연막(33) 상에 금속층과 제 2 감광막(43)을 순차적으로 형성한다.
그리고, 상기 제 2 감광막(43)을 제 2 금속 배선이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 2 감광막(43)을 마스크로 상기 금속층을 선택 식각하여 제 2 금속 배선(41)을 형성한다.
이어, O2플라즈마를 사용하여 상기 제 2 감광막(43)을 제거한다.
그리고, H2O 플라즈마를 사용한 중화 공정에 의해 상기 제 2 감광막(43) 제거 공정 시 사용된 O2플라즈마를 제거한다.
즉, 상기 중화 공정은 H2O → 2H++ O2-의 반응식에서 상기 O2-에 의해 상기 O2플라즈마를 중화시킨다.
그 후, 폴리머 제거를 위한 세정 공정을 진행한다.
이때, 상기 금속층의 식각 공정 및 제 2 감광막(43) 제거 공정 시 미스얼라인 또는 설계 상의 마진 부족으로 상기 텅스텐 플러그(39)가 노출될 경우(A), 도 3d 및 도 4에서와 같이, H2O 플라즈마를 사용한 중화 공정에 의해 상기 제 2 감광막(43) 제거 공정 시 사용된 O2플라즈마를 제거하여 후속 공정으로 폴리머 제거를 위한 세정 공정 시 텅스텐 부식현상이 방지(F)된다.
본 발명의 금속 배선 형성 방법은 텅스텐 플러그 상의 제 2 금속 배선 형성 공정 시 미스얼라인 또는 설계 상의 마진 부족으로 상기 텅스텐 플러그가 노출될 경우, H2O 플라즈마를 사용한 중화 공정으로 상기 제 2 금속 배선용 마스크인 감광막의 제거 공정 시 사용되는 O2플라즈마를 제거한 후 세정 공정을 진행하므로, 상기 O2플라즈마에 의한 텅스텐 플러그의 전위 증가를 억제하여 상기 세정 공정 시 발생하는 텅스텐 플러그의 부식을 방지하므로 소자의 수율 및 신뢰성을 향상시키는 효과가 있다.
Claims (1)
- 제 1 배선층 상에 비아홀을 갖는 층간 절연막을 형성하는 단계;상기 비아홀을 매립하는 플러그를 형성하는 단계;상기 플러그를 포함한 층간 절연막 상에 제 2 배선용 도전층을 형성하는 단계;상기 제2 배선용 도전층 상에 제 2 배선 마스크용 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 마스크로 상기 도전층을 선택 식각하여 제 2 배선층을 형성하는 단계;상기 감광막 패턴을 O2플라즈마를 사용하여 제거하는 단계; 및상기 O2플라즈마에 H2O 플라즈마를 첨가하여 상기 O2플라즈마를 중화시켜 제거하고 세정하는 단계를 포함하는 금속 배선 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0037477A KR100421279B1 (ko) | 2001-06-28 | 2001-06-28 | 금속 배선 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0037477A KR100421279B1 (ko) | 2001-06-28 | 2001-06-28 | 금속 배선 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030001790A KR20030001790A (ko) | 2003-01-08 |
| KR100421279B1 true KR100421279B1 (ko) | 2004-03-09 |
Family
ID=27711787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0037477A KR100421279B1 (ko) | 2001-06-28 | 2001-06-28 | 금속 배선 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100421279B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR980005480A (ko) * | 1996-06-24 | 1998-03-30 | 김주용 | 반도체소자의 금속배선 형성방법 |
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-
2001
- 2001-06-28 KR KR10-2001-0037477A patent/KR100421279B1/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR980005480A (ko) * | 1996-06-24 | 1998-03-30 | 김주용 | 반도체소자의 금속배선 형성방법 |
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|---|---|
| KR20030001790A (ko) | 2003-01-08 |
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| FPAY | Annual fee payment |
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| FPAY | Annual fee payment |
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