KR100391001B1 - 금속 배선 형성 방법 - Google Patents
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Abstract
본 발명은 금속 배선 형성 방법에 관한 것으로, 특히 저 유전 상수 절연막을 사용한 듀얼 다마신(Dual damascene) 공정에 있어서, 상기 저 유전 상수 절연막에 흡착되어 있는 암모니아를 제거한 다음 금속 배선 마스크용 감광막을 도포하므로, 상기 감광막의 노광 및 현상 공정 시 상기 암모니아와 상기 감광막의 H+간의 반응에 의해 발생되는 감광막 중독 현상을 방지하여 소자의 수율 및 신뢰성을 향상시키는 특징이 있다.
Description
본 발명은 금속 배선 형성 방법에 관한 것으로, 특히 저 유전 상수 절연막을 사용한 듀얼 다마신(Dual damascene) 공정에 있어서, 상기 저 유전 상수 절연막에흡착되어 있는 암모니아를 제거한 다음 금속 배선 마스크용 감광막을 도포하여 소자의 수율 및 신뢰성을 향상시키는 금속 배선 형성 방법에 관한 것이다.
반도체 소자는 매년 집적도의 증가 추세를 보이고 있으며, 이러한 집적도의 증가는 소자 각각의 구성 요소 면적 및 크기의 감소를 수반하게 되어 여러 가지 공정상의 제약을 맞게 된다.
도 1a와 도 1b는 종래 기술에 따른 금속 배선 형성 방법을 나타낸 공정 단면도이고, 도 2는 종래의 감광막 중독 현상이 발생된 상태를 나타낸 사진도이다.
종래의 금속 배선 형성 방법은 도 1a에서와 같이, 듀얼 다마신 공정을 사용한 방법으로써 반도체 기판(11) 상에 저 유전 상수 절연막(13)과 제 1 감광막(15)을 순차적으로 형성한다.
그리고, 상기 제 1 감광막(15)을 콘택홀이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막(15)을 마스크로 상기 저 유전 상수 절연막(13)을 선택 식각하여 콘택홀(17)을 형성한다.
도 1b에서와 같이, 상기 제 1 감광막(15)을 제거하고, 상기 콘택홀(17)을 포함한 저 유전 상수 절연막(13) 상에 제 2 감광막(19)을 도포한다.
그리고, 상기 제 2 감광막(19)을 금속 배선이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한다.
이때, 상기 제 2 감광막(19)의 노광 및 현상 공정 시 도 1b 및 도 2에서와 같이, 상기 저 유전 상수 절연막(13)의 형성 공정과 상기 콘택홀(17) 형성 후 세정 공정에서 상기 저 유전 상수 절연막(13)에 흡착되어 있는 암모니아와시에이알(Chemically Amplified Resist : CAR)의 포토 애시드(Photo acid) 발생기로부터 생성된 H+가 산, 염기 반응을 일으켜 상기 H+가 약산으로 변하므로 상기 제 2 감광막(19)의 현상 공정을 방해하여 감광막 중독 현상(A)이 발생된다.
이어, 후속 공정으로 상기 제 2 감광막(19)을 마스크로 이용하여 상기 저 유전 상수 절연막(13)을 선택 식각하므로 금속 배선이 형성될 부위에 홈을 형성하고 상기 제 2 감광막(19)을 제거한 다음, 상기 콘택홀(17)과 홈을 채우는 금속 배선을 형성한다.
그러나, 종래의 금속 배선 형성 방법은 저 유전 상수 절연막 상에 도포된 금속 배선 마스크용 감광막의 노광 및 현상 공정 시 상기 저 유전 상수 절연막에 흡착되어 있는 암모니아와 CAR의 포토 애시드 발생기로부터 생성된 H+가 산, 염기 반응을 일으켜 감광막 중독 현상이 발생되므로 소자의 수율 및 신뢰성이 저하되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 저 유전 상수 절연막을 사용한 듀얼 다마신 공정에 있어서, 상기 저 유전 상수 절연막에 흡착되어 있는 암모니아를 제거한 다음 금속 배선 마스크용 감광막을 도포하므로, 상기 감광막의 노광 및 현상 공정 시 발생되는 감광막 중독 현상을 방지하는 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
도 1a와 도 1b는 종래 기술에 따른 금속 배선 형성 방법을 나타낸 공정 단면도.
도 2는 종래의 감광막 중독 현상이 발생된 상태를 나타낸 사진도.
도 3a 내지 도 3c는 본 발명의 제 1 실시 예에 따른 금속 배선 형성 방법을 나타낸 공정 단면도.
도 4a 내지 도 4c는 본 발명의 제 2 실시 예에 따른 금속 배선 형성 방법을 나타낸 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 31 : 반도체 기판 13, 33 : 저 유전 상수 절연막
15, 35 : 제 1 감광막 17, 37 : 콘택홀
19, 39 : 제 2 감광막 41 : 산성 고분자막
본 발명의 금속 배선 형성 방법은 기판 상에 콘택홀이 구비된 저 유전 상수 절연막을 형성하는 단계, 상기 저 유전 상수 절연막을 붕소화합물 처리하여 상기 저 유전 상수 절연막에 흡착되어 있는 암모니아를 제거하는 단계, 상기 저 유전 상수 절연막 상에 금속 배선 마스크용 감광막 패턴을 형성하는 단계, 상기 감광막 패턴을 마스크로 상기 저 유전 상수 절연막을 선택 식각하여 홈을 형성하는 단계 및 상기 콘택홀과 홈을 매립하는 금속 배선을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 금속 배선 형성 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3a 내지 도 3c는 본 발명의 제 1 실시 예에 따른 금속 배선 형성 방법을 나타낸 공정 단면도이다.
본 발명의 제 1 실시 예에 따른 금속 배선 형성 방법은 도 3a에서와 같이, 듀얼 다마신 공정을 사용한 방법으로써 반도체 기판(31) 상에 저 유전 상수 절연막(33)과 제 1 감광막(35)을 순차적으로 형성한다.
그리고, 상기 제 1 감광막(35)을 콘택홀이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막(35)을 마스크로 상기 저 유전 상수 절연막(33)을 선택 식각하여 콘택홀(37)을 형성한다.
도 3b에서와 같이, 상기 제 1 감광막(35)을 제거하고, 상기 저 유전 상수 절연막(33)을 0 ∼ 500℃ 온도의 핫 플레이트(Hot plate) 또는 오븐(Oven)에서 붕소화합물 처리한다.
이때, 상기 저 유전 상수 절연막(33)의 붕소화합물 처리 공정으로 상기 기체 또는 액체 상태의 붕소화합물과 상기 저 유전 상수 절연막(33)의 형성 공정과 상기 콘택홀(37) 형성 후 세정 공정에서 상기 저 유전 상수 절연막(33)에 흡착되어 있는 암모니아의 루이스 애시드/베이스(Base) 결합으로 붕소-질소 결합물을 형성한다.
여기서, 상기 붕소화합물은 암모니아와 루이스 애시드/베이스(Base) 결합을 잘하고 H+산성에서도 그 결합이 깨어지지 않는 루이스 애시드이다.
도 3c에서와 같이, 상기 콘택홀(37)을 포함한 저 유전 상수 절연막(33) 상에 제 2 감광막(39)을 도포한다.
그리고, 상기 제 2 감광막(39)을 금속 배선이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한다.
이때, 상기 제 2 감광막(39)의 노광 및 현상 공정 시 상기 저 유전 상수 절연막(33)에 형성된 붕소-질소 결합물이 CAR의 포토 애시드 발생기로부터 생성된 H+와 반응하지 않기 때문에 감광막 중독 현상의 발생을 방지한다.
이어, 후속 공정으로 상기 제 2 감광막(39)을 마스크로 이용하여 상기 저 유전 상수 절연막(33)을 선택 식각하므로 금속 배선이 형성될 부위에 홈을 형성하고 상기 제 2 감광막(39)을 제거한 다음, 상기 콘택홀(37)과 홈을 채우는 금속 배선을 형성한다.
도 4a 내지 도 4c는 본 발명의 제 2 실시 예에 따른 금속 배선 형성 방법을 나타낸 공정 단면도이다.
본 발명의 제 2 실시 예에 따른 금속 배선 형성 방법은 도 4a에서와 같이, 듀얼 다마신 공정을 사용한 방법으로써 반도체 기판(31) 상에 저 유전 상수 절연막(33)과 제 1 감광막(35)을 순차적으로 형성한다.
그리고, 상기 제 1 감광막(35)을 콘택홀이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막(35)을 마스크로 상기 저 유전 상수 절연막(33)을 선택 식각하여 콘택홀(37)을 형성한다.
도 4b에서와 같이, 상기 제 1 감광막(35)을 제거하고, 상기 저 유전 상수 절연막(33) 상에 산성 고분자막(41)을 형성한 후 핫 플레이트 또는 오븐에서 0 ∼ 200℃의 온도로 베이킹(Baking) 공정을 진행한다.
이때, 상기 베이킹 공정으로 상기 저 유전 상수 절연막(33)에 흡착되어 있는 암모니아를 상기 산성 고분자막(41)으로 확산시켜 상기 암모니아와 산성 고분자막(41)의 산과 반응시킨다.
도 4c에서와 같이, 상기 산성 고분자막(41)을 제거한다.
도 4d에서와 같이, 상기 콘택홀(37)을 포함한 저 유전 상수 절연막(33) 상에 제 2 감광막(39)을 도포한다.
그리고, 상기 제 2 감광막(39)을 금속 배선이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한다.
이때, 상기 제 2 감광막(39)으로 확산될 암모니아가 상기 산성 고분자막(41)의 산과 반응하였기 때문에 감광막 중독 현상의 발생을 방지한다.
이어, 후속 공정으로 상기 제 2 감광막(39)을 마스크로 이용하여 상기 저 유전 상수 절연막(33)을 선택 식각하므로 금속 배선이 형성될 부위에 홈을 형성하고 상기 제 2 감광막(39)을 제거한 다음, 상기 콘택홀(37)과 홈을 채우는 금속 배선을 형성한다.
본 발명의 금속 배선 형성 방법은 저 유전 상수 절연막을 사용한 듀얼 다마신 공정에 있어서, 상기 저 유전 상수 절연막에 흡착되어 있는 암모니아를 제거한 다음 금속 배선 마스크용 감광막을 도포하므로, 상기 감광막의 노광 및 현상 공정 시 상기 암모니아와 상기 감광막의 H+간의 반응에 의해 발생되는 감광막 중독 현상을 방지하여 소자의 수율 및 신뢰성을 향상시키는 효과가 있다.
Claims (4)
- 기판 상에 콘택홀이 구비된 저 유전 상수 절연막을 형성하는 단계;상기 저 유전 상수 절연막을 붕소화합물 처리하여 상기 저 유전 상수 절연막에 흡착되어 있는 암모니아를 제거하는 단계;상기 저 유전 상수 절연막 상에 금속 배선 마스크용 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 마스크로 상기 저 유전 상수 절연막을 선택 식각하여 홈을 형성하는 단계;상기 콘택홀과 홈을 매립하는 금속 배선을 형성하는 단계를 포함하는 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 저 유전 상수 절연막을 0 ∼ 500℃의 온도로 붕소화합물 처리함을 특징으로 하는 금속 배선 형성 방법.
- 기판 상에 콘택홀이 구비된 저 유전 상수 절연막을 형성하는 단계;상기 저 유전 상수 절연막 상에 산성 고분자막을 형성하고 베이킹 공정을 진행하여 상기 저 유전 상수 절연막에 흡착되어 있는 암모니아를 제거하는 단계;상기 산성 고분자막을 제거하는 단계;상기 저 유전 상수 절연막 상에 금속 배선 마스크용 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 마스크로 상기 저 유전 상수 절연막을 선택 식각하여 홈을 형성하는 단계;상기 콘택홀과 홈을 매립하는 금속 배선을 형성하는 단계를 포함하는 금속 배선 형성 방법.
- 제 1 항에 있어서,상기 베이킹 공정을 0 ∼ 200℃의 온도로 진행함을 특징으로 하는 금속 배선 형성 방법.
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| US6174816B1 (en) * | 1998-09-03 | 2001-01-16 | Micron Technology, Inc. | Treatment for film surface to reduce photo footing |
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |