KR20040057579A - 반도체 소자의 듀얼 다마신 패턴 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 듀얼 다마신 패턴 형성 방법에 관한 것으로, 트렌치가 형성될 영역을 정의하기 위한 포토레지스트 패턴을 식각 내성이 증가된 경화 포토레지스트 패턴으로 형성하여 하드 마스크 대용으로 사용함으로써, 공정의 단계 및 시간을 줄이고 비용을 감소시키며 공정을 용이하게 진행할 수 있는 반도체 소자의 듀얼 다마신 패턴 형성 방법이 개시된다.
Description
본 발명은 반도체 소자의 듀얼 다마신 패턴 형성 방법에 관한 것으로, 특히 포토레지스트 패턴을 하드 마스크로 이용하여 공정의 단계, 시간 및 비용을 줄일 수 있는 반도체 소자의 듀얼 다마신 패턴 형성 방법에 관한 것이다.
최근 지속적으로 공정 기술이 발전하여 디자인 룰이 감소하면서 반도체 소자가 집적화 됨에 따라, 배선 저항이나 배선 간의 기생 커패시턴스가 소자의 동작 속도를 결정하는 결정적인 요인으로 작용한다. 최근에는 Al 대신에 Cu를 이용하여 금속 배선을 형성하는 공정이 차세대 소자의 배선 공정으로 각광을 받고 있다.
하지만, 구리의 식각 특성이 매우 열악하기 때문에 Cu를 이용하여 배선을 형성하는데 어려움이 있다. 이를 해결하기 위한 방법으로 듀얼 다마신 공정과 전기 도금법을 적용하여 구리뿐만 아니라 식각 특성이 열악한 금속 물질을 이용하여 금속 배선을 형성하고 있다. 듀얼 다마신 공정의 진행 과정을 좀 더 구체적으로 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 1a를 참조하면, 반도체 소자를 형성하기 위하여 트랜지스터나 플래시 메모리 셀과 같은 여러 요소(도시되지 않음)가 형성된 반도체 기판(101) 상부에 층간 절연막(102)을 형성한다. 이어서, 층간 절연막(102) 상부에 제1 하드 마스크(103) 및 제2 하드 마스크(104)를 형성한다. 계속해서, 제2 하드 마스크(104) 상부에 트렌치 영역이 정의된 포토레지스트 패턴(105)을 형성한다.
도 1b를 참조하면, 제2 하드 마스크(104)의 노출된 영역을 제거한 후 제1 포토레지스트 패턴(도1a의 105)을 제거한다. 트렌치 영역의 제2 하드 마스크(104)가 제거되면서 하부의 제1 하드 마스크(103)가 노출된다.
도 1c를 참조하면, 비아홀 영역이 정의된 제2 포토레지스트 패턴(106)을 형성한다.
도 1d를 참조하면, 제2 포토레지스트 패턴(도 1c의 106)을 통해 노출된 제1 하드 마스크(103)를 제거하고, 계속해서 층간 절연막(102)을 제거하여 하부의 접합부(도시되지 않음)가 노출되도록 비아홀(107)을 형성한다. 이후, 제2 포토레지스트 패턴(도 1c의 106)을 제거한다.
도 1e를 참조하면, 제2 하드 마스크(103)를 식각 마스크로 사용한 식각 공정으로 제1 하드 마스크(102)의 노출된 영역을 제거하고, 계속해서 층간 절연막(102)을 소정 깊이까지 식각하여 트렌치(108)를 형성한다. 이로써, 비아홀(107)과 트렌치(108)로 이루어진 듀얼 다마신 패턴(109)이 형성된다.
도 1f를 참조하면, 제1 및 제2 하드 마스크(도 1e의 103 및 104)를 제거한다.
상기와 같이, 이중 하드 마스크(Dual Hardmask)를 이용한 듀얼 다마신(Dual Damascene) 공정은 다른 방식의 듀얼 다마신 공정에 비하여 공정이 단순하고 식각 공정상의 문제점이 적기 때문에 재현성이 높은 공정 방식 중 하나로 인정받고 있다. 하지만 이러한 듀얼 다마신 공정의 경우 두 층의 하드 마스크를 이용하여 공정을 진행하기 때문에, 공정 시간 및 단계가 증가하여 비용이 증가할 뿐만 아니라 최종 하드 마스크를 제거하기가 어려운 문제점이 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 트렌치가 형성될 영역을 정의하기 위한 포토레지스트 패턴을 식각 내성이 증가된 경화 포토레지스트 패턴으로 형성하여 하드 마스크 대용으로 사용함으로써, 공정의 단계 및 시간을 줄이고 비용을 감소시키며 공정을 용이하게 진행할 수 있는 반도체 소자의 듀얼 다마신 패턴 형성 방법에 관한 것이다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101, 201 : 반도체 기판 102, 202 : 층간 절연막
103, 203 : 제1 하드 마스크 204 : 경화된 제1 포토레지스트 패턴
104 : 제2 하드 마스크 105 ; 제1 포토레지스트 패턴
106, 205 : 제2 포토레지스트 패턴 107, 206 : 비아홀
108, 207 : 트렌치 109, 208 ; 듀얼 다마신 패턴
본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법은 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판 상에 층간 절연막 및 하드 마스크를 순차적으로 형성하는 단계와, 교환 결합 가능 물질이 포함된 레지스트 또는 노광 활성기 발생물이 포함된 레지스트로 트렌치 영역이 정의된 제1 포토레지스트 패턴을 형성하는 단계와, 베이킹 공정으로 노광 활성기 발생물에서 생성된 라디컬이나 교환 결합 가능 물질을 레지스트와 반응시켜 제1 포토레지스트 패턴을 식각 내성이 증가된 제1 경화 포토레지스트 패턴으로 형성하는 단계와, 비아홀 영역이 정의된 제2 포토레지스트 패턴을 형성하는 단계와, 식각 공정으로 하드 마스크 및 층간 절연막을 식각하여 비아홀을 형성하는 단계와, 제2 포토레지스트 패턴을제거하는 단계 및 제1 경화 포토레지스트 패턴을 식각 마스크로 이용한 식각 공정으로 하드 마스크를 제거한 후 층간 절연막을 소정 깊이까지 식각하여 트렌치를 형성하는 단계를 포함한다.
상기에서, 레지스트로 교환 결합 가능 물질이 포함된 레지스트 또는 노광 활성기 발생물이 포함된 레지스트를 도포하여 고분자 화합물과 혼합되는 것을 방지할 수 있다. 이때, 교환 결합 가능 물질은 다기능 에테르나 다기능 알킬 할로 화합물이며, 다기능 에테르는 메틸 에테르 또는 에틸 에테르일 수 있다. 노광 활성기 발생물은 써멀 라디컬 제네레이터나 그 유도체일 수 있다.
한편, 베이킹 공정은 오븐이나 핫플레이트 가열 방식으로 실시하며, 50 내지 250℃에서 실시할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 2a를 참조하면, 반도체 소자를 형성하기 위하여 트랜지스터나 플래시 메모리 셀과 같은 여러 요소(도시되지 않음)가 형성된 반도체 기판(201) 상부에 층간절연막(202)을 형성한다. 이어서, 층간 절연막(202) 상부에 하드 마스크(203)를 형성한 후 트렌치 영역이 정의된 제1 포토레지스트 패턴(204)을 순차적으로 형성한다. 이때, 제1 포토레지스트 패턴(204)은 후속 공정에서 하드 마스크를 대신할 수 있도록 일반 포토레지스트 패턴보다 식각 내성이 향상된 경화 포토레지스트로 형성한다.
제1 포토레지스트 패턴(204)을 경화 포토레지스트로 형성하는 방법을 설명하면 다음과 같다.
제1 포토레지스트 패턴(204)을 경화 포토레지스트로 형성하는 첫 번째 실시예로, 교환 결합 가능 물질(Crosslinkable Agent)이 포함된 레지스트를 사용하여 제1 포토레지스트 패턴(204)을 형성할 수 있다.
교환 결합 가능 물질이 포함된 레지스트로 제1 포토레지스트 패턴(204)을 형성하면, 패턴 형성과 동시에 PEB(Post Exposure bake) 공정에서 열(Thermal)에 의해 교환 결합 가능 물질과 노광된 영역의 OH기(OH Terminal) 간의 결합이 이루어져, 식각 내성이 우수한 경화 포토레지스트 패턴을 형성할 수 있다. 이때, 베이킹 공정은 오븐(Oven)이나 핫플레이트(Hot Plate) 가열 방식으로 실시할 수 있으며, 50 내지 250℃에서 실시하는 것이 바람직하다. 상기에서, 교환 결합 가능 물질로는 다기능 에테르(Multi-Functional Ether)나 다기능 알킬 할로 화합물(Multi-Functional Alkyl Halo Compound)을 사용할 수 있다. 이때, 다기능 에테르로는 메틸 에테르(Methyl Ether) 또는 에틸 에테르(Ethyl Ether)를 사용할 수 있다. 다기능 알킬 할로 화합물로는 알킬 크롤로 화합물(Alkyl Chloro Compound), 알킬 브로모 화합물(Alkyl Bromo Compound), 알킬 이오도 화합물(Alkyl Iodo Compound)을 사용할 수 있다.
식각 내성이 우수한 제1 포토레지스트 패턴(204)을 형성하는 두 번째 실시예로, 노광 활성기 발생물(Photo Active Radical Generator)이 포함된 레지스트를 사용하여 제2 포토레지스트 패턴(205)을 형성할 수 있다.
노광 활성기 발생물(Photo Active Radical Generator)이 포함된 레지스트로 제1 포토레지스트 패턴(204)을 형성하면, PEB(Post Exposure bake) 공정에서 노광 활성기 발생물에서 생성된 기(Radical)에 의해 C-C 결합(Bond)이 이루어져, 식각 내성이 우수한 포토레지스트 패턴을 형성할 수 있다. 이때도 마찬가지로, 베이킹 공정은 오븐(Oven)이나 핫플레이트(Hot Plate) 가열 방식으로 실시할 수 있으며, 50 내지 250℃에서 실시하는 것이 바람직하다. 상기에서, 노광 활성기 발생물로는 AIBN와 같은 써멀 라디컬 제네레이터나 그 유도체를 사용할 수 있다.
상기의 방법을 통해, 제1 포토레지스트 패턴(204)을 식각 내성이 증가된 경화 포토레지스트 패턴으로 형성할 수 있다.
도 2b를 참조하면, 비아홀 영역이 정의된 제2 포토레지스트 패턴(205)을 형성한다.
도 2c를 참조하면, 제2 포토레지스트 패턴(도 2b의 205)을 통해 노출된 하드 마스크(203)를 제거하고, 계속해서 층간 절연막(202)을 제거하여 하부의 접합부(도시되지 않음)가 노출되도록 비아홀(206)을 형성한다. 이후, 제2 포토레지스트 패턴(도 2b의 205)을 제거한다.
도 2d를 참조하면, 제1 포토레지스트 패턴(204)을 식각 마스크로 사용한 식각 공정으로 하드 마스크(203)의 노출된 영역을 제거하고, 계속해서 층간 절연막(202)을 소정 깊이까지 식각하여 트렌치(207)를 형성한다. 이때, 통상적으로 층간 절연막(202)의 소정 깊이에 식각 정지막(도시되지 않음)을 형성하여, 트렌치(207)를 형성하기 위한 식각 공정 시 식각 정지막이 형성된 깊이에서 식각이 정지되도록 함으로써 트렌치(207)를 목표 깊이로 형성한다. 이로써, 비아홀(206)과 트렌치(207)로 이루어진 듀얼 다마신 패턴(208)이 형성된다.
도 2e를 참조하면, 제1 포토레지스트 패턴(도 2d의 204) 및 하드 마스크(도 2d의 203)를 제거한다.
상술한 바와 같이, 본 발명은 트렌치가 형성될 영역을 정의하기 위한 포토레지스트 패턴을 식각 내성이 증가된 경화 포토레지스트 패턴으로 형성하여 하드 마스크 대용으로 사용함으로써, 공정의 단계 및 시간을 줄이고 비용을 감소시키며 공정을 용이하게 진행할 수 있다.
Claims (6)
- 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판 상에 층간 절연막 및 하드 마스크를 순차적으로 형성하는 단계;교환 결합 가능 물질이 포함된 레지스트 또는 노광 활성기 발생물이 포함된 레지스트로 트렌치 영역이 정의된 제1 포토레지스트 패턴을 형성하는 단계;베이킹 공정으로 상기 노광 활성기 발생물에서 생성된 라디컬이나 교환 결합 가능 물질을 상기 레지스트와 반응시켜 상기 제1 포토레지스트 패턴을 식각 내성이 증가된 제1 경화 포토레지스트 패턴으로 형성하는 단계;비아홀 영역이 정의된 제2 포토레지스트 패턴을 형성하는 단계;식각 공정으로 상기 하드 마스크 및 상기 층간 절연막을 식각하여 비아홀을 형성하는 단계;상기 제2 포토레지스트 패턴을 제거하는 단계; 및상기 제1 경화 포토레지스트 패턴을 식각 마스크로 이용한 식각 공정으로 상기 하드 마스크를 제거한 후 상기 층간 절연막을 소정 깊이까지 식각하여 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
- 제 1 항에 있어서,상기 교환 결합 가능 물질은 다기능 에테르나 다기능 알킬 할로 화합물인 것을 특징으로 하는 반도체 소자의 마스크 패턴 형성 방법.
- 제 2 항에 있어서,상기 다기능 에테르는 메틸 에테르 또는 에틸 에테르인 것을 특징으로 하는 반도체 소자의 마스크 패턴 형성 방법.
- 제 2 항에 있어서,상기 다기능 알킬 할로 화합물은 알킬 크롤로 화합물, 알킬 브로모 화합물, 알킬 이오도 화합물인 것을 특징으로 하는 반도체 소자의 마스크 패턴 형성 방법.
- 제 1 항에 있어서,상기 노광 활성기 발생물은 써멀 라디컬 제네레이터이나 그 유도체인 것을 특징으로 하는 반도체 소자의 마스크 패턴 형성 방법.
- 제 1 항에 있어서,상기 베이킹 공정은 오븐이나 핫플레이트 가열 방식으로 실시하며, 50 내지 250℃에서 실시하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
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Cited By (3)
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KR101531761B1 (ko) * | 2013-05-14 | 2015-06-25 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 단일 노출을 사용하여 복수의 층 패턴을 정의하는 방법 |
US9252048B2 (en) | 2013-05-14 | 2016-02-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal and via definition scheme |
US9412647B2 (en) | 2013-09-11 | 2016-08-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Via definition scheme |
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2002
- 2002-12-26 KR KR1020020084340A patent/KR20040057579A/ko not_active Application Discontinuation
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
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KR101531761B1 (ko) * | 2013-05-14 | 2015-06-25 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 단일 노출을 사용하여 복수의 층 패턴을 정의하는 방법 |
US9252048B2 (en) | 2013-05-14 | 2016-02-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal and via definition scheme |
US9412647B2 (en) | 2013-09-11 | 2016-08-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Via definition scheme |
US9748133B2 (en) | 2013-09-11 | 2017-08-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Via definition scheme |
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