KR100198645B1 - 반도체 소자의 패턴 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 패턴방법에 관한 것으로 특히, 단차가 심하게 발생하는 웨이퍼상의 패터닝에 적당하도록 한 반도체 소자의 패턴방법에 관한 것이다.
본 발명의 반도체 소자의 패턴 방법은 제1영역은 높고 제2영역은 낮은 웨이퍼상에 식각대상층을 형성하는 단계와, 상기 식각대상층상에 상기 제1영역보다는 제2영역이 더 두껍도록 제1절연막을 형성하는 단계와, 상기 제1절연막상에 제2절연막을 형성하는 단계와, 상기 제2절연막상에 제1감광막 마스크 패턴을 형성하는 단계와, 상기 제1감광막을 마스크로 이용하여 제2절연막을 오버에치 하는 단계와, 상기 제1감광막을 마스크로 이용하여 제1영역에 형성된 두께 만큼 상기 제1절연막을 식각하는 단계와, 상기 제1감광막 및 제2절연막을 제거하는 단계와, 상기 제1영역에만 제2감광막이 남도록 패터닝하는 단계와, 상기 제2감광막을 마스크로 이용하여 제1영역의 제1절연막의 두께만큼 남도록 상기 제1절연막을 식각하는 단계와, 상기 제2감광막을 제거하는 단계와, 상기 패터닝된 제1절연막을 마스크로 이용하여 상기 식각대상층을 선택적으로 식각하는 단계를 포함하여 이루어짐을 특징으로 한다.

Description

반도체 소자의 패턴 방법
본 발명은 반도체 소자의 패턴방법에 관한 것으로 특히, 단차가 심하게 발생하는 웨이퍼상의 패터닝에 적당하도록 한 반도체 소자의 패턴방법에 관한 것이다.
반도체 소자의 제조공정에서 소자간의 여러가지 경계층들이 있는데 공정을 계속진행하면서 상기 경계층의 단차가 커지게되어 패터닝공정을 위해 반사방지막으로 BARC(Bottom Anti Reflection Coating)을 코팅해서 공정에 적용한다.
이하 첨부된 도면을 참고하여 종래의 반도체 소자의 패턴방법을 설명하면 다음과 같다.
제1a도 내지 제1c도는 종래의 반도체 소자의 패턴방법을 나타낸 공정 단면도이다.
제1a도에서와 같이, 셀(Cell)영역(12)과 주변영역(13) 간의 단차를 갖는 웨이퍼(11)상에 식각대상층(14)과 BARC(15)와 감광막(16)을 차례로 형성한다. 여기서 상기 식각대상층(14)을 CVD(Chemical Vapour Deposition)법으로 증착하고, BARC(15)을 회전을 시켜 코팅하기 때문에 셀영역(12)과 주변영역(13)간의 단차로 BARC(15)의 두께가 셀영역(12)보다는 주변영역(13)이 두껍게 코팅된다.
제1b도에서와 같이, 상기 감광막(16)을 소정부위에만 제거되도록 선택적으로 노광 및 현상한다음, 상기 선택적으로 노광 및 현상된 감광막(16)을 마스크로 이용하여 상기 BARC(15)을 셀영역(12)의 BARC(15) 두께만큼 에치백(Etch Back)한다. 여기서 상기 BARC(15)을 에치백함으로 셀영역(12)에서는 BARC(15)가 다제거가 되나 주변영역(13)에는 BARC(15)가 남게된다.
이어 상기 주변영역(13)에 남아 있는 BARC(15)를 제거하기 위해서 에치백 하므로 셀영역(12)에서는 오버에치가되어 상기 셀영역(12)의 식각대상층(14)에 손상을 준다.
제1c도에서와 같이, 상기 감광막(16)을 마스크로 이용하여 상기 식각대상층(14)을 선택적으로 식각한다.
이어 상기 감광막(16)과 BARC(15)를 제거한다.
종래의 반도체 소자의 패턴 방법은 다음과 같은 문제점이 있었다.
첫째, 셀영역과 주변영역의 단차가 심하여 BARC의 코팅이 불량하거나 끊겨 DUV(Deep Ultra Violet)와 같은 공정에 의해서 너칭(Notching)현상이 발생된다.
둘째, 셀영역과 주변영역의 단차에의해 BARC의 에치 공정시 셀영역에는 오버에치가 되어 셀영역상의 식각대상층(14)손상에 의해 상기 주변영역(13)상의 식각대상층(14)보다 더 깊게 식각되거나 더 넓게 식각되어 원하는 패터닝이 되지않고 또 웨이퍼가 못쓰게 된다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 평탄화를 위한 BPSG(Boron Phosphrus Silicate Glass)와 셀영역에는 남고 주변영역에는 제거되도록 패터닝된 감광막을 이용하여 원하는 패터닝을 하는 반도체 소자의 패턴 방법을 제공하는데 그 목적이 있다.
제1a도 내지 제1c도는 종래의 반도체 소자의 패턴 방법을 나타낸 공정 단면도.
제2a도 내지 제2f도는 본 발명에 따른 반도체 소자의 패턴 방법을 나타낸 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
31 : 웨이퍼 32 : 셀영역
33 : 주변영역 34 : 식각대상층
35 : BPSG 36 : BARC
37 : 제1감광막 38 : 제2감광막
본 발명의 반도체 소자의 패턴 방법은 제1영역은 높고 제2영역은 낮은 웨이퍼상에 식각대상층을 형성하는 단계와, 상기 식각대상층상에 상기 제1영역보다는 제2영역이 더 두껍도록 제1절연막을 형성하는 단계와, 상기 제1절연막상에 제2절연막을 형성하는 단계와, 상기 제2절연막상에 제1감광막 마스크 패턴을 형성하는 단계와, 상기 제1감광막을 마스크로 이용하여 제2절연막을 오버에치 하는 단계와, 상기 제1감광막을 마스크로 이용하여 제1영역에 형성된 두께 만큼 상기 제1절연막을 식각하는 단계와, 상기 제1감광막 및 제2절연막을 제거하는 단계와, 상기 제1영역에만 제2감광막이 남도록 패터닝하는 단계와, 상기 제2감광막을 마스크로 이용하여 제1영역의 제1절연막의 두께만큼 남도록 상기 제1절연막을 식각하는 단계와, 상기 제2감광막을 제거하는 단계와, 상기 패터닝된 제1절연막을 마스크로 이용하여 상기 식각대상층을 선택적으로 식각하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 반도체 소자의 패턴 방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제2a도 내지 제2f도는 본 발명에 따른 반도체 소자의 패턴 방법을 나타낸 공정 단면도이다.
제2a도에서와 같이, 셀영역(32)과 주변영역(33)간의 단차를 갖는 웨이퍼(31)상에 식각대상층(34)과 평탄화를 위한 BPSG(35)를 차례로 형성한다.
제2b도에서와 같이, 상기 BPSG(35)를 열처리(Annealing)하여 리플로우(Refl-ow)시킨다. 그러므로 상기 BPSG(35)는 셀영역(32)에서 얇게, 주변영역(33)에서 두껍게 형성되어 어느정도 평탄화가 이루어진다.
제2c도에서와 같이, 상기 BPSG(35)상에 BARC(36)와 제1감광막(37)을 차례로 형성한 다음, 상기 제1감광막(37)을 소정부위에만 제거되도록 선택적으로 노광 및 현상한다. 여기서 상기 BARC(36)를 회전시켜 코팅하므로 셀영역(32)에서 얇게, 주변영역(33)에서 두껍게 BARC(36)가 코팅된다.
제2d도에서와 같이, 상기 선택적으로 노광 및 현상된 제1감광막(37)을 마스크로 이용하여 상기 BARC(36)와 BPSG(35)를 선택적으로 식각한다. 여기서 상기 BARC(36)를 주변영역(33)상의 BARC(36)의 두께로 에치백하고, BPSG(35)를 셀영역(32)상의 BPSG(35)의 두께로 에치백 함으로 상기 주변영역(33)에서는 제1감광막(37)이 제거된 부위에도 약간의 BPSG(35)가 남게된다.
그리고 상기 제1감광막(37) 및 BARC(36)를 제거한다.
제2e도에서와 같이, 상기 BPSG(35)를 포함한 식각대상층(34)상에 제2감광막(38)을 도포하고 상기 셀영역(32)에만 남도록 선택적으로 노광 및 현상한다. 이어 상기 선택적으로 노광 및 현상된 제2감광막(38)을 마스크로 이용하여 상기 BPSG(35)를 상기 주변영역(33)에서 제1감광막(37)이 제거된 부위에도 남은 BPSG(35)의 두께로 에치백한다. 따라서 주변영역(33)에는 감광막(37)의 패턴모양으로 즉 상기 셀영역(32)의 BPSG(35)의 두께만큼 BPSG(35)가 남게 된다.
제2f도에서와 같이, 상기 제2감광막(38)을 제거한 후, 상기 BPSG(35)를 마스크로 이용하여 상기 식각대상층(34)을 선택적으로 식가한다음, 상기 BPSG(35)를 제거한다.
본 발명의 반도체 소자의 패턴 방법은 평탄화용 절연막을 사용하므로 BARC 코팅이 끊어지는 현상이 없어지고, 사진 현상 공정을 이용하여 단차가 심하더라도 셀영역에 손상없이 패터닝하므로 수율(Yield)에 큰 효과가 있다.

Claims (4)

  1. 제1영역은 높고 제2영역은 낮은 웨이퍼상에 식각대상층을 형성하는 단계; 상기 식각대상층상에 상기 제1영역보다는 제2영역이 더 두껍도록 제1절연막을 형성하는 단계; 상기 제1절연막상에 제2절연막을 형성하는 단계; 상기 제2절연막상에 제1감광막 마스크 패턴을 형성하는 단계; 상기 제1감광막을 마스크로 이용하여 제2절연막을 오버에치 하는 단계; 상기 제1감광막을 마스크로 이용하여 제1영역에 형성된 두께 만큼 상기 제1절연막을 식각하는 단계; 상기 제1감광막 및 제2절연막을 제거하는 단계; 상기 제1영역에만 제2감광막이 남도록 패터닝하는 단계; 상기 제2감광막을 마스크로 이용하여 제1영역의 제1절연막의 두께만큼 남도록 상기 제1절연막을 식각하는 단계; 상기 제2감광막을 제거하는 단계; 상기 패터닝된 제1절연막을 마스크로 이용하여 상기 식각대상층을 선택적으로 식각하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 패턴 방법.
  2. 제1항에 있어서, 상기 제1영역보다는 제2영역이 더 두껍도록 제1절연막을 형성하기 위해 상기 식각대상층상에 제1절연막을 형성하는 단계; 상기 제1절연막을 열처리시킴으로 리플로우시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 패턴 방법.
  3. 제1항에 있어서, 상기 제1절연막을 평탄화 역할을 하는 BPSG로 형성하는 것을 특징으로 하는 반도체 소자의 패턴 방법.
  4. 제1항에 있어서, 상기 제2절연막을 방사방지막 역할을 하는 BARC로 형성하는 것을 특징으로 하는 반도체 소자의 패턴 방법.
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