CN103165454A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件及其制造方法。该方法包括：在栅极相反两侧的源区和漏区的上部形成硅化物，其中栅极形成于衬底上并在其相反两侧的侧壁上都具有第一侧壁间隔件和第二侧壁间隔件，第一侧壁间隔件具有水平部分和垂直部分，水平部分位于第二侧壁间隔件和衬底之间，垂直部分位于第二侧壁间隔件和侧壁之间。之后，在硅化物上选择性地沉积保护层。根据上述方法，通过在硅化物上选择性地沉积保护层，能够防止保护层下的硅化物在后续执行应力近邻技术的过程中被蚀刻而导致损失，从而在实现应力近邻技术的同时避免了硅化物损失的问题。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体技术，特别涉及半导体器件及其制造方法。
背景技术
随着半导体技术的不断发展，MOSFET特征尺寸不断缩小，载流子迁移率降低的问题引起了业内的极大关注，并且已有若干种增强载流子迁移率的方案被提出。
其中一些方案通过在MOSFET的沟道区中施加应力来实现增强载流子迁移率的目的。
如果对MOS器件的沟道区施加应力，使其产生应变，则可以影响其载流子迁移率。具体说来，NMOS器件是电子导电的，因此晶格间距越大，晶格散射的作用就越小，电子迁移率就越大，驱动电流就越大，因此希望对沟道施加拉伸应力使得晶格变大；而PMOS器件则正好相反，晶格越小，空穴迁移率越大，所以希望对沟道施加压缩应力。
一种对沟道区施加应力的方法是覆盖薄膜应力技术。
在源区、漏区和栅极上形成了硅化物以后沉积应力膜，可以将应力传递到沟道区，从而对器件的性能产生显著影响。作为应力膜的示例，已知采用热化学气相沉积方法沉积的Si3N4薄膜具有拉伸应力，而采用等离子体化学气相沉积方法沉积的Si3N4薄膜具有压缩应力。
为了同时改善NMOS器件和PMOS器件的性能，可以分别在NMOS器件上沉积拉伸应力膜，在PMOS器件上沉积压缩应力膜。例如，可以先沉积拉伸应力膜，然后蚀刻去除覆盖PMOS器件的拉伸应力膜，再沉积压缩应力膜，去除NMOS器件上的压缩应力膜。
为了更好地将应力传递到沟道区，提出了应力近邻技术(StressProximity Technique，SPT)。即在沉积应力膜之前，先将栅极两侧的侧壁间隔件的厚度降低，以减小应力膜与沟道区之间的距离，使得应力膜中的应力能够更有效地传递到沟道区中，从而取得更好的效果。
下面参考图1A至图1E描述应力近邻技术的一种实现方案。
首先，如图1A所示，在以栅极为掩模对衬底110执行轻掺杂区(LDD)注入之后，依次沉积氧化硅层130和氮化硅层140。
接下来，如图1B所示，对氧化硅层130和氮化硅层140进行蚀刻，以在栅极侧壁形成侧壁间隔件135和145。执行源漏注入，在栅极相反两侧分别形成源区、漏区，并执行退火处理。
接下来，如图1C所示，在源区、漏区和栅极上沉积金属，例如镍(Ni)或铂(Pt)，执行硅化工艺，形成硅化物160。
接下来，如图1D所示，执行应力近邻技术蚀刻去除侧壁间隔件145。
接下来，如图1E所示，沉积应力膜170。
在采用侧壁间隔件135和145限定了源漏区之后，由于去除了侧壁间隔件145，使得应力膜170更加邻近沟道区，从而能够更有效地将应力膜中的应力传递到沟道区中。
然而，在如图1D所示去除侧壁间隔件145时，之前形成的硅化物160也会有所减少。为执行这种应力近邻技术导致了硅化物的损失。
因此，需要一种新的实现应力近邻技术的方法能够避免硅化物的损失。
发明内容
本发明的目的是提供一种制造半导体器件的方法，该方法能够在实现应力近邻技术的同时避免了硅化物损失的问题。
根据本发明的一个方面，提供了一种制造半导体器件的方法，该方法包括：在栅极相反两侧的源区和漏区的上部形成硅化物，其中栅极形成于衬底上并在其相反两侧的侧壁上都具有第一侧壁间隔件和第二侧壁间隔件，第一侧壁间隔件具有水平部分和垂直部分，水平部分位于第二侧壁间隔件和衬底之间，垂直部分位于第二侧壁间隔件和侧壁之间；在硅化物上选择性地沉积保护层。
优选地，该保护层为导电材料。
优选地，该导电材料为钴钨磷化物(CoWP)或钴钼磷化物(CoMoP)。
优选地，该保护层的厚度为20埃至100埃。
优选地，还包括：蚀刻去除第二侧壁间隔件，其中保护层保护硅化物不被蚀刻去除。
优选地，蚀刻去除第二侧壁间隔件的步骤是通过湿法或干法蚀刻工艺执行。
优选地，在蚀刻去除第二侧壁间隔件之后，还包括：沉积应力膜，以覆盖该保护层以及第一侧壁间隔件。
优选地，所述栅极邻近沟道区，栅极邻近的沟道区是n型沟道区，应力膜是具有拉伸应力的膜；或者栅极邻近的沟道区是p型沟道区，应力膜是具有压缩应力的膜。
优选地，其中在执行在硅化物上选择性地沉积保护层之前，还包括在栅极的上部形成硅化物，在硅化物上选择性地沉积保护层的步骤包括在栅极相反两侧的源区和漏区的上部、栅极上部的硅化物上选择性地沉积保护层。
根据本发明的另一个方面，还提供了一种半导体器件，该半导体器件包括：衬底上的栅极；栅极相反两侧的源区和漏区；源区、漏区上部的硅化物；栅极相反两侧的侧壁上的侧壁间隔件；以及硅化物上的保护层。
优选地，该保护层为导电材料。
优选地，该导电材料为钴钨磷化物(CoWP)或钴钼磷化物(CoMoP)。
优选地，该保护层的厚度为20埃至100埃。
优选地，该半导体器件还包括覆盖保护层以及侧壁间隔件的应力膜。
优选地，该半导体器件栅极邻近沟道区，栅极邻近的沟道区是n型沟道区，应力膜是具有拉伸应力的膜；或者栅极邻近的沟道区是p型沟道区，应力膜是具有压缩应力的膜。
优选地，该半导体器件还包括栅极上部的硅化物以及该栅极上部的硅化物上的保护层。
根据本发明公开的上述方法，通过在硅化物上选择性地沉积保护层，能够防止保护层下的硅化物在后续执行应力近邻技术的过程中被蚀刻而导致损失，从而在采用应力近邻技术来改善器件性能的同时避免了硅化物损失的问题。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
图1A至1E分别以截面图的形式示出了现有技术中应力近邻技术的一种实现方案的各个步骤；
图2A至2F分别以截面图的形式示出了本发明制造半导体器件的方法的一个实施方式的各个步骤；以及
图3示出本发明制造半导体器件方法实施例的流程示意图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置不限制本发明的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和器件应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
下面参考图2A至2F，结合图3描述本发明制造半导体器件的方法的一个实施方式。
步骤301，在栅极相反两侧的源区和漏区的上部形成硅化物，如图2C所示，其中栅极形成于衬底上并在其相反两侧的侧壁上都具有第一侧壁间隔件和第二侧壁间隔件，第一侧壁间隔件具有水平部分和垂直部分，水平部分位于第二侧壁间隔件和衬底之间，垂直部分位于第二侧壁间隔件和侧壁之间。
可以采用如图2A至图2B的方法来形成硅化物260之前的衬底、栅极、源区和漏区，以及第一侧壁间隔件和第二侧壁间隔件。
具体地，首先，如图2A所示，在衬底210上形成栅极。衬底210可以包括硅(Si)。栅极邻近沟道区。例如栅极可以位于沟道区上方。以栅极为掩模执行轻掺杂区(LDD)注入之后，沉积氧化物层230覆盖衬底210的表面和栅极的上表面以及栅极相反两侧的侧壁。之后，沉积氮化物层240。
然后，如图2B所示，对氧化物层230和氮化物层240进行蚀刻，在栅极相反两侧侧壁上，氧化物层230的剩余部分形成第一侧壁间隔件235，氮化物层240的剩余部分形成第二侧壁间隔件245。第一侧壁间隔件235具有水平部分和垂直部分，水平部分位于第二侧壁间隔件245和衬底210之间，垂直部分位于第二侧壁间隔件245和栅极侧壁之间。然后执行源漏注入以在栅极两侧分别形成源区和漏区。之后，执行退火处理。
需要说明的是，本领域技术人员应该知道第一侧壁间隔件可以由一层或多层材料形成，对于不同的第一侧壁间隔件，可能对应有不同的具体实现方法。不同的第一侧壁间隔件的组成以及所对应的形成方法为本领域技术人员所熟知，这里不再进行详述。
接下来，如图2C所示，在源区、漏区上部形成硅化物260。例如，在源区、漏区上沉积金属，例如镍(Ni)或铂(Pt)，执行硅化工艺，形成硅化物260。
步骤302，在硅化物上选择性地沉积保护层。
接下来，如图2D所示，在源区、漏区上部形成的硅化物260上选择性地沉积保护层270，以覆盖源区、漏区上部形成的硅化物260。
保护层270的作用是，在后续执行应力近邻技术蚀刻去除第二侧壁间隔件245的过程中，保护源区、漏区上部形成的硅化物260，以减少硅化物260的损失。
保护层270可以为导电材料，优选是钴钨磷化物(CoWP)或钴钼磷化物(CoMoP)。
保护层270的厚度可以为20埃至100埃，例如，可以是50埃。
接下来，如图2E所示，还可以执行应力近邻技术蚀刻去除第二侧壁间隔件245。蚀刻去除第二侧壁间隔件245的步骤可以是通过湿法或干法蚀刻工艺执行。
如上所述，由于在硅化物260上形成了保护层270，所以在蚀刻去除第二侧壁间隔件245时，硅化物260被保护，从而避免了硅化物260损失的问题。
接下来，如图2F所示，在蚀刻去除栅极相反两侧侧壁上的第二侧壁间隔件245之后，还可以沉积应力膜280，以覆盖保护层270和第一侧壁间隔件235。栅极邻近沟道区，栅极邻近的沟道区是n型沟道区，应力膜可以是具有拉伸应力的膜，或者栅极邻近的沟道区是p型沟道区，应力膜可以是具有压缩应力的膜。
在上述实施例中，硅化物260形成于源区、漏区的上部，保护层270用于保护源区、漏区的上部的硅化物260在后续的SPT工艺中不被蚀刻。对于不同工艺的半导体器件，可能还需要在其他位置形成硅化物，例如，如图1C中所示，还需要在栅极的上部形成硅化物。因此，在另一个实施例中，在执行硅化物上选择性地沉积保护层之前，除在源区、漏区的上部形成硅化物之后，还包括在栅极的上部形成硅化物。对应地，在硅化物上选择性地沉积保护层的步骤包括在栅极相反两侧的源区和漏区的上部、栅极上部的硅化物上选择性地沉积保护层。
下面参考图2E所示，描述通过本发明实施例的方法制造的半导体器件。
如图2E所示，根据上述方法形成的半导体器件包括：衬底210上的栅极，栅极相反两侧的源区和漏区，源区和漏区的上部的硅化物260，栅极相反两侧的侧壁上的侧壁间隔件235以及硅化物260上的保护层270。侧壁间隔件235可以具有水平部分和垂直部分，水平部分位于衬底上，垂直部分位于栅极相反两侧的侧壁上。
需要说明的是，本领域技术人员应该知道侧壁间隔件235可以由一层或多层材料形成。不同的侧壁间隔件235的组成为本领域技术人员所熟知，这里不再进行详述。
硅化物260上的保护层270可以是导电材料。更具体地，导电材料可以为钴钨磷化物(CoWP)或钴钼磷化物(CoMoP)。
硅化物上的保护层270的厚度可以为20埃至100埃，例如可以是50埃。
在另一种实施方式中，进一步地，半导体器件还可以包括应力膜280，如图2F所示。应力膜280覆盖保护层270以及栅极相反两侧侧壁上的侧壁间隔件235。栅极邻近沟道区，若栅极邻近的沟道区是n型沟道区，应力膜280是具有拉伸应力的膜。若栅极邻近的沟道区是p型沟道区，应力膜280是具有压缩应力的膜。
与前述另一种方法实施例相对应，在半导体器件另一个实施例中，该半导体器件还包括栅极上部的硅化物以及该栅极上部的硅化物上的保护层。栅极上部的硅化物通过在栅极上部沉积金属，例如镍(Ni)或铂(Pt)，执行硅化工艺，形成硅化物。
至此，已经详细描述了根据本发明的制造半导体器件的方法和所形成的半导体器件。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (16)

1.一种制造半导体器件的方法，包括：
在栅极相反两侧的源区和漏区的上部形成硅化物，其中所述栅极形成于衬底上并在其所述相反两侧的侧壁上都具有第一侧壁间隔件和第二侧壁间隔件，所述第一侧壁间隔件具有水平部分和垂直部分，所述水平部分位于所述第二侧壁间隔件和所述衬底之间，所述垂直部分位于所述第二侧壁间隔件和所述侧壁之间；
在所述硅化物上选择性地沉积保护层。
2.根据权利要求1所述的方法，其中所述保护层为导电材料。
3.根据权利要求2所述的方法，其中所述导电材料为钴钨磷化物(CoWP)或钴钼磷化物(CoMoP)。
4.根据权利要求1-3中任何一项所述的方法，其中所述保护层的厚度为20埃至100埃。
5.根据权利要求1所述的方法，还包括：
蚀刻去除所述第二侧壁间隔件，其中所述保护层保护所述硅化物不被蚀刻去除。
6.根据权利要求5所述的方法，其中所述蚀刻去除所述第二侧壁间隔件的步骤是通过湿法或干法蚀刻工艺执行。
7.根据权利要求5所述的方法，其中在蚀刻去除所述第二侧壁间隔件之后，还包括：
沉积应力膜，以覆盖所述保护层以及所述第一侧壁间隔件。
8.根据权利要求7所述的方法，其中，所述栅极邻近沟道区，
所述栅极邻近的沟道区是n型沟道区，所述应力膜是具有拉伸应力的膜；或者
所述栅极邻近的沟道区是p型沟道区，所述应力膜是具有压缩应力的膜。
9.根据权利要求1中所述的方法，其中在执行在所述硅化物上沉积保护层之前，还包括在所述栅极的上部形成硅化物，所述在所述硅化物上选择性地沉积保护层的步骤包括在栅极相反两侧的源区和漏区的上部、所述栅极上部的硅化物上选择性地沉积保护层。
10.一种半导体器件，包括：
衬底上的栅极；
所述栅极相反两侧的源区和漏区；
所述源区和漏区的上部的硅化物；
所述栅极相反两侧的侧壁上的侧壁间隔件；以及
所述硅化物上的保护层。
11.根据权利要求10所述的半导体器件，其中所述保护层为导电材料。
12.根据权利要求11所述的半导体器件，其中所述导电材料为钴钨磷化物(CoWP)或钴钼磷化物(CoMoP)。
13.根据权利要求10-12任何一项所述的半导体器件，其中所述保护层的厚度为20埃至100埃。
14.根据权利要求10所述的半导体器件，还包括覆盖所述保护层以及所述侧壁间隔件的应力膜。
15.根据权利要求14所述的半导体器件，其中所述栅极邻近沟道区，
所述栅极邻近的沟道区是n型沟道区，所述应力膜是具有拉伸应力的膜；或者
所述栅极邻近的沟道区是p型沟道区，所述应力膜是具有压缩应力的膜。
16.根据权利要求10所述的半导体器件，还包括所述栅极上部的硅化物以及所述栅极上部硅化物上的保护层。
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