TWI559543B - 半導體裝置與其形成方法 - Google Patents

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馬丁 克里斯多福 荷蘭德
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Description

半導體裝置與其形成方法
本發明係關於半導體裝置，更特別關於相反掺雜(counter doped)之半導體裝置。
在半導體裝置中，施加足夠電壓或偏壓至裝置的閘極後，可讓電流通過源極區與汲極區之間的通道區。當電流通過通道區時，裝置通常被視作「開啟」狀態。當電流未通過通道區時，裝置通常被視作「關閉」狀態。
本發明一實施例提供之半導體裝置，包括：第一型區域，包括第一導電型；第二型區域，包括第二導電型；第三型區域，包括與第一導電型相反的第三導電型，且第三型區域覆蓋第一型區域；第四型區域，包括與第二導電型相反的第四導電型，且第四型區域覆蓋第二型區域；以及通道區，延伸於第三型區域與第四型區域之間。
本發明一實施例提供之半導體裝置，包括：第一型區域，包括第一導電型；第二型區域，包括第二導電型；第三型區域，包括與第一導電型相反的第三導電型，且第三型區域覆蓋第一型區域；第四型區域，包括與第二導電型相反的第四導電型，且第四型區域覆蓋第二型區域；以及通道區，延伸 於第三型區域與第四型區域之間，通道區定義第一非線性表面於通道區的第一側上，與第二非線性表面於通道區的第二側上，其中第一型區域接觸第一非線性表面，且第二型區域接觸第二非線性表面。
本發明一實施例提供之半導體裝置的形成方法，包括：形成第一型區域，且第一型區域具有第一導電型；形成第二型區域，且第二型區域具有第二導電型；形成第三型區域於第一型區域上，且第三型區域包括與第一導電型相反的第三導電型；形成第四型區域於第二型區域上，且第四型區域包括與第二導電型相反的第四導電型；以及形成通道區於第三型區域與第四型區域之間。
100‧‧‧第一半導體裝置
102‧‧‧基板區
104‧‧‧虛置閘極
106‧‧‧間隔物
200‧‧‧第一凹陷
202‧‧‧第二凹陷
206、554‧‧‧第一末端
208、564‧‧‧第二末端
210‧‧‧通道區
212‧‧‧第一側
214‧‧‧第二側
216‧‧‧上表面
220‧‧‧第一非線性表面
230‧‧‧第二非線性表面
250‧‧‧第一深度
252‧‧‧第一下露距離
254‧‧‧第一表面
260‧‧‧第二深度
262‧‧‧第二下露距離
264‧‧‧第二表面
300、1002、1500‧‧‧第一型區域
308、1508‧‧‧第一未覆蓋部份
310、1510‧‧‧第一型區域末端
312‧‧‧第一距離
314、1170、1514‧‧‧第一型區域厚度
350、1050、1550‧‧‧第二型區域
358、1558‧‧‧第二未覆蓋部份
360、1560‧‧‧第二型區域末端
362‧‧‧第二距離
364、1172、1564‧‧‧第二型區域厚度
400、1600‧‧‧第三型區域
410‧‧‧第三型區域厚度
450、1650‧‧‧第四型區域
460‧‧‧第四型區域厚度
500‧‧‧閘極介電物
510‧‧‧閘極
512‧‧‧閘極長度
550、1300‧‧‧第一重疊部份
552、1302‧‧‧第一重疊距離
560、1310‧‧‧第二重疊部份
562、1312‧‧‧第二重疊距離
600‧‧‧第二半導體裝置
700、1100‧‧‧第一部份
702、1102‧‧‧第二部份
1000‧‧‧第三半導體裝置
1010、1052、1414、1464‧‧‧底部
1400‧‧‧第四半導體裝置
1402‧‧‧第一凹袋
1404‧‧‧第一分隔距離
1410‧‧‧第一凹袋深度
1450‧‧‧第二凹袋
1454‧‧‧第二分隔距離
1460‧‧‧第二凹袋深度
1480‧‧‧第一凹袋長度
1482‧‧‧第一凹袋末段
1484、1494‧‧‧頂部
1490‧‧‧第二凹袋長度
1492‧‧‧第二凹袋末段
1700‧‧‧方法
1702、1704、1706、1708、1710‧‧‧步驟
第1圖係一實施例中，部份半導體裝置的剖視圖；第2圖係一實施例中，部份半導體裝置的剖視圖；第3圖係一實施例中，形成半導體裝置之第一型區域與第二型區域的剖視圖；第4圖係一實施例中，形成半導體裝置之第三型區域與第四型區域的剖視圖；第5圖係一實施例中，半導體裝置的剖視圖；第6圖係一實施例中，部份半導體裝置的剖視圖；第7圖係一實施例中，形成半導體裝置之第一型區域與第二型區域的剖視圖；第8圖係一實施例中，形成半導體裝置之第三型區域與第 四型區域的剖視圖；第9圖係一實施例中，半導體裝置的剖視圖；第10圖係一實施例中，部份半導體裝置的剖視圖；第11圖係一實施例中，形成半導體裝置之第一型區域與第二型區域的剖視圖；第12圖係一實施例中，形成半導體裝置之第三型區域與第四型區域的剖視圖；第13圖係一實施例中，半導體裝置的剖視圖；第14圖係一實施例中，部份半導體裝置的剖視圖；第15圖係一實施例中，形成半導體裝置之第一型區域與第二型區域的剖視圖；第16圖係一實施例中，半導體裝置的剖視圖；第17圖係一實施例中，形成半導體裝置的方法流程圖。
下述內容將搭配圖式說明發明主體，其中相同單元通常以相同標號標示。在下述內容中，多種特定的完整實施例將用以說明發明主體，但發明主體不必然以這些特定的完整實施例實施。在其他例子中，將以方塊圖表示結構與裝置以利說明發明主體。
用以形成半導體裝置的一或多個技術與其完成的結構將敘述如下。
第1圖係某些實施例中，部份第一半導體裝置100的剖視圖。在一實施例中，第一半導體裝置100包含基板區102。基板區102包含多種材料，比如矽、多晶矽、鍺、類似物、 或上述之組合。在某些實施例中，基板區102包含磊晶層、絕緣層上矽(SOI)結構、或類似物。在某些實施例中，基板區102對應晶圓或由晶圓形成的晶粒。
在一實施例中，虛置閘極104係形成於基板區102上。在某些實施例中，虛置閘極104包含矽、多晶矽、其他半導體材料、或類似物。虛置閘極104可由任何方法形成，比如沉積及圖案化等方法。在某些實施例中，間隔物106圍繞虛置閘極104。在某些實施例中，間隔物106包含介電材料如氮化物、氧化物、類似物、或其組合。間隔物106可由任何方法形成，比如沉積與圖案化等方法。
如第2圖所示的一實施例中，第一凹陷200與第二凹陷202係形成於基板區102中。在某些實施例中，第一凹陷200與第二凹陷202的形成方法為等向蝕刻、非等向蝕刻、濕蝕刻、乾蝕刻、橫向蝕刻、或類似方法。在某些實施例中，在蝕刻基板102以形成第一凹陷200與第二凹陷202時，遮罩虛置閘極104與間隔物106。在某些實施例中，第一凹陷200的第一末端206位於至少部份的虛置閘極104與間隔物106下。在某些實施例中，第二凹陷202的第二末端208位於至少部份的虛置閘極104與間隔物106下。
在一實施例中，第一凹陷200與第二凹陷202定義通道區210。在某些實施例中，第一凹陷200位於通道區210之第一側212上，而第二凹陷202位於通道區210的第二側214上。在某些實施例中，通道區210的上表面216位於虛置閘極104下。
在一實施例中，第一凹陷200其第一深度250的定 義為：第一凹陷200底部的第一表面254至通道區210之上表面216之間的距離。在某些實施例中，第一深度250介於約2nm至約20nm之間。在某些實施例中，第一凹陷200其第一下露(underlap)距離252之定義如下：第一凹陷200露出的虛置閘極104與間隔物106之下表面距離。在某些實施例中，第一下露距離252介於約2nm至約20nm之間。
在一實施例中，第二凹陷202其第二深度260的定義為：第二凹陷200底部的第二表面264至通道區210之上表面216之間的距離。在某些實施例中，第二深度260介於約2nm至約20nm之間。在某些實施例中，第二凹陷202其第二下露(underlap)距離262之定義如下：第二凹陷202露出的虛置閘極104與間隔物106之下表面距離。在某些實施例中，第二下露距離262介於約2nm至約20nm之間。
在一實施例中，通道區210包含第一非線性表面220於通道區210的第一側212上。在某些實施例中，第一非線性表面220包含{110}表面結晶方向。在一實施例中，通道區210包含第二非線性表面230於通道區210的第二側214上。在某些實施例中，第二非線性表面230包含{110}表面結晶方向。
如第3圖所示的一實施例中，第一型區域300係形成於基板區102上的至少部份第一凹陷200中。在某些實施例中，第一型區域300位於通道區210的第一側212上。第一型區域300可由任何方法形成，比如沉積、磊晶成長、或類似方法。在某些實施例中，在磊晶成長製程之中對第一型區域300進行掺雜。在某些實施例中，在磊晶成長製程之後對第一型區域300 進行掺雜。在某些實施例中，在磊晶成長製程之中與之後對第一型區域300進行掺雜。在某些實施例中，第一型區域300包含第一導電型。在某些實施例中，第一型區域300之第一導電型為p型。在某些實施例中，第一型區域300之第一導電型為n型。
在一實施例中，第一型區域300接觸通道區210的第一非線性表面220。在某些實施例中，第一型區域300未覆蓋所有的第一線性表面220。在某些實施例中，第一型區域300未覆蓋第一非線性表面220的第一未覆蓋部份308。在某些實施例中，第一型區域300之第一型區域末端310與通道區210之上表面216隔有第一距離312。在某些實施例中，第一距離312介於約0nm至約10nm之間。在某些實施例中，第一型區域300之第一型區域厚度314介於約2nm至約5nm之間。
在一實施例中，第二型區域350係形成於基板區102上的至少部份第二凹陷202中。在某些實施例中，第二型區域350位於通道區210的第二側214上。第二型區域350可由任何方法形成，比如沉積、磊晶成長、或類似方法。在某些實施例中，在磊晶成長製程之中對第二型區域350進行掺雜。在某些實施例中，在磊晶成長製程之後對第二型區域350進行掺雜。在某些實施例中，在磊晶成長製程之中與之後對第二型區域350進行掺雜。在某些實施例中，第二型區域350包含第二導電型。在某些實施例中，第二型區域350之第二導電型為p型。在某些實施例中，第二型區域350之第二導電型為n型。
在一實施例中，第二型區域350接觸通道區210的第二非線性表面230。在某些實施例中，第二型區域350未覆蓋 所有的第二線性表面230。在某些實施例中，第二型區域350未覆蓋第二非線性表面230的第二未覆蓋部份358。在某些實施例中，第二型區域350之第二型區域末端360與通道區210之上表面216隔有第二距離362。在某些實施例中，第二距離362介於約0nm至約10nm之間。在某些實施例中，第二型區域350之第二型區域厚度364介於約2nm至約5nm之間。
如第4圖所示的某些實施例中，第三型區域400係形成以覆蓋第一型區域300。在某些實施例中，第三型區域400位於通道區210的第一側212上。第三型區域400之可由任何方法形成，比如沉積、磊晶成長、或類似方法。在某些實施例中，在磊晶成長製程之中對第三型區域400進行掺雜。在某些實施例中，在磊晶成長製程之後對第三型區域400進行掺雜。在某些實施例中，在磊晶成長製程之中與之後對第三型區域400進行掺雜。在某些實施例中，第三型區域400接觸通道區210的第一非線性表面220。在某些實施例中，第三型區域400包含第三導電型。在某些實施例中，第三型區域400之第三導電型為p型。在某些實施例中，第三型區域400之第三導電型為n型。在一實施例中，第三型區域400包括源極區。在一實施例中，第三型區域400包括汲極區。
在某些實施例中，第三型區域400的第三導電型與前述之第一導電型相反。在某些實施例中，第一型區域300之第一導電型為p型，而第三型區域400之第三導電型為n型。在某些實施例中，第一型區域300之第一導電型為n型，而第三型區域400之第三導電型為p型。在某些實施例中，第三型區域400 之第三型區域厚度410介於約5nm至約50nm之間。
在一實施例中，第四型區域450係形成以覆蓋第二型區域350。在某些實施例中，第四型區域450位於通道區210的第二側214上，而通道區210延伸於第三型區域400與第四型區域450之間。第四型區域450之可由任何方法形成，比如沉積、磊晶成長、或類似方法。在某些實施例中，在磊晶成長製程之中對第四型區域450進行掺雜。在某些實施例中，在磊晶成長製程之後對第四型區域450進行掺雜。在某些實施例中，在磊晶成長製程之中與之後對第四型區域450進行掺雜。在某些實施例中，第四型區域450接觸通道區210的第二非線性表面230。在某些實施例中，第四型區域450包含第四導電型。在某些實施例中，第四型區域450之第四導電型為p型。在某些實施例中，第四型區域450之第四導電型為n型。在一實施例中，第四型區域450包括源極區。在一實施例中，第四型區域450包括汲極區。
在某些實施例中，第四型區域450的第四導電型與前述之第二導電型相反。在某些實施例中，第二型區域350之第二導電型為p型，而第四型區域450之第三導電型為n型。在某些實施例中，第二型區域350之第二導電型為n型，而第四型區域450之第四導電型為p型。在某些實施例中，第四型區域450之第四型區域厚度460介於約5nm至約50nm之間。
如第5圖所示的一實施例中，移除虛置閘極104，其移除方法可為蝕刻。在某些實施例中，閘極介電物500係形成於通道區210、部份第三型區域400、與部份第四型區域450 上。在某些實施例中，閘極介電物500亦形成於間隔物106上。閘極介電物500可由任何方法形成，比如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、或其他合適技術。在某些實施例中，閘極介電物500包含任何材料，比如高介電常數材料、氧化物、氧化矽、或上述之組合。在某些實施例中，閘極介電物500包含具有中等介電常數的標準介電材料，比如氧化矽。
在某些實施例中，閘極510係形成於閘極介電物500上。閘極510可由任何方法形成，比如沉積、磊晶成長、或類似方法。在某些實施例中，閘極510包含導電材料如鋁、銅、或上述之組合。在一實施例中，閘極510位於通道區210、部份第三型區域400、與部份第四型區域450上。在某些實施例中，閘極510的閘極長度512介於約5nm至約100nm之間。在某些實施例的閘極優先製程中，先形成閘極介電物500與閘極510後，再形成通道區210、第一型區域300、第二型區域350、第三型區域400、第四型區域450、或類似物中至少一者。
在某些實施例中，閘極510覆蓋至少部份的第一型區域300。在一實施例中，第一型區域300包含第一重疊部份550位於閘極510下。在某些實施例中，第一重疊部份550在閘極510的第一末端554至第一型區域300的第一型區域末端310之間，具有第一重疊距離552。在某些實施例中，第一重疊距離552介於約0nm至約10nm之間。
在某些實施例中，閘極510覆蓋至少部份的第二型區域350。在一實施例中，第二型區域350包含第二重疊部份560 位於閘極510下。在某些實施例中，第二重疊部份560在閘極510的第二末端564至第二型區域350的第二型區域末端360之間，具有第二重疊距離562。在某些實施例中，第二重疊距離562介於約0nm至約10nm之間。
第6圖係一實施例中，形成第一型區域300與第二型區域350之後的第二半導體裝置600，如第3圖所示的實施例。在某些實施例中，第二半導體裝置600包含基板區102、虛置閘極104、間隔物106、通道區210、與類似物。
如第7圖所示的一實施例中，移除第一型區域300的第一部份700與第二型區域350的第二部份702，且移除方法可為蝕刻。在某些實施例中，第一部份700與第二部份702的移除方法為等向蝕刻、氦氣乾蝕刻、或類似方法。在某些實施例中，第一部份700位於通道區210的第一側212上，而第二部份702位於通道區210的第二側214上。在一實施例中，部份或所有的第一部份700位於虛置閘極104或間隔物106之外，或不位於虛置閘極104或間隔物106下方。在一實施例中，部份或所有的第二部份702位於虛置閘極104或間隔物106之外，或不位於虛置閘極104或間隔物106下方。在某些實施例中，在移除第一部份700後，第一型區域300的保留部份將位於至少部份虛置閘極104與間隔物106下。在某些實施例中，在移除第二部份702後，第二型區域350的保留部份將位於至少部份虛置閘極104與間隔物106下。
在一實施例中，第一型區域300接觸通道區210的第一非線性表面220。在某些實施例中，第一型區域300未覆蓋 第一非線性表面220的第一未覆蓋部份308。在某些實施例中，第一型區域300的第一型區域末端310與通道區210之上表面216之間隔有第一距離312。在某些實施例中，第一距離312介於約0nm至約10nm之間。
在一實施例中，第二型區域350接觸通道區210的第二非線性表面230。在某些實施例中，第二型區域350未覆蓋第二非線性表面230的第二未覆蓋部份358。在某些實施例中，第二型區域350的第二型區域末端360與通道區210之上表面216之間隔有第二距離362。在某些實施例中，第二距離362介於約0nm至約10nm之間。
如第8圖所示的一實施例中，第三型區域400係形成以覆蓋第一型區域300。在某些實施例中，第三型區域400位於通道區210的第一側212上。在一實施例中，第三型區域400係形成以覆蓋基板區102。在某些實施例中，第三型區域400接觸通道區210的第一非線性表面220。在某些實施例中，第三型區域400的第三導電型與第一導電型相反。
在一實施例中，第四型區域450係形成以覆蓋第二型區域350。在某些實施例中，第四型區域450位於通道區210的第二側214上，即通道區210延伸於第三型區域400與第四型區域450之間。在某些實施例中，第四型區域450係形成以覆蓋基板區102。在某些實施例中，第四型區域450接觸通道區210的第二非線性表面230。在某些實施例中，第四型區域450的第四導電型與第二導電型相反。
如第9圖所示的一實施例中，移除虛置閘極104， 其移除方法可為蝕刻。在某些實施例中，閘極介電物500係形成於通道區210、部份第三型區域400、與部份第四型區域450上。在某些實施例中，閘極介電物500亦形成於間隔物106上。在某些實施例中，閘極510係形成於閘極介電物500上。在一實施例中，閘極510位於通道區210、部份第三型區域400、與部份第四型區域450上。在某些實施例的閘極優先製程中，先形成閘極介電物500與閘極510後，再形成通道區210、第一型區域300、第二型區域350、第三型區域400、第四型區域450、或類似物中至少一者。
第10圖係一實施例中，形成第一型區域1002與第二型區域1050之後的第三半導體裝置1000，如第3圖所示的實施例。在某些實施例中，第三半導體裝置1000包含基板區102、虛置閘極104、間隔物106、通道區210、與類似物。
在一實施例中，第一型區域1002係形成於基板區102的至少部份第一凹陷200中。在某些實施例中，第一型區域1002位於通道區210的第一側212上。第一型區域1002可由任何方法形成，比如沉積、磊晶成長、或類似方法。在某些實施例中，在磊晶成長製程之中對第一型區域1002進行掺雜。在某些實施例中，在磊晶成長製程之後對第一型區域1002進行掺雜。在某些實施例中，在磊晶成長製程之中與之後對第一型區域1002進行掺雜。在某些實施例中，第一型區域1002包含第一導電型。在某些實施例中，第一型區域1002的第一導電型為p型。在某些實施例中，第一型區域1002的第一導電型為n型。
在一實施例中，第一型區域1002接觸通道區210的 第一非線性表面220。在某些實施例中，第一型區域1002實質上覆蓋所有的第一非線性表面220。在某些實施例中，第一型區域1002在通道區210之底部1010至上表面216之間，接觸第一非線性表面220。在某些實施例中，第一型區域1002之第一型區域厚度314介於約2nm至約5nm之間。
在一實施例中，第二型區域1050係形成於基板區102的至少部份第二凹陷202中。在某些實施例中，第二型區域1050位於通道區210的第二側214上。第二型區域1050可由任何方法形成，比如沉積、磊晶成長、或類似方法。在某些實施例中，在磊晶成長製程之中對第二型區域1050進行掺雜。在某些實施例中，在磊晶成長製程之後對第二型區域1050進行掺雜。在某些實施例中，在磊晶成長製程之中與之後對第二型區域1050進行掺雜。在某些實施例中，第二型區域1050包含第二導電型。在某些實施例中，第二型區域1050的第二導電型為p型。在某些實施例中，第二型區域1050的第二導電型為n型。
在一實施例中，第二型區域1050接觸通道區210的第二非線性表面230。在某些實施例中，第二型區域1050實質上覆蓋所有的第二非線性表面230。在某些實施例中，第二型區域1050在通道區210之底部1052至上表面216之間，接觸第二非線性表面230。在某些實施例中，第二型區域1050之第二型區域厚度364介於約2nm至約5nm之間。
如第11圖所示的一實施例中，移除第一型區域1002的第一部份1100與第二型區域1050的第二部份1102，且移除方法可為蝕刻。在某些實施例中，第一部份1100與第二部份 1102的移除方法為等向蝕刻、氦氣乾蝕刻、或類似方法。在某些實施例中，第一部份1100位於通道區210的第一側212上，而第二部份1102位於通道區210的第二側214上。在一實施例中，部份或所有的第一部份1100位於虛置閘極104或間隔物106之外，或不位於虛置閘極104或間隔物106下方。在一實施例中，部份或所有的第二部份1102位於虛置閘極104或間隔物106之外，或不位於虛置閘極104或間隔物106下方。
在某些實施例中，在移除第一部份1100後，第一型區域1002的保留部份將位於至少部份虛置閘極104與間隔物106下。在某些實施例中，在移除第二部份1102後，第二型區域1050的保留部份將位於至少部份虛置閘極104與間隔物106下。在某些實施例中，第一型區域1002的第一型區域厚度1170介於約2nm至約5nm之間。在某些實施例中，第二型區域1050的第二型區域厚度1172介於約2nm至約5nm之間。
如第12圖所示的一實施例中，第三型區域400係形成以覆蓋第一型區域1002。在某些實施例中，第三型區域400位於通道區210的第一側212上。在一實施例中，第三型區域400係形成以覆蓋基板區102。在某些實施例中，第三型區域400不接觸通道區210的第一非線性表面220。在某些實施例中，第三型區域400的第三導電型與第一導電型相反。
在一實施例中，第四型區域450係形成以覆蓋第二型區域1050。在某些實施例中，第四型區域450位於通道區210的第二側214上。在某些實施例中，第四型區域450係形成以覆蓋基板區102。在某些實施例中，第四型區域450不接觸通道區 210的第二非線性表面230。在某些實施例中，第四型區域450的第四導電型與第二導電型相反。在某些實施例中，當第一型區域1002實質上覆蓋所有的第一非線性表面220且第二型區域1050實質上覆蓋所有的第二非線性表面230時，通道區210延伸於第一型區域1002與第二型區域1050之間。通道區210亦延伸於或位於第三型區域400與第四型區域450之間。
如第13圖所示的一實施例中，移除虛置閘極104，其移除方法可為蝕刻。在某些實施例中，閘極介電物500係形成於通道區210、部份第三型區域400、與部份第四型區域450上。在某些實施例中，閘極介電物500亦形成於間隔物106上。在某些實施例中，閘極510係形成於閘極介電物500上。在一實施例中，閘極510位於通道區210、部份第一型區域1002、第二型區域1050、第三型區域400、與第四型區域450上。在某些實施例的閘極優先製程中，先形成閘極介電物500與閘極510後，再形成通道區210、第一型區域1002、第二型區域1050、第三型區域400、第四型區域450、或類似物中至少一者。
在某些實施例中，閘極510至少覆蓋部份第一型區域1002。在一實施例中，第一型區域1002包含第一重疊部份1300位於閘極510下。在某些實施例中，第一重疊部份1300在閘極510的第一末端554至靠近通道區210之上表面216的第一型區域1002之間，具有第一重疊距離1302。在某些實施例中，第一重疊距離1302介於約0nm至約10nm之間。
在某些實施例中，閘極510至少覆蓋部份第二型區域1050。在一實施例中，第二型區域1050包含第二重疊部份 1310位於閘極510下。在某些實施例中，第二重疊部份1310在閘極510的第二末端564至靠近通道區210之上表面216的第二型區域1050之間，具有第二重疊距離1312。在某些實施例中，第一重疊距離1312介於約0nm至約10nm之間。
第14圖係一實施例中，形成第一凹陷200與第二凹陷202後的第四半導體裝置1400，如第2圖之實施例。在某些實施例中，第四半導體裝置1400包含基板區102、虛置閘極104、間隔物106、第一凹陷200、第二凹陷202、通道區210、與類似物。
在一實施例中，第一凹袋1402與第二凹袋1450係形成於基板區102中。在某些實施例中，第一凹袋1402與第二凹袋1450的形成方法為等向蝕刻、非等向蝕刻、濕蝕刻、乾蝕刻、橫向蝕刻、或類似方法。在某些實施例中，第一凹袋1402與第二凹袋1450的形成方法為兩步蝕刻製程，即先蝕刻形成第一凹陷200與第二凹陷202，再蝕刻形成第一凹袋1402與第二凹袋1450。在某些實施例中，第一凹袋1402與第二凹袋1450之形成方法為高於200℃的反應性離子蝕刻。在某些實施例中，蝕刻化學品包含四氯化矽、六氟化硫、或類似物。在某些實施例中，在蝕刻基板區102以形成第一凹袋1402與第二凹袋1450時，會遮罩虛置閘極104與間隔物106。
在一實施例中，第一凹袋1402係形成於通道區210的第一側212上。在一實施例中，第一凹袋1402與通道區210的上表面216隔有第一分隔距離1404。在某些實施例中，第一分隔距離1404介於約0nm至約10nm之間。在某些實施例中，第一 凹袋1402包含第一凹袋深度1410，即第一凹陷200的底部之第一表面254至第一凹袋1402之底部1414的距離。在某些實施例中，第一凹袋深度1410介於約0nm至約20nm之間。在某些實施例中，第一凹袋1402的第一凹袋長度1480，為第一凹袋末段1482至第一凹袋1402之頂部1484的距離。在某些實施例中，第一凹袋長度1480介於約0.5nm至約10nm之間。
在一實施例中，第二凹袋1450係形成於通道區210的第二側214上。在一實施例中，第二凹袋1450與通道區210的上表面216隔有第二分隔距離1454。在某些實施例中，第二分隔距離1454介於約0nm至約10nm之間。在某些實施例中，第二凹袋1450包含第二凹袋深度1460，即第二凹陷202的底部之第二表面264至第二凹袋1450之底部1464的距離。在某些實施例中，第二凹袋深度1460介於約0nm至約20nm之間。在某些實施例中，第二凹袋1450的第二凹袋長度1490，為第二凹袋末段1492至第二凹袋1450之頂部1494的距離。在某些實施例中，第二凹袋長度1490介於約0.5nm至約10nm之間。
如第15圖所示之一實施例中，第一型區域1500係形成於基板區102的至少部份第一凹陷200與第一凹袋1402中。在某些實施例中，第一型區域1500位於通道區210的第一側212上。第一型區域1500可由任何方法形成，比如沉積、磊晶成長、或類似方法。在某些實施例中，在磊晶成長製程之中對第一型區域1500進行掺雜。在某些實施例中，在磊晶成長製程之後對第一型區域1500進行掺雜。在某些實施例中，在磊晶成長製程之中與之後對第一型區域1500進行掺雜。在某些實施 例中，第一型區域1500包含第一導電型。在某些實施例中，第一型區域1500的第一導電型為p型。在某些實施例中，第一型區域1500的第一導電型為n型。
在一實施例中，第一型區域1500接觸通道區210的第一非線性表面220。在某些實施例中，第一型區域1500未覆蓋所有的第一非線性表面220。在某些實施例中，第一型區域1500未覆蓋第一非線性表面220的第一未覆蓋部份1508。在某些實施例中，第一型區域1500之第一型區域末端1510與通道區210之上表面216隔有第一分隔距離1404。在某些實施例中，第一型區域1500之第一型區域厚度1514介於約2nm至約5nm之間。
在一實施例中，第二型區域1550係形成於基板區102的至少部份第二凹陷202與第二凹袋1450中。在某些實施例中，第二型區域1550位於通道區210的第二側214上。第二型區域1550可由任何方法形成，比如沉積、磊晶成長、或類似方法。在某些實施例中，在磊晶成長製程之中對第二型區域1550進行掺雜。在某些實施例中，在磊晶成長製程之後對第二型區域1550進行掺雜。在某些實施例中，在磊晶成長製程之中與之後對第二型區域1550進行掺雜。在某些實施例中，第二型區域1550包含第二導電型。在某些實施例中，第二型區域1550的第二導電型為p型。在某些實施例中，第二型區域1550的第二導電型為n型。
在一實施例中，第二型區域1550接觸通道區210的第二非線性表面230。在某些實施例中，第二型區域1550未覆 蓋所有的第二非線性表面230。在某些實施例中，第二型區域1550未覆蓋第二非線性表面230的第二未覆蓋部份1558。在某些實施例中，第二型區域1550之第二型區域末端1560與通道區210之上表面216隔有第二分隔距離1454。在某些實施例中，第二型區域1550之第二型區域厚度1564介於約2nm至約5nm之間。
如第16圖所示的一實施例中，第三型區域1600係形成以覆蓋第一型區域1500。在某些實施例中，第三型區域1600位於通道區210的第一側212上。第三型區域1600之可由任何方法形成，比如沉積、磊晶成長、或類似方法。在某些實施例中，在磊晶成長製程之中對第三型區域1600進行掺雜。在某些實施例中，在磊晶成長製程之後對第三型區域1600進行掺雜。在某些實施例中，在磊晶成長製程之中與之後對第三型區域400進行掺雜。在某些實施例中，第三型區域1600接觸通道區210的第一非線性表面220。在某些實施例中，第三型區域1600包含第三導電型。在某些實施例中，第三型區域1600之第三導電型為p型。在某些實施例中，第三型區域1600之第三導電型為n型。在一實施例中，第三型區域1600包括源極區。在一實施例中，第三型區域1600包括汲極區。
在某些實施例中，第三型區域1600的第三導電型與第一型區域1500之第一導電型相反。在某些實施例中，第一型區域1500之第一導電型為p型，而第三型區域1600之第三導電型為n型。在某些實施例中，第一型區域1500之第一導電型為n型，而第三型區域1600之第三導電型為p型。在某些實施例 中，第三型區域1600之第三型區域厚度410介於約5nm至約50nm之間。
在一實施例中，第四型區域1650係形成以覆蓋第二型區域1550。在某些實施例中，第四型區域1650位於通道區210的第二側214上，而通道區210延伸於第三型區域1600與第四型區域1650之間。第四型區域1650之可由任何方法形成，比如沉積、磊晶成長、或類似方法。在某些實施例中，在磊晶成長製程之中對第四型區域1650進行掺雜。在某些實施例中，在磊晶成長製程之後對第四型區域1650進行掺雜。在某些實施例中，在磊晶成長製程之中與之後對第四型區域1650進行掺雜。在某些實施例中，第四型區域1650接觸通道區210的第二非線性表面230。在某些實施例中，第四型區域1650包含第四導電型。在某些實施例中，第四型區域1650之第四導電型為p型。在某些實施例中，第四型區域1650之第四導電型為n型。在一實施例中，第四型區域1650包括源極區。在一實施例中，第四型區域1650包括汲極區。
在某些實施例中，第四型區域1650的第四導電型與第二型區域1550之第二導電型相反。在某些實施例中，第二型區域1550之第二導電型為p型，而第四型區域1650之第三導電型為n型。在某些實施例中，第二型區域1550之第二導電型為n型，而第四型區域1650之第四導電型為p型。在某些實施例中，第四型區域1650之第四型區域厚度460介於約5nm至約50nm之間。
在一實施例中，移除虛置閘極104，其移除方法可 為蝕刻。在某些實施例中，閘極介電物500係形成於通道區210、部份第三型區域1600、與部份第四型區域1650上。在某些實施例中，閘極510係形成於閘極介電物500上。在一實施例中，閘極510位於通道區210、部份第三型區域1600、與第四型區域1650上。在某些實施例的閘極優先製程中，先形成閘極介電物500與閘極510後，再形成通道區210、第一型區域1500、第二型區域1550、第三型區域1600、第四型區域1650、或類似物中至少一者。
在某些實施例中，第一半導體裝置100、第二半導體裝置600、第三半導體裝置1000、與第四半導體裝置1400屬相反掺雜，因為第一型區域300、1002、及1500的導電型與第三型區域400及1600的導電型相反，或者第二型區域350、1050、及1550的導電型與第四型區域450及1650的導電型相反。在某些實施例中，第一半導體裝置100、第二半導體裝置600、第三半導體裝置1000、與第四半導體裝置1400與未相反掺雜之半導體裝置相較，具有改良的臨界電壓調整。此外，在某些實施例的第一半導體裝置100、第二半導體裝置600、第三半導體裝置1000、與第四半導體裝置1400中，當電流(大於或等於驅動無相反掺雜裝置的驅動電流)通過驅動通道區210時，源極與汲極之間的漏電流較低。
第17圖係某些實施例形成半導體裝置(如第一半導體裝置100、第二半導體裝置600、第三半導體裝置1000、與第四半導體裝置1400)的方法1700。步驟1702形成第一型區域300、1002、或1500，其具有第一導電型。步驟1704形成第二 型區域350、1050、或1550，其具有第二導電型。步驟1706形成第三型區域400或1600於第一型區域300、1002、或1500上，第三型區域400與1600具有第三導電型，且第三導電型與第一導電型相反。步驟1708形成第四型區域450或1650於第二型區域350、1050、或1550上，第四型區域450與1650具有第四導電型，且第四導電型與第二導電型相反。步驟1710形成通道區210於第三型區域400或1600與第四型區域450或1650之間。
在一實施例中，半導體裝置包括第一型區域，其包括第一導電型，以及第二型區域，其包括第二導電型。在一實施例中，半導體裝置包括第三型區域，其包括與第一導電型相反的第三導電型，且第三型區域覆蓋第一型區域。在一實施例中，半導體裝置包括第四型區域，其包括與第二導電型相反的第四導電型，且第四型區域覆蓋第二型區域。在一實施例中，半導體裝置包括通道區，其延伸於第三型區域與第四型區域之間。
在一實施例中，半導體裝置包括第一型區域，其包括第一導電型，以及第二型區域，其包括第二導電型。在一實施例中，半導體裝置包括第三型區域，其包括與第一導電型相反的第三導電型，且第三型區域覆蓋第一型區域。在一實施例中，半導體裝置包括第四型區域，其包括與第二導電型相反的第四導電型，且第四型區域覆蓋第二型區域。在一實施例中，半導體裝置包括通道區，其延伸於第三型區域與第四型區域之間，通道區定義第一非線性表面於通道區的第一側上，與第二非線性表面於通道區的一第二側上。在一實施例中，第一 型區域接觸第一非線性表面，且第二型區域接觸第二非線性表面。
在一實施例中，半導體裝置的形成方法包括形成第一型區域，且第一型區域具有第一導電型。在一實施例中，此方法包括形成第二型區域，且第二型區域具有第二導電型。在一實施例中，此方法形成第三型區域於第一型區域上，且第三型區域包括與第一導電型相反的第三導電型。在一實施例中，此方法形成第四型區域於第二型區域上，且第四型區域包括與第二導電型相反的第四導電型。在一實施例中，此方法形成通道區於第三型區域與第四型區域之間。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
上述內容已提供多種實施例的操作。某些或全部的操作順序並不必如內容中的順序，而可採用其他順序。此外可以理解的是，並非每一實施例中的所有操作均屬必要，某些實施例不必進行所有操作。
可以理解的是上述內容中的層狀物、結構、區、或單元，在圖式中具有特定的相對尺寸(如結構尺寸或方向)以簡化說明及方便理解，然而某些實施例中的實際尺寸可能與圖式尺寸不同。此外，可採用多種現有技術形成這些層狀物、結構、區、或單元等等，比如佈植技術、掺雜技術、旋轉塗佈技術、濺鍍技術、成長技術如熱成長、及/或沉積技術如化學氣 相沉積(CVD)。
此外，文中舉例並不必然具有優點。在說明書中，用語「或」指的不是排除其他選擇，而是包含其他選擇。此外，用語「一者」通常指的是「一或多者」，除非特別說明為單一者。此外，A與B中至少一者及/或類似說明指的是A、B、或A與B。另一方面，文中用語如「包含」、「具有」或類似用語均等同於申請專利範圍中的用語「包括」。除非在文中特別說明，否則用語「第一」、「第二」或類似用語均無時間上、空間上、或順序上的限制，這些用語僅用以辨識命名結構、元件、物件、或類似物。舉例來說，第一型區域與第二型區域通常對應第一型區域A與第二型區域B、兩個不同型的區域、或對應兩個相同型的區域。
此外，雖然說明書已描述與說明一或多種實施方式，但本技術領域中自可在閱讀與理解說明書及附圖後，進行等效置換與調整。本發明包含上述置換與調整，其範疇只限於下述申請專利範圍。在特別考慮到上述組件如元件、來源、或類似物執行的多種功能時，用於描述這些組件的用語(除非另外說明)可對應任何執行特定功能的同位組件，即使此同位組件在結構上不等同於前述結構。此外，雖然本發明的特定結構可能只揭露於某些實施方式中，此特定結構仍可與其他實施方式的一或多個其他結構組合，以達特定應用所需的優點。
100‧‧‧第一半導體裝置
102‧‧‧基板區
106‧‧‧間隔物
210‧‧‧通道區
212‧‧‧第一側
214‧‧‧第二側
300‧‧‧第一型區域
310‧‧‧第一型區域末端
350‧‧‧第二型區域
360‧‧‧第二型區域末端
400‧‧‧第三型區域
450‧‧‧第四型區域
500‧‧‧閘極介電物
510‧‧‧閘極
512‧‧‧閘極長度
550‧‧‧第一重疊部份
552‧‧‧第一重疊距離
554‧‧‧第一末端
560‧‧‧第二重疊部份
562‧‧‧第二重疊距離
564‧‧‧第二末端

Claims (11)

  1. 一種半導體裝置，包括：一第一型磊晶區域，包括一第一導電型；一第二型磊晶區域，包括一第二導電型；一第三型磊晶區域，包括與該第一導電型相反的一第三導電型，且該第三型磊晶區域覆蓋該第一型磊晶區域；一第四型磊晶區域，包括與該第二導電型相反的一第四導電型，且該第四型磊晶區域覆蓋該第二型磊晶區域；以及一通道區，延伸於該第三型磊晶區域與該第四型磊晶區域之間。
  2. 如申請專利範圍第1項所述之半導體裝置，更包括：一閘極，位於該通道區上，其中該第一型磊晶區域包括一第一重疊部份，該第二型磊晶區域包括一第二重疊部份，且該第一重疊部份與該第二重疊部份中至少一者位於該閘極下，其中該第一重疊部份包含的一第一重疊距離介於約0nm至約10nm之間，及/或該第二重疊部份包含的一第二重疊距離介於約0nm至約10nm之間。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該第一型磊晶區域與該第三型磊晶區域位於該通道區的一第一側上，且其中該第二型磊晶區域與該第四型磊晶區域位於該通道區的一第二側上。
  4. 如申請專利範圍第1項所述之半導體裝置，其中該第一型磊晶區域的一第一型磊晶區域末端與該通道區的一上表面之間隔有一第一距離，且該第二型磊晶區域的一第二型磊晶 區域末端與該通道區的該上表面隔有一第二距離，其中該第一距離介於約0nm至約10nm之間，及/或該第二距離介於約0nm至約10nm之間。
  5. 如申請專利範圍第1項所述之半導體裝置，更包括：一第一凹袋，位於該通道區的一第一側上；以及一第二凹袋，位於該通道區的一第二側上，其中該第一凹袋與該通道區的一上表面之間隔有一第一分隔距離，且該第二凹袋與該通道區的該上表面之間隔有一第二分隔距離；其中該第一分隔距離介於約0nm至約10nm之間，及/或該第二分隔距離介於約0nm至約10nm之間，其中該第一凹袋包括一第一凹袋深度，該第二凹袋包括一第二凹袋深度，其中該第一凹袋深度介於約0nm至約20nm之間及/或該第二凹袋深度介於約0nm至約20nm之間。
  6. 如申請專利範圍第1項所述之半導體裝置，其中該第三型磊晶區域與該第四型磊晶區域不接觸該通道區。
  7. 一種半導體裝置，包括：一第一型區域，包括一第一導電型；一第二型區域，包括一第二導電型；一第三型區域，包括與該第一導電型相反的一第三導電型，且該第三型區域覆蓋該第一型區域；一第四型區域，包括與該第二導電型相反的一第四導電型，且該第四型區域覆蓋該第二型區域；一通道區，延伸於該第三型區域與該第四型區域之間，該 通道區定義一第一非線性表面於該通道區的一第一側上，與一第二非線性表面於該通道區的一第二側上，其中該第一型區域接觸該第一非線性表面，且該第二型區域接觸該第二非線性表面；以及一閘極結構，包含一閘極，且該閘極之下表面低於該第三型區域與該第四型區域的上表面。
  8. 如申請專利範圍第7項所述之半導體裝置，其中該第三型區域不接觸該第一非線性表面，及/或該第四型區域不接觸該第二非線性表面。
  9. 如申請專利範圍第7項所述之半導體裝置，其中該第一非線性表面與該第二非線性表面中至少一者包括一{110}表面結晶方向。
  10. 一種半導體裝置的形成方法，包括：形成一第一型磊晶區域，且該第一型磊晶區域具有一第一導電型；形成一第二型磊晶區域，且該第二型磊晶區域具有一第二導電型；形成一第三型磊晶區域於該第一型磊晶區域上，且該第三型磊晶區域包括與該第一導電型相反的一第三導電型；形成一第四型磊晶區域於該第二型磊晶區域上，且該第四型磊晶區域包括與該第二導電型相反的一第四導電型；以及形成一通道區於該第三型磊晶區域與該第四型磊晶區域之間。
  11. 如申請專利範圍第10項所述之半導體裝置的形成方法，更包括形成一第一凹袋於該通道區的一第一側上，與一第二凹袋於該通道區的一第二側上。
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