JPS5885566A - 電荷結合デバイスの製造方法 - Google Patents
電荷結合デバイスの製造方法Info
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- JPS5885566A JPS5885566A JP18326081A JP18326081A JPS5885566A JP S5885566 A JPS5885566 A JP S5885566A JP 18326081 A JP18326081 A JP 18326081A JP 18326081 A JP18326081 A JP 18326081A JP S5885566 A JPS5885566 A JP S5885566A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、電荷結合デバイスの製造方法の改良に関する
。
。
従来、電荷結合デバイス例えば２相駆動電荷結合デバイ
スとしては、第１図に示すものが知られておシ、次に記
述する如く製造されていた。
スとしては、第１図に示すものが知られておシ、次に記
述する如く製造されていた。
まず、ｐ型半導体基板１上にｎ型の半導体層２、第１の
絶縁膜３を形成する。つづいて、前記第１の絶縁膜３上
に複数の第１の導体電極’１ ＋４２ 、 ４ｇ ・
を形成する。次にこれら第１の導体電極’＋ ＋ ’
２ ｒ ’ｌ・・・をマスクとして前記半導体層２に
ｐ型の不純物例えばゾロンを注入して、ｐ型の半導体・
頭載５１ ＋ ５１ ＋ ５ｍ・・を形成する１次
いで、前記第１の導体電極４１ 、４、．４．・・・の
周囲に第２の絶縁膜６を被覆した後、前記第１の絶縁膜
３上に、第２の導体電極７１ ＋ ７１ ＋ ７ｍ・
・・を、前記第２の絶縁膜６を介して隣り合う２つの第
１の導体電極４１゜４、．４Ｂ ・・にオーバラップ
するように形成する。更に、前記第２の導体電極７１
ｒ ７意＋ ７Ｍ・を含む第２の絶縁膜６上に保護膜
としての第３の絶縁膜８を被覆した後、第１．第２の導
体電極４１ ＋ ’ｆ？ ＋ ’Ｊ・・・、７１
＋ ７！ ＋ ７３・・・間を夫々結線して電荷結
合デバイスを製造する。
絶縁膜３を形成する。つづいて、前記第１の絶縁膜３上
に複数の第１の導体電極’１ ＋４２ 、 ４ｇ ・
を形成する。次にこれら第１の導体電極’＋ ＋ ’
２ ｒ ’ｌ・・・をマスクとして前記半導体層２に
ｐ型の不純物例えばゾロンを注入して、ｐ型の半導体・
頭載５１ ＋ ５１ ＋ ５ｍ・・を形成する１次
いで、前記第１の導体電極４１ 、４、．４．・・・の
周囲に第２の絶縁膜６を被覆した後、前記第１の絶縁膜
３上に、第２の導体電極７１ ＋ ７１ ＋ ７ｍ・
・・を、前記第２の絶縁膜６を介して隣り合う２つの第
１の導体電極４１゜４、．４Ｂ ・・にオーバラップ
するように形成する。更に、前記第２の導体電極７１
ｒ ７意＋ ７Ｍ・を含む第２の絶縁膜６上に保護膜
としての第３の絶縁膜８を被覆した後、第１．第２の導
体電極４１ ＋ ’ｆ？ ＋ ’Ｊ・・・、７１
＋ ７！ ＋ ７３・・・間を夫々結線して電荷結
合デバイスを製造する。
しかしながら、上記した方法にあっては、電荷結合デバ
イスの動作時に半導体領域５１＋５２＋５３・・・での
電位井戸を所定の深さに形成する目的で、第２の導体電
極７１ ＋ ７１１ ｐ ７ｍ・・の夫々の端部を、第
２の絶縁膜６を介して隣り合う２つの８１！■の導体電
極４□ｍ ’！ ＋ ’３・・・にオーバラップす
るとともに、第１の導体電極’１ ＋’！＋’！・・・
上にオーバラップする第２の導体電極７１ ＋ ７２
＋ ７３ ・・の端部間を電気的に分離するために
マスク合わせ余裕をとる必要から所定距離おいて形成し
ている。その結果、第１の導体電極’１ ＋ ’２
＊ ’３ ・・の長さは所定長必要であり、十分な
集積密度が得られなかった。
イスの動作時に半導体領域５１＋５２＋５３・・・での
電位井戸を所定の深さに形成する目的で、第２の導体電
極７１ ＋ ７１１ ｐ ７ｍ・・の夫々の端部を、第
２の絶縁膜６を介して隣り合う２つの８１！■の導体電
極４□ｍ ’！ ＋ ’３・・・にオーバラップす
るとともに、第１の導体電極’１ ＋’！＋’！・・・
上にオーバラップする第２の導体電極７１ ＋ ７２
＋ ７３ ・・の端部間を電気的に分離するために
マスク合わせ余裕をとる必要から所定距離おいて形成し
ている。その結果、第１の導体電極’１ ＋ ’２
＊ ’３ ・・の長さは所定長必要であり、十分な
集積密度が得られなかった。
即ち、第１の導体電極’１ ＋ ４２＋ ’８
・・の端部間の距離’（ｒ ａｚ マスク合わせ余裕を
必要とする第２の導体電極７！ ＋ ７２ ＋ ７ｍ
・・・の端部間の距Ｍをｂ、第１．第２の導体電極’１
＋’２＋４３ ・・、７１ ＋ ７２ ｓ ７Ｂ・
・・夫々のオーバラップ部分（重なり余裕）をＣとする
と、第１図図示の電荷結合デバイスの１転送方向の長さ
くｐ）は、ｐ ＝ ａ ＋ ｂ ＋ ２ ｃとなる。今
、ａ ＝ ｂ ＝ ４１ｔｍ、ｃ ＝ ２μｍとすると
、２２１２μｍ となる。ここで、前記ａ、ｂ、ｃのう
ち、ａとＣは一定とみなすことが出来、集積密度の向上
は、ｂのみをいかに短縮するかによって決定される。
・・の端部間の距離’（ｒ ａｚ マスク合わせ余裕を
必要とする第２の導体電極７！ ＋ ７２ ＋ ７ｍ
・・・の端部間の距Ｍをｂ、第１．第２の導体電極’１
＋’２＋４３ ・・、７１ ＋ ７２ ｓ ７Ｂ・
・・夫々のオーバラップ部分（重なり余裕）をＣとする
と、第１図図示の電荷結合デバイスの１転送方向の長さ
くｐ）は、ｐ ＝ ａ ＋ ｂ ＋ ２ ｃとなる。今
、ａ ＝ ｂ ＝ ４１ｔｍ、ｃ ＝ ２μｍとすると
、２２１２μｍ となる。ここで、前記ａ、ｂ、ｃのう
ち、ａとＣは一定とみなすことが出来、集積密度の向上
は、ｂのみをいかに短縮するかによって決定される。
本発明は上記事情に鑑みてなされたもので、乗積密度を
同上し得る電荷結合デバイスの製造方法を提供すること
を目的とするものである。
同上し得る電荷結合デバイスの製造方法を提供すること
を目的とするものである。
即ち、本発明は第１導電型の半導体基板上に第２導電型
の半導体層を形成する工程と、前記半導体層−Ｆに第１
の絶縁膜を介して複数の第１の導体電極を所定間隔おい
て形成する工程と、前記第１の導体電極をマスクとして
前記半導体層内に不純物を注入する工程と、前記第１の
絶縁膜上の前記第１の導体電極間の一つ置きの間隙部に
、第２の導体電極を第２の絶縁膜を介して隣り合う２つ
の第１の導体電極にオーバラップするように形成する工
程と、熱酸化処理をして第２の導体電極の周囲に酸化膜
を形成する工程と、第２の導体電極が存在しない第１の
絶縁膜上に、第３の導体電極を前記第２の絶縁換金弁し
て隣り合う２つの第１の導体電極にオーバラップするよ
うに形成する工程と、前記第１゜第２の導体′（極間、
及び第１．第３の導体電極間を結線する工程とを具備す
ることを特徴とする。
の半導体層を形成する工程と、前記半導体層−Ｆに第１
の絶縁膜を介して複数の第１の導体電極を所定間隔おい
て形成する工程と、前記第１の導体電極をマスクとして
前記半導体層内に不純物を注入する工程と、前記第１の
絶縁膜上の前記第１の導体電極間の一つ置きの間隙部に
、第２の導体電極を第２の絶縁膜を介して隣り合う２つ
の第１の導体電極にオーバラップするように形成する工
程と、熱酸化処理をして第２の導体電極の周囲に酸化膜
を形成する工程と、第２の導体電極が存在しない第１の
絶縁膜上に、第３の導体電極を前記第２の絶縁換金弁し
て隣り合う２つの第１の導体電極にオーバラップするよ
うに形成する工程と、前記第１゜第２の導体′（極間、
及び第１．第３の導体電極間を結線する工程とを具備す
ることを特徴とする。
本発明における第２の導体電極としては、多結晶シリコ
ン等の非単結晶シリコン、あるいはＷＳｉ 、 Ｍｏ５
ｔ等の高融点金属珪化物が挙げられる。
ン等の非単結晶シリコン、あるいはＷＳｉ 、 Ｍｏ５
ｔ等の高融点金属珪化物が挙げられる。
本発明において、第２の導体電極の熱酸化処５−
理は、第３の導体電極との電気的分離のためになされ、
かかる処理をすることで第３の導体電極形成時における
マスク合わせ余裕度が増大する。
かかる処理をすることで第３の導体電極形成時における
マスク合わせ余裕度が増大する。
以下、本発明の実施例を、２相駆動電荷績合デ・ぐイス
に適用した場合について図面を参照して説明する。
に適用した場合について図面を参照して説明する。
実施例１
１〕 まず、ｐ型半導体基板１ノ上にイオン注入法によ
りｎ型の半導体層１２を形成し、更にこの半導体層１２
上に順次第１のＳ ｉＯ２膜７３，５ｔ３Ｎ４膜１４を
形成した後、該Ｓｉ３Ｎ４膜１４上に例えば、リンドー
プ多結晶シリコンからなる複数の第１の導体電極１５１
．１５２．１５ｍ・・・を所定間隔おいて形成する。つ
づいてこれら第１の導体電極１５１．７５．．１５．・
・・をマスクとして前記半導体層１２内にボロンを注入
しｐ型の半導体領域１６１．１６．．１６．・・・を形
成した（第２図（ａ）図示）。
りｎ型の半導体層１２を形成し、更にこの半導体層１２
上に順次第１のＳ ｉＯ２膜７３，５ｔ３Ｎ４膜１４を
形成した後、該Ｓｉ３Ｎ４膜１４上に例えば、リンドー
プ多結晶シリコンからなる複数の第１の導体電極１５１
．１５２．１５ｍ・・・を所定間隔おいて形成する。つ
づいてこれら第１の導体電極１５１．７５．．１５．・
・・をマスクとして前記半導体層１２内にボロンを注入
しｐ型の半導体領域１６１．１６．．１６．・・・を形
成した（第２図（ａ）図示）。
〔１１〕 次に、前記＠１の導体電極１５．．１５２゜
６− １５ｓ ・・を熱酸化処理して該電極１５１，１５２゜
１５３ ・・の周囲に第２の５ｉｎ２膜１７を形成し、
更に前記第１の導体電極１５！、１５！ 、１５ｇ・・
間の１つ置きの間隙部が位置する５１３Ｎ４膜１４上に
、例えば、リンドーゾ多結晶シリコンからなる第２の導
体電極ＩＥＩＩ、１Ｂ、 ・金弟２のＳ ｉＯ２膜１
６を介してｌ１４９合う２つの第１の導体電極１５ｘ、
１５鵞、１５３，１５４・・・にオーバラッグするよう
に形成した（第２図（ｂ）図示）。
６− １５ｓ ・・を熱酸化処理して該電極１５１，１５２゜
１５３ ・・の周囲に第２の５ｉｎ２膜１７を形成し、
更に前記第１の導体電極１５！、１５！ 、１５ｇ・・
間の１つ置きの間隙部が位置する５１３Ｎ４膜１４上に
、例えば、リンドーゾ多結晶シリコンからなる第２の導
体電極ＩＥＩＩ、１Ｂ、 ・金弟２のＳ ｉＯ２膜１
６を介してｌ１４９合う２つの第１の導体電極１５ｘ、
１５鵞、１５３，１５４・・・にオーバラッグするよう
に形成した（第２図（ｂ）図示）。
（ｌｉｉ）次いで、第２の導体電極１８１，１８よ ・
を熱酸化処理して該導体電極１Ｂｌ、１Ｂ、・・・の周
囲に第３の５ｉ０２膜１９を形成した後、第２の導体電
極１８１．１Ｂ、・・・が存在しないＳｉ３Ｎ４膜１４
上に、例えばリンドーノ多結晶シリコンからなる第３の
導体電＄１２ｏｌ、２０本 ・を、前記第２のＳｉＯ２
膜１７全１７て隣り合う２つの第１の導体′電極１５ｇ
、１５．・・・にオーバラッグするように形成した（第
２図（ｃ）図示）。
を熱酸化処理して該導体電極１Ｂｌ、１Ｂ、・・・の周
囲に第３の５ｉ０２膜１９を形成した後、第２の導体電
極１８１．１Ｂ、・・・が存在しないＳｉ３Ｎ４膜１４
上に、例えばリンドーノ多結晶シリコンからなる第３の
導体電＄１２ｏｌ、２０本 ・を、前記第２のＳｉＯ２
膜１７全１７て隣り合う２つの第１の導体′電極１５ｇ
、１５．・・・にオーバラッグするように形成した（第
２図（ｃ）図示）。
〔師つづいて、第３の導体電極２０ｉ、２０２・等を含
む第２の５１０２膜１７上に第４のＳ ｉＯ２Ｏ２膜管
１成し、基板１１に図示しない入力部や出力部を形成し
た後前記第１の導体電極１５２゜１５４ ・・と第２の
導体電極１８１．１＆、・・・間及び第１の導体電極１
５３・・・と第３の導体電極２（７１・・・間を結線し
て所望の電荷結合デバイスを製造した（第２図＜、ｉ）
図示）。
む第２の５１０２膜１７上に第４のＳ ｉＯ２Ｏ２膜管
１成し、基板１１に図示しない入力部や出力部を形成し
た後前記第１の導体電極１５２゜１５４ ・・と第２の
導体電極１８１．１＆、・・・間及び第１の導体電極１
５３・・・と第３の導体電極２（７１・・・間を結線し
て所望の電荷結合デバイスを製造した（第２図＜、ｉ）
図示）。
しかして、上記方法によれば、第２の導体電極１８１，
１８２・・・の周囲に予め第３の５ｌｏ２膜１９を形成
した後、第３の導体電極２ｏ□。
１８２・・・の周囲に予め第３の５ｌｏ２膜１９を形成
した後、第３の導体電極２ｏ□。
２０２・・・を、第２の５ｔＯ２）膜１７を介して＠シ
合う２つの第１の導体電極１５．．１５３ ・にオー
バラッグするように形成しているため、第２゜第３の導
体電極Ｉ８１＋ Ｉ ８ ｔ ”’、２０． 、２０
．、。
合う２つの第１の導体電極１５．．１５３ ・にオー
バラッグするように形成しているため、第２゜第３の導
体電極Ｉ８１＋ Ｉ ８ ｔ ”’、２０． 、２０
．、。
間の′電気的分離を大きなマスク合わせ余裕度でなし得
、もって第２．第３の導体１ｄ極１８１゜１８２ ・・
、２０．．２０！ ・・の端部間の距離全、第１図図示
の電荷結合デバイスにおける第２の導体電極７ｍ＋７ｍ
・・・の端部間の距離に比べて短縮できる。その結釆第
１の導体電極１５２゜１５ｇ−・・の長さを短くでき集
積密度を向上することができる。事実、第１の導体電極
１５、。
、もって第２．第３の導体１ｄ極１８１゜１８２ ・・
、２０．．２０！ ・・の端部間の距離全、第１図図示
の電荷結合デバイスにおける第２の導体電極７ｍ＋７ｍ
・・・の端部間の距離に比べて短縮できる。その結釆第
１の導体電極１５２゜１５ｇ−・・の長さを短くでき集
積密度を向上することができる。事実、第１の導体電極
１５、。
１５ｍ、１５．・・・の端部間の距離をａ、第２゜第３
の導体電極１Ｂｌ、１８．・・・、２０１゜２０、・・
・夫々の端部間の距離をす、第１．第２の導体電極１５
．．１５４・・・、１８１．１８□・・・夫々のオーバ
ラップ部分及び第１．第３の導体電極１５３・・・、２
０１ ・・夫々のオー・ぐラップ部分（重なり余裕）を
Ｃとすると、電荷結合デバイスの１転送段の転送方向の
長さｐは、ｐ二ａ 十ｂ ＋ ２ ｅ となる。ここで
従来例に沿うとａ二４μｍ、ｃ＝２μｍであり、又本発
明の場合す二１μｍであるから、ｐ＝＝９μｍとなシ従
来と比べて１転送段尚り３μｍ短縮できることが確認で
きた。これによシミ荷結合デバイスが複雑化して転送段
数が増加した場合、その転送段数に応じた分隔乗積化が
可能となりより顕著な効果が期待できる。さらにｂの値
は、設計上θμｍとすることも可能である。
の導体電極１Ｂｌ、１８．・・・、２０１゜２０、・・
・夫々の端部間の距離をす、第１．第２の導体電極１５
．．１５４・・・、１８１．１８□・・・夫々のオーバ
ラップ部分及び第１．第３の導体電極１５３・・・、２
０１ ・・夫々のオー・ぐラップ部分（重なり余裕）を
Ｃとすると、電荷結合デバイスの１転送段の転送方向の
長さｐは、ｐ二ａ 十ｂ ＋ ２ ｅ となる。ここで
従来例に沿うとａ二４μｍ、ｃ＝２μｍであり、又本発
明の場合す二１μｍであるから、ｐ＝＝９μｍとなシ従
来と比べて１転送段尚り３μｍ短縮できることが確認で
きた。これによシミ荷結合デバイスが複雑化して転送段
数が増加した場合、その転送段数に応じた分隔乗積化が
可能となりより顕著な効果が期待できる。さらにｂの値
は、設計上θμｍとすることも可能である。
９一
実施例２
第３図（−）に示す如く、ｐ型の半導体基板１ノ上にｎ
型の半導体層Ｉ２、第１のＳｉＯ２膜１３全１３形成し
、この第１のＳ ｉＯ２膜１３上に複数の第１の導体電
極１５１．１５．．１５ｓ・・・を所定間隔をおいた形
成した後、第３図（ｂ）〜（ｄ）に示す如〈実施例１と
略同様な方法により所望の電荷結合デバイスを製造した
。ただし、第２．第３の導体電極１８１．１Ｂ、−・・
、２０１ 、２０．・・下の５ＩＯ２膜は、半導体領域
１６１ 、 １６．．１６３・・を形成した後、第１の
導体電極１５１．１５゜をマスクとして露出する第１の
Ｓｉｎ２ｍ １３ ｋ除去し、これら第１の導体電極１
５１，１５２・・・の周囲に第２の８１０２膜１７を形
成するときに、同時に形成して、第２．第３の導体電極
１８１゜１８２・・・、２０１，２０．・・・下の５Ｉ
Ｏ２膜の膜厚を略同厚とした。なお、第３図（ｂ）〜（
ｄ）では第１゜第２．第３の導体電極１５１，１５２
・・、１８１゜１８２ ・・、２０．．２０２−下の
５ｘ０２．膜は図番１３をもって穴状した。また図示し
ていないが、−１０＝ 第３の導体電極２０１，２０□、・・・下の半導体領域
１６２．・・・にイオン注入法により不ｗｆｔ物を導入
する工程を加えることによって、第２の導体電極１８１
．１８１． ・・下の電位の井戸と、第３の導体電極
２０１，２０！、・・・下の電位の井戸がほぼ同じとな
るようにすることが望ましい。
型の半導体層Ｉ２、第１のＳｉＯ２膜１３全１３形成し
、この第１のＳ ｉＯ２膜１３上に複数の第１の導体電
極１５１．１５．．１５ｓ・・・を所定間隔をおいた形
成した後、第３図（ｂ）〜（ｄ）に示す如〈実施例１と
略同様な方法により所望の電荷結合デバイスを製造した
。ただし、第２．第３の導体電極１８１．１Ｂ、−・・
、２０１ 、２０．・・下の５ＩＯ２膜は、半導体領域
１６１ 、 １６．．１６３・・を形成した後、第１の
導体電極１５１．１５゜をマスクとして露出する第１の
Ｓｉｎ２ｍ １３ ｋ除去し、これら第１の導体電極１
５１，１５２・・・の周囲に第２の８１０２膜１７を形
成するときに、同時に形成して、第２．第３の導体電極
１８１゜１８２・・・、２０１，２０．・・・下の５Ｉ
Ｏ２膜の膜厚を略同厚とした。なお、第３図（ｂ）〜（
ｄ）では第１゜第２．第３の導体電極１５１，１５２
・・、１８１゜１８２ ・・、２０．．２０２−下の
５ｘ０２．膜は図番１３をもって穴状した。また図示し
ていないが、−１０＝ 第３の導体電極２０１，２０□、・・・下の半導体領域
１６２．・・・にイオン注入法により不ｗｆｔ物を導入
する工程を加えることによって、第２の導体電極１８１
．１８１． ・・下の電位の井戸と、第３の導体電極
２０１，２０！、・・・下の電位の井戸がほぼ同じとな
るようにすることが望ましい。
なお、実施例においては半導体・頑域１６１゜１６２．
１６ｍ・・・の導電型全半導体基板１１と反対導電型即
ちｎ型としたが、これに限らすｐ１型としてもよい。こ
の場合、信号電荷の転送方向は上記実施例の場合と逆に
なる。
１６ｍ・・・の導電型全半導体基板１１と反対導電型即
ちｎ型としたが、これに限らすｐ１型としてもよい。こ
の場合、信号電荷の転送方向は上記実施例の場合と逆に
なる。
また、上記実施例においては、電荷結合デバイスとして
２相駆動の場合について述べたが、これに限らず、単相
駆動の場合にも同様に適用できる。
２相駆動の場合について述べたが、これに限らず、単相
駆動の場合にも同様に適用できる。
以上詳述した如く本発明によれば、筒集積化の翫荷紹合
デ・ぐイスの製造方法を提供できるものである。
デ・ぐイスの製造方法を提供できるものである。
第５１図は従来製造方法によシ製造した電荷結合デバイ
スの断面図、第２図（、）〜（ｄ）は本発明の１実施例
である電荷結合デバイスを製造工程順に示す断面図、第
３図（、）〜（ｄ）は本発明の他の実施例である電荷結
合デバイス全製造工程順に示す断面図である。 １ノ・・ｐ型半導体基板、１２−ｎ型の半導体層、１３
・・・第１のＳ ｉＯ２膜、１４ ・５１３Ｎ４膜、１
５１゜ｌｆ、１５３ ・・第１の導体電極、１６１．１
６．。 １６ｇ ・・ｐ型の半導体領域、１７・・第２の５Ｉ
Ｏ２膜、１８１．１Ｂ、・・・第２の導体電極、１９・
・・第３の５ｉ０２膜、２θ１＋２０ｆｆｉ−・・第３
の導体電極、２ノ・・第４のＳｉＯ２膜。 出願人代理人 弁理士 鈴 江 武 彦−鮫 〜 弓 、Ｏ
＾ い り
スの断面図、第２図（、）〜（ｄ）は本発明の１実施例
である電荷結合デバイスを製造工程順に示す断面図、第
３図（、）〜（ｄ）は本発明の他の実施例である電荷結
合デバイス全製造工程順に示す断面図である。 １ノ・・ｐ型半導体基板、１２−ｎ型の半導体層、１３
・・・第１のＳ ｉＯ２膜、１４ ・５１３Ｎ４膜、１
５１゜ｌｆ、１５３ ・・第１の導体電極、１６１．１
６．。 １６ｇ ・・ｐ型の半導体領域、１７・・第２の５Ｉ
Ｏ２膜、１８１．１Ｂ、・・・第２の導体電極、１９・
・・第３の５ｉ０２膜、２θ１＋２０ｆｆｉ−・・第３
の導体電極、２ノ・・第４のＳｉＯ２膜。 出願人代理人 弁理士 鈴 江 武 彦−鮫 〜 弓 、Ｏ
＾ い り
Claims (1)
- 【特許請求の範囲】 １、 第１導電型の半導体基板上に第２導電型の半導体
層を形成する工程と、前記半導体層上に第１の絶縁膜を
介して複数の第１の導体電極を所定間隔おいて形成する
工程と、前記第１の導体電極をマスクとして前記半導体
層内に不純物を注入する工程と、前記第１の絶縁膜上の
前記第１の導体電極間の一つ置きの間隙部に、第２の導
体電極を第２の絶縁膜を介して隣シ合う２つの第１の導
体電極にオーバラップするように形成する工程と、熱酸
化処理をして第２の導体電極の周囲に酸化膜を形成する
工程と、第２の導体電極が存在しない第１の絶縁膜上に
、第３の導体電極を前記第２の絶縁膜を介して隣シ合う
２つの第１の導体電極にオーバラップするように形成す
る工程と、前記第１．第２の導体電極間、及び第１．第
３の導体電極間を結線する工程とを具備することを特徴
とする電荷結合デバイスの製造方法。 ２ 第２の導体電極が非単結晶シリコンあるいは高融点
金属珪化物であることを特徴とする特許請求の範囲第１
項記載の電荷結合デ・ぐイスの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18326081A JPS5885566A (ja) | 1981-11-16 | 1981-11-16 | 電荷結合デバイスの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18326081A JPS5885566A (ja) | 1981-11-16 | 1981-11-16 | 電荷結合デバイスの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5885566A true JPS5885566A (ja) | 1983-05-21 |
Family
ID=16132547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18326081A Pending JPS5885566A (ja) | 1981-11-16 | 1981-11-16 | 電荷結合デバイスの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5885566A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5002896A (en) * | 1989-08-18 | 1991-03-26 | Kabushiki Kaisha Toshiba | Mask-ROM manufacturing method that enhances integration density |
| US5489545A (en) * | 1991-03-19 | 1996-02-06 | Kabushiki Kaisha Toshiba | Method of manufacturing an integrated circuit having a charge coupled device and a MOS transistor |
-
1981
- 1981-11-16 JP JP18326081A patent/JPS5885566A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5002896A (en) * | 1989-08-18 | 1991-03-26 | Kabushiki Kaisha Toshiba | Mask-ROM manufacturing method that enhances integration density |
| US5489545A (en) * | 1991-03-19 | 1996-02-06 | Kabushiki Kaisha Toshiba | Method of manufacturing an integrated circuit having a charge coupled device and a MOS transistor |
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