JPS6255930A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- Y10S438/942—Masking
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明（よ、半導体装置の製造方法に関し、特に大規
模集積回路（ＶＬＳＩＩ装置におけろ、電極引き出し線
の形勢方法に関するものである。
模集積回路（ＶＬＳＩＩ装置におけろ、電極引き出し線
の形勢方法に関するものである。
一般の半導体装置において、シリコン基板上あるいはシ
リコン膜りに電極を形成する場合に（よ次に述べろ方法
が用いられている。
リコン膜りに電極を形成する場合に（よ次に述べろ方法
が用いられている。
第３Ａ図ないし第３Ｅ図１よ、従来の電極を形成する工
程における断面構造の一例を示すものである。
程における断面構造の一例を示すものである。
第３Ａ図は、例えばＰ型シリコン基板（１）上に酸化膜
（２）を形成し、さらにそのＬにバッジベーンヨン膜と
してリンシリケートガラス（ＰＳＧ）膜（３）をコーテ
ィングした状態を示すものである。
（２）を形成し、さらにそのＬにバッジベーンヨン膜と
してリンシリケートガラス（ＰＳＧ）膜（３）をコーテ
ィングした状態を示すものである。
このＰ型シリコン基板（１１の一部にｎ＋型領領域形成
してその上部に電極を形成する場合、まず、第３Ｂ図に
示すように、酸化膜（２）とＰＳＧ膜（３）の二層膜の
予め定められた領域にコン々りトホール（４０）を形成
しこのコンタクトホールを介してイオン注入法によりｎ
＋＋不純物を注入しｎ＋型の電極取り出し層（４１）を
形成する。
してその上部に電極を形成する場合、まず、第３Ｂ図に
示すように、酸化膜（２）とＰＳＧ膜（３）の二層膜の
予め定められた領域にコン々りトホール（４０）を形成
しこのコンタクトホールを介してイオン注入法によりｎ
＋＋不純物を注入しｎ＋型の電極取り出し層（４１）を
形成する。
次に、第３Ｃ図に示すように、表面に例えば、Ｔ ｉ
、Ｍｏ、Ｗ、Ｐ ｔ、Ｐｄ等の金属膜（５）を被着させ
る。そして、デニール処理を行うことによって電極取り
出し層の表面だけに金属シリサイド膜（５１）が形成さ
れる。ＰＳＧ膜（３）上および酸化膜（２）−とＰＳＧ
膜（３）の側壁に残された金属膜（５）：よ王水によっ
て除去され、第３Ｄ図のような構造となる。
、Ｍｏ、Ｗ、Ｐ ｔ、Ｐｄ等の金属膜（５）を被着させ
る。そして、デニール処理を行うことによって電極取り
出し層の表面だけに金属シリサイド膜（５１）が形成さ
れる。ＰＳＧ膜（３）上および酸化膜（２）−とＰＳＧ
膜（３）の側壁に残された金属膜（５）：よ王水によっ
て除去され、第３Ｄ図のような構造となる。
最後に、例えばアルミニウム（Ａ ｌ １等の低抵抗金
属によって第３Ｅ図に示すように電極配線（６）が形成
される。
属によって第３Ｅ図に示すように電極配線（６）が形成
される。
なお、上記金属シリサイド膜（５１）は、電極炎火は防
止（例えば、電極のアルミニウムと基板のシリコンとの
反応防止）のために設けられているもので、接合のない
場合または接合が深い場合：よ必ずしも必要ない。
止（例えば、電極のアルミニウムと基板のシリコンとの
反応防止）のために設けられているもので、接合のない
場合または接合が深い場合：よ必ずしも必要ない。
さて、複数個の電極取り出し層が半導体基板上に隣接し
て存在する場合、第３八図ないし第３Ｅ図で示した従来
の電極配線の形成方法で（よ、次のような問題が生じ装
置の高集積化と高性能化が制限される。
て存在する場合、第３八図ないし第３Ｅ図で示した従来
の電極配線の形成方法で（よ、次のような問題が生じ装
置の高集積化と高性能化が制限される。
第４図は、例えばＰ型シリコン基板（１）上に隣接して
形成された２つの電極取り出し層、第１ｎ”層（４１）
と第２ｎ＋層（４２）にそれぞれ従来の方法で電極配線
を形成した場合の断面構造図である。ここで、２つのコ
ンタクトホール間の距離りは、２つの金属電極（６１，
６２）間の間隔Ａと、それぞれの金属電極のコンタクト
ホールからのξよみ出し領域の＠ＢおよびＣの合計の長
さとなる。そして、フォトエツチングの精度を向上して
金属電極の配線間隔Ａを小さくしても上述の（よみ出し
領域ＢおよびＣはどうしても残る。従って、２つの電極
取り出し層（４１，４２）間の距＠Ｅは、金属電極の配
線間隔Ａの最小限界により制限される。この問題を解決
するために次のような電極構造が考えられている。
形成された２つの電極取り出し層、第１ｎ”層（４１）
と第２ｎ＋層（４２）にそれぞれ従来の方法で電極配線
を形成した場合の断面構造図である。ここで、２つのコ
ンタクトホール間の距離りは、２つの金属電極（６１，
６２）間の間隔Ａと、それぞれの金属電極のコンタクト
ホールからのξよみ出し領域の＠ＢおよびＣの合計の長
さとなる。そして、フォトエツチングの精度を向上して
金属電極の配線間隔Ａを小さくしても上述の（よみ出し
領域ＢおよびＣはどうしても残る。従って、２つの電極
取り出し層（４１，４２）間の距＠Ｅは、金属電極の配
線間隔Ａの最小限界により制限される。この問題を解決
するために次のような電極構造が考えられている。
第５図は、第４図における第１ｎ＋型と第２ｎ”型の両
電極取り出し層（４１，４２１の間隔を狭める替オ）り
に第１ｎ＋型電極取り出し層（４１）の面積を大きく形
成して、第２ｎ”型電極取り出し層（４２）から遠い側
の一部の領域で金属電極の配線を形成する構造を示すも
のである。この方法で（よ、確かに金属電極の配線間隔
の最小限界による制限を受けずに両電極取り出し層（４
１，４２）の間隔を狭める乙と；まできるが、その分電
極取り出し層自体の面積を大きく形成しなけれべならず
、接合容量の増大が起こって素子特性の劣下が発生する
。
電極取り出し層（４１，４２１の間隔を狭める替オ）り
に第１ｎ＋型電極取り出し層（４１）の面積を大きく形
成して、第２ｎ”型電極取り出し層（４２）から遠い側
の一部の領域で金属電極の配線を形成する構造を示すも
のである。この方法で（よ、確かに金属電極の配線間隔
の最小限界による制限を受けずに両電極取り出し層（４
１，４２）の間隔を狭める乙と；まできるが、その分電
極取り出し層自体の面積を大きく形成しなけれべならず
、接合容量の増大が起こって素子特性の劣下が発生する
。
それゆえ、この発明の目的は、上述の問題点を解決し、
シリコン基板上あるいはシリコン膜上に隣接して存在す
る電極取り出し層の間隔を金属電極の配線間隔の最小限
界による制限を受けることなく、かつ電極取り出し層自
体の面積を最小限にとどめたままで狭めることが可能な
半導体装置の製造方法を提供するものである。
シリコン基板上あるいはシリコン膜上に隣接して存在す
る電極取り出し層の間隔を金属電極の配線間隔の最小限
界による制限を受けることなく、かつ電極取り出し層自
体の面積を最小限にとどめたままで狭めることが可能な
半導体装置の製造方法を提供するものである。
この発明における半導体装置の製造方法は、絶縁膜上に
被着した金属膜にシリコンを注入するか、あるいは、絶
縁膜表面にシリコンを注入した後その上に金属膜を被着
するかした後、乙の金属膜に対してアニール処理を施す
ことにより、絶縁膜ににも金属シリサイド膜を形成する
手法を用いて、シリコン基板上あろいζよシリコン膜上
に形成した装置間もしくは電極取り出し層間の分離絶縁
膜上に金属シリサイド膜を形成し、これを電極配線の引
き出し線として適当な領域まで引き出し、そこで金属電
極の配線を行うことにより、金属電極の配線間隔の最小
限界による制限を受けることな（、かつ電極取り出し層
自体の面積を最小限にとどめたままで隣接して存在する
電極取り出し層の間隔を小さくする。
被着した金属膜にシリコンを注入するか、あるいは、絶
縁膜表面にシリコンを注入した後その上に金属膜を被着
するかした後、乙の金属膜に対してアニール処理を施す
ことにより、絶縁膜ににも金属シリサイド膜を形成する
手法を用いて、シリコン基板上あろいζよシリコン膜上
に形成した装置間もしくは電極取り出し層間の分離絶縁
膜上に金属シリサイド膜を形成し、これを電極配線の引
き出し線として適当な領域まで引き出し、そこで金属電
極の配線を行うことにより、金属電極の配線間隔の最小
限界による制限を受けることな（、かつ電極取り出し層
自体の面積を最小限にとどめたままで隣接して存在する
電極取り出し層の間隔を小さくする。
金属膜が電極取り出し層と接する領域および絶縁膜上の
金属膜の内、シリコンを注入した領域のみあるいは表面
ｉにシリコンを注入した絶縁膜上の領域のみに自己整合
的に金属シリサイド膜が形成さｔｌろため、金属シリサ
イド膜の余分なはみ出し領域を牛ずろことなく電極引き
出し線が絶縁膜上にまで形成されろ。
金属膜の内、シリコンを注入した領域のみあるいは表面
ｉにシリコンを注入した絶縁膜上の領域のみに自己整合
的に金属シリサイド膜が形成さｔｌろため、金属シリサ
イド膜の余分なはみ出し領域を牛ずろことなく電極引き
出し線が絶縁膜上にまで形成されろ。
第１八図ないし第１ト図は、この発明を用いた半導体装
置の製造方法の一実施例における工程段階の断１■図で
ある。以下、第１八図ないし第１Ｆ図を用いて本発明の
−・実施例について説明ずろ。
置の製造方法の一実施例における工程段階の断１■図で
ある。以下、第１八図ないし第１Ｆ図を用いて本発明の
−・実施例について説明ずろ。
第１Ａ図は、例えばＰ型シリコン基板（１（十に酸化膜
（２）が形成さｔｌている状態を示している。
（２）が形成さｔｌている状態を示している。
このＰ型シリコン基板（１）の一部にｎ＋型領領域形成
してその土部に電極を形成する場合、まずｎ１型領域を
形成したい領域上の酸化膜（２）にレジス：・膜をマス
クとしてコンタクトポール（４０）を形成し、このコン
タクトホール（４０）を介して、ｎ″型不純物をイオン
封入し、第１Ｂ図に示すように１、 ） 、＋１：１１
の電極取り出し層（４１）を形成する。
してその土部に電極を形成する場合、まずｎ１型領域を
形成したい領域上の酸化膜（２）にレジス：・膜をマス
クとしてコンタクトポール（４０）を形成し、このコン
タクトホール（４０）を介して、ｎ″型不純物をイオン
封入し、第１Ｂ図に示すように１、 ） 、＋１：１１
の電極取り出し層（４１）を形成する。
次に、第１Ｃ図に示すように、表面に金属膜を被着させ
る。さらにその上にレジスト膜を被着し、エツチングに
よって第１Ｄ図に示すように、予め定められた領域にレ
ジスト膜（７１）を形成し、このレジスト膜（７１）を
マスクとして金属膜中にシリコンを注入する。（８１，
レジスト膜７１表面にも注入されるが図示せず） 次に、レジスト膜（７１）を除去した後、アニール処理
を施して、金属膜の内、電極取り出し層（４１）に接し
ている領域および酔化膜トにあってかつ前工程において
、シリコンを注入された領域（８１）を金属シリサイド
膜（５１）化する。そして、残りのンリ→ノ゛イド化さ
れていない金属膜を除去して、第１Ｅ図の構造となる。
る。さらにその上にレジスト膜を被着し、エツチングに
よって第１Ｄ図に示すように、予め定められた領域にレ
ジスト膜（７１）を形成し、このレジスト膜（７１）を
マスクとして金属膜中にシリコンを注入する。（８１，
レジスト膜７１表面にも注入されるが図示せず） 次に、レジスト膜（７１）を除去した後、アニール処理
を施して、金属膜の内、電極取り出し層（４１）に接し
ている領域および酔化膜トにあってかつ前工程において
、シリコンを注入された領域（８１）を金属シリサイド
膜（５１）化する。そして、残りのンリ→ノ゛イド化さ
れていない金属膜を除去して、第１Ｅ図の構造となる。
この第１Ｅ図に示すように、金属シリサイド膜（５１）
＋よ自己整合的に形成されろため、余分なはみ出し領域
は形成されない。
＋よ自己整合的に形成されろため、余分なはみ出し領域
は形成されない。
次に、表面にパッシベーション膜（ＰＳＧ）（３１を被
着させ、金属電極の配線を行うへくパッシベーション膜
（３）の予め定められた領域を除去し、こ乙に低ＩＩ（
抗金属による電極配Ｍ４（６１を形成する。
着させ、金属電極の配線を行うへくパッシベーション膜
（３）の予め定められた領域を除去し、こ乙に低ＩＩ（
抗金属による電極配Ｍ４（６１を形成する。
第２図は、例えばＰ型シリコン基板（１）七に隣接して
形成されｔ：２つの′電極取り出し層、第］ｎ＋＠ （
４１）と第２ｎ＋層（４２）に、第２０＋層（４２）に
対してｉ、を第３図で示した従来の方法で、第１１＋層
（４１）に対して；よ、第１図で示した本発明による方
法で、それぞね電極配線を形成した断面構造図であり、
第４図に示した第１と第２の両ｎ＋層（４１゜４２）に
対して従来の方法で電極配線を形成した場合に対応して
いる。
形成されｔ：２つの′電極取り出し層、第］ｎ＋＠ （
４１）と第２ｎ＋層（４２）に、第２０＋層（４２）に
対してｉ、を第３図で示した従来の方法で、第１１＋層
（４１）に対して；よ、第１図で示した本発明による方
法で、それぞね電極配線を形成した断面構造図であり、
第４図に示した第１と第２の両ｎ＋層（４１゜４２）に
対して従来の方法で電極配線を形成した場合に対応して
いる。
第４図に示す構造では、両電極取り出し層の間隔が金属
電極の配線間隔の最小限界によって制限されていたのに
対し、本発明の方法を用いた第２図に示す構造では、金
属シリサイド膜（５１）を酸化膜（２１−トにまで引き
出し、ここで金属電極の配線を行っているために、金属
電極の配線間隔に余裕があり、その最小限界によって制
限を受けることなく、かつ電極取り出し層（４１，４２
）自体の面積を最小限にとどめたままで両電極取り出し
層（４１，４２）の間隔を狭めることができる。勿論、
両ＴＳ極配線を第１図の本発明によって形成する場合に
ついても同様のことが言丸ろ。
電極の配線間隔の最小限界によって制限されていたのに
対し、本発明の方法を用いた第２図に示す構造では、金
属シリサイド膜（５１）を酸化膜（２１−トにまで引き
出し、ここで金属電極の配線を行っているために、金属
電極の配線間隔に余裕があり、その最小限界によって制
限を受けることなく、かつ電極取り出し層（４１，４２
）自体の面積を最小限にとどめたままで両電極取り出し
層（４１，４２）の間隔を狭めることができる。勿論、
両ＴＳ極配線を第１図の本発明によって形成する場合に
ついても同様のことが言丸ろ。
なお、金属シリサイド膜を形成ずろ場合、■−記実施例
の製造工程を一部変更しても同様の金寓シリサイド膜が
形成できろ。以下にこの変更例について説明する。
の製造工程を一部変更しても同様の金寓シリサイド膜が
形成できろ。以下にこの変更例について説明する。
第１Ｂ図において、Ｐ型シリコン基板（１）−ヒに電極
取９出し層（４１）が形成された後、第１Ｃ’図に示す
ように、電極取り出し層（４１）上および酸化膜（２１
−トの予め定められた領域に形成されたレジスト膜（７
２）をマスクとして酸化膜（２）の予め定められた領域
の表面にシリコンを注入する。（８２，レジスト膜７２
表面にも注入されるが図示せず）次に、レジスト膜（７
２）を除去した後、第１Ｄ’図に示すように金属膜（５
）を表面に被着させ、アニール処理を行うことによって
、電極取り出し層（４１）」二と、酸化膜（２）の表面
にシリコンが注入された領域（８２１の金属膜のみが金
属シリサイド膜（５１）化する。そして、シリサイド化
していない金属膜を除去すれえば第１Ｅ図に示す構造と
なる。
取９出し層（４１）が形成された後、第１Ｃ’図に示す
ように、電極取り出し層（４１）上および酸化膜（２１
−トの予め定められた領域に形成されたレジスト膜（７
２）をマスクとして酸化膜（２）の予め定められた領域
の表面にシリコンを注入する。（８２，レジスト膜７２
表面にも注入されるが図示せず）次に、レジスト膜（７
２）を除去した後、第１Ｄ’図に示すように金属膜（５
）を表面に被着させ、アニール処理を行うことによって
、電極取り出し層（４１）」二と、酸化膜（２）の表面
にシリコンが注入された領域（８２１の金属膜のみが金
属シリサイド膜（５１）化する。そして、シリサイド化
していない金属膜を除去すれえば第１Ｅ図に示す構造と
なる。
以上のようにこの発明によれば、シリコン基板１−ある
いはシリコン膜」二に電極を形成する場合、余分なはみ
出し領域を作らず、自己整合的に電極取り出し層上およ
び絶縁膜」二に金属シリ−ノイド膜によるｔｔＨｔ’＋
引き出し綿が形成されるｒコめ、金属電極の配線間隔の
最小限界による制限を受けることなく、かつ電極取り出
し層内体の面積を最小限にとどめたままで、相隣り合う
電極取り出し層間の間隔を狭めることができる。
いはシリコン膜」二に電極を形成する場合、余分なはみ
出し領域を作らず、自己整合的に電極取り出し層上およ
び絶縁膜」二に金属シリ−ノイド膜によるｔｔＨｔ’＋
引き出し綿が形成されるｒコめ、金属電極の配線間隔の
最小限界による制限を受けることなく、かつ電極取り出
し層内体の面積を最小限にとどめたままで、相隣り合う
電極取り出し層間の間隔を狭めることができる。
第１八図ないし第１Ｆ図は、この発明の一実施例による
製造方法の工程段階におけろ断面構造を示す図である。 また、第１Ｇ’図および第１Ｄ’図は、第１八図ないし
第１Ｆ図で示した工程段階の一部を変更した場合におけ
る断面構造を示す図である。 第２図は、シリコン基板」二にＦｇ接して存在する２つ
の電極取り出し層上おいて、一方の電極取り出し層上対
しては従来の方法で、他方の電極取り出し層上対しては
この発明による方法でそれぞれ電極配線を形成した場合
の断面構造を示す図である。 第３八図ないし第３Ｅ図は、従来の製造方法の工程段階
における断面構造を示す図である。 第４図はシリコン基板上に隣接して存在する２つの電極
取り出し層上対して、共に従来の方法で電極配線を形成
した場合の断面構造を示す図である。 第５図はシリコン基板上に隣接して存在する２つの電極
取り出し層上対して電極配線を形成する場合、一方の電
極取り出し層の面積を広く形成して２つの金属電極の配
線間隔を広くする方法を示す断面構造図である。 各図において、１（よＰ型シリコン基板、２は酸化膜、
３はパッシベーション膜、４０は電極用コンタクトホー
ル、４１．４２はｎ＋型電電極り出し層、５は金属膜、
５１．５２は金属シリサイド膜、６，０１゜６２は金属
電極、７１．７２はレジス１−膜、８１．８２はシリコ
ンをイオン注入した層である。 なお、図中同一符号（、を同一また（ｆ相当部分を示す
。
製造方法の工程段階におけろ断面構造を示す図である。 また、第１Ｇ’図および第１Ｄ’図は、第１八図ないし
第１Ｆ図で示した工程段階の一部を変更した場合におけ
る断面構造を示す図である。 第２図は、シリコン基板」二にＦｇ接して存在する２つ
の電極取り出し層上おいて、一方の電極取り出し層上対
しては従来の方法で、他方の電極取り出し層上対しては
この発明による方法でそれぞれ電極配線を形成した場合
の断面構造を示す図である。 第３八図ないし第３Ｅ図は、従来の製造方法の工程段階
における断面構造を示す図である。 第４図はシリコン基板上に隣接して存在する２つの電極
取り出し層上対して、共に従来の方法で電極配線を形成
した場合の断面構造を示す図である。 第５図はシリコン基板上に隣接して存在する２つの電極
取り出し層上対して電極配線を形成する場合、一方の電
極取り出し層の面積を広く形成して２つの金属電極の配
線間隔を広くする方法を示す断面構造図である。 各図において、１（よＰ型シリコン基板、２は酸化膜、
３はパッシベーション膜、４０は電極用コンタクトホー
ル、４１．４２はｎ＋型電電極り出し層、５は金属膜、
５１．５２は金属シリサイド膜、６，０１゜６２は金属
電極、７１．７２はレジス１−膜、８１．８２はシリコ
ンをイオン注入した層である。 なお、図中同一符号（、を同一また（ｆ相当部分を示す
。
Claims (2)
- （１）シリコン基板上あるいはシリコン膜上に絶縁膜に
よって電気的に分離された電極取り出し層を有する半導
体装置の製造方法において、 半導体装置の表面に金属膜を被着する工程、前記金属の
膜の内、前記絶縁膜上にあって予め定められた領域にシ
リコンを注入する工程、前記金属膜に対してアニール処
理をおこなうことにより前記金属膜の内、前記電極取り
出し層上の領域、および前記絶縁膜上にあって前工程に
おいてシリコンを注入された領域に金属シリサイド膜を
形成する工程、 前記金属膜の内、前工程において金属シリサイド膜を形
成していない領域を除去する工程と、前記金属シリサイ
ド膜を電極引き出し線として、前記絶縁膜上に形成した
領域で電極配線を行う工程を含むことを特徴とする半導
体装置の製造方法。 - （２）前記絶縁膜上の予め定められた領域に前記金属シ
リサイド膜を形成する場合、前記絶縁膜表面の予め定め
られた領域にシリコンを注入した後、表面に金属膜を被
着しアニール処理を行う工程をとる特許請求の範囲第１
項記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60198217A JPH0799738B2 (ja) | 1985-09-05 | 1985-09-05 | 半導体装置の製造方法 |
| GB08620788A GB2179792B (en) | 1985-08-28 | 1986-08-28 | Method for fabricating bipolar transistor in integrated circuit |
| GB08620790A GB2180991B (en) | 1985-08-28 | 1986-08-28 | Method for forming silicide electrode in semiconductor device |
| US06/903,900 US4729969A (en) | 1985-09-05 | 1986-09-04 | Method for forming silicide electrode in semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60198217A JPH0799738B2 (ja) | 1985-09-05 | 1985-09-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6255930A true JPS6255930A (ja) | 1987-03-11 |
| JPH0799738B2 JPH0799738B2 (ja) | 1995-10-25 |
Family
ID=16387443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60198217A Expired - Lifetime JPH0799738B2 (ja) | 1985-08-28 | 1985-09-05 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4729969A (ja) |
| JP (1) | JPH0799738B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5227316A (en) * | 1985-01-22 | 1993-07-13 | National Semiconductor Corporation | Method of forming self aligned extended base contact for a bipolar transistor having reduced cell size |
| JPH0654795B2 (ja) * | 1986-04-07 | 1994-07-20 | 三菱電機株式会社 | 半導体集積回路装置及びその製造方法 |
| JP2960506B2 (ja) * | 1990-09-19 | 1999-10-06 | 株式会社日立製作所 | ターンオフ形半導体素子 |
| US5541131A (en) * | 1991-02-01 | 1996-07-30 | Taiwan Semiconductor Manufacturing Co. | Peeling free metal silicide films using ion implantation |
| US5248633A (en) * | 1991-09-30 | 1993-09-28 | International Business Machines Corporation | Methods for forming epitaxial self-aligned calcium silicide contacts and structures |
| SG71664A1 (en) * | 1992-04-29 | 2000-04-18 | Siemens Ag | Method for the production of a contact hole to a doped region |
| US5491355A (en) * | 1992-09-03 | 1996-02-13 | Sgs-Thomson Microelectronics, Inc. | Self-aligned contact formation |
| DE4337355C2 (de) * | 1993-11-02 | 1997-08-21 | Siemens Ag | Verfahren zur Herstellung eines Kontaktlochs zu einem dotierten Bereich |
| US5731218A (en) * | 1993-11-02 | 1998-03-24 | Siemens Aktiengesellschaft | Method for producing a contact hole to a doped region |
| US5756391A (en) * | 1995-03-24 | 1998-05-26 | Kabushiki Kaisha Toshiba | Anti-oxidation layer formation by carbon incorporation |
| ATE183335T1 (de) * | 1995-05-23 | 1999-08-15 | Siemens Ag | Halbleiteranordnung mit selbstjustierten kontakten und verfahren zu ihrer herstellung |
| US6333262B1 (en) * | 2000-08-11 | 2001-12-25 | United Microelectronics Corp. | Method for forming silicide |
| EP1489647A3 (fr) * | 2003-06-20 | 2007-08-29 | STMicroelectronics S.A. | Procédé de formation de siliciure |
| FR2856514A1 (fr) * | 2003-06-20 | 2004-12-24 | St Microelectronics Sa | Procede de formation selective de siliciure sur une plaque de materiau semi-conducteur |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5385158A (en) * | 1977-01-06 | 1978-07-27 | Mitsubishi Electric Corp | Electrode forming method of semiconductor device |
| JPS59136970A (ja) * | 1983-01-27 | 1984-08-06 | Seiko Instr & Electronics Ltd | 半導体装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3382568A (en) * | 1965-07-22 | 1968-05-14 | Ibm | Method for providing electrical connections to semiconductor devices |
| GB1250099A (ja) * | 1969-04-14 | 1971-10-20 | ||
| US4339869A (en) * | 1980-09-15 | 1982-07-20 | General Electric Company | Method of making low resistance contacts in semiconductor devices by ion induced silicides |
| US4551908A (en) * | 1981-06-15 | 1985-11-12 | Nippon Electric Co., Ltd. | Process of forming electrodes and interconnections on silicon semiconductor devices |
| US4453306A (en) * | 1983-05-27 | 1984-06-12 | At&T Bell Laboratories | Fabrication of FETs |
| JPS60134466A (ja) * | 1983-12-23 | 1985-07-17 | Hitachi Ltd | 半導体装置およびその製造方法 |
| US4665424A (en) * | 1984-03-30 | 1987-05-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US4558509A (en) * | 1984-06-29 | 1985-12-17 | International Business Machines Corporation | Method for fabricating a gallium arsenide semiconductor device |
-
1985
- 1985-09-05 JP JP60198217A patent/JPH0799738B2/ja not_active Expired - Lifetime
-
1986
- 1986-09-04 US US06/903,900 patent/US4729969A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5385158A (en) * | 1977-01-06 | 1978-07-27 | Mitsubishi Electric Corp | Electrode forming method of semiconductor device |
| JPS59136970A (ja) * | 1983-01-27 | 1984-08-06 | Seiko Instr & Electronics Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4729969A (en) | 1988-03-08 |
| JPH0799738B2 (ja) | 1995-10-25 |
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