JPS63133573A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63133573A JPS63133573A JP28021386A JP28021386A JPS63133573A JP S63133573 A JPS63133573 A JP S63133573A JP 28021386 A JP28021386 A JP 28021386A JP 28021386 A JP28021386 A JP 28021386A JP S63133573 A JPS63133573 A JP S63133573A
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- polycrystalline silicon
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- silicon nitride
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Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関し、特に電界効果ト
ランジスタおよびこれを用いた半導体集積回路の製造方
法に関するものである。
ランジスタおよびこれを用いた半導体集積回路の製造方
法に関するものである。
従来の技術
第２図ａ、ｂに従来の方法で製造される電界効果トラン
ジスタの工程順断面図を示す。
ジスタの工程順断面図を示す。
まず、第２図ａのように、半導体基板１０基板上に、素
子分離となる絶縁層２を選択酸化法で形成して素子領域
を設け、さらに素子領域上に薄いゲート絶縁膜３、その
上にゲート電極用の多結晶シリコン層４を形成する。し
かる後にゲート電極パターンを形成するためのマスク６
を形成する。
子分離となる絶縁層２を選択酸化法で形成して素子領域
を設け、さらに素子領域上に薄いゲート絶縁膜３、その
上にゲート電極用の多結晶シリコン層４を形成する。し
かる後にゲート電極パターンを形成するためのマスク６
を形成する。
次に、第２図すのように、マスク６を用いて多結晶シリ
コン層４をエツチングして、ゲート電極のパターンとな
し、さらに、これをマスクとして全面にイオン打ち込み
９を行ない、不純物拡散層１０を選択的に形成してソー
ス、ドレイン領域としてトランジスタを形成する。
コン層４をエツチングして、ゲート電極のパターンとな
し、さらに、これをマスクとして全面にイオン打ち込み
９を行ない、不純物拡散層１０を選択的に形成してソー
ス、ドレイン領域としてトランジスタを形成する。
発明が解決しようとする問題点
従来技術では、イオン打ち込みを行なった際に、不純物
イオンが多結晶シリコンで構成されるゲート電極を突き
ぬけて、ゲート電極下の半導体基板に余分な不純物拡散
層を形成してしまい、素子特性が劣化する。また、ゲー
ト電極の多結晶シリコンに添加されている不純物とイオ
ン打ち込みを行なう不純物とが逆の導電型の場合、ゲー
ト電極の導電率が低下し、素子特性に悪影響をおよぼす
。
イオンが多結晶シリコンで構成されるゲート電極を突き
ぬけて、ゲート電極下の半導体基板に余分な不純物拡散
層を形成してしまい、素子特性が劣化する。また、ゲー
ト電極の多結晶シリコンに添加されている不純物とイオ
ン打ち込みを行なう不純物とが逆の導電型の場合、ゲー
ト電極の導電率が低下し、素子特性に悪影響をおよぼす
。
本発明は上記問題点を解決し、素子特性劣化を防止しよ
うとするものである。
うとするものである。
問題点を解決するための手段
本発明は、半導体基板の一平面に分離された所望の素子
領域を形成した後に、同素子領域内に絶縁膜、多結晶シ
リコン膜および窒化シリコン膜を順次積層形成し、前記
窒化シリコン膜および多結晶シリコン膜を所定パターン
に形成し、ついで、前記所定パターンの窒化シリコン膜
および多結晶シリコン膜をマスクとして、イオン打ち込
みにより前記素子領域内に不純物拡散層を形成する工程
をそなえた半導体装置の製造方法である。
領域を形成した後に、同素子領域内に絶縁膜、多結晶シ
リコン膜および窒化シリコン膜を順次積層形成し、前記
窒化シリコン膜および多結晶シリコン膜を所定パターン
に形成し、ついで、前記所定パターンの窒化シリコン膜
および多結晶シリコン膜をマスクとして、イオン打ち込
みにより前記素子領域内に不純物拡散層を形成する工程
をそなえた半導体装置の製造方法である。
作用
窒化シリコン膜を多結晶シリコンのゲート電極上に設け
た場合、半導体基板上の余分な不純物拡散層の発生が防
止でき、良好な素子特性が安定して得られる。また、同
一基板上にＮチャネルトランジスタとＰチャネルトラン
ジスタを作り込む場合、ゲート電極の多結晶シリコンに
添加する不純物にＮ型を用いてもＰチャネルトランジス
タの特性劣化が全くなく、半導体集積回路の歩留り、信
頼性が向上する。
た場合、半導体基板上の余分な不純物拡散層の発生が防
止でき、良好な素子特性が安定して得られる。また、同
一基板上にＮチャネルトランジスタとＰチャネルトラン
ジスタを作り込む場合、ゲート電極の多結晶シリコンに
添加する不純物にＮ型を用いてもＰチャネルトランジス
タの特性劣化が全くなく、半導体集積回路の歩留り、信
頼性が向上する。
実施例
第１図ａ、ｂに本発明の一実施例の工程順断面図を示す
。
。
まず、第１図ａのように、半導体基板１上に０．７μ■
厚の素子分離２を選択酸化法により形成し、ゲート絶縁
膜３を０．０３μｍの熱酸化により形成した後に、減圧
ＣＶＤ法を用いて、０．４μ■の多結晶シリコン層４を
形成する。ここで、多結晶シリコン層にＰＨ３ガスを用
いた熱処理により、リンを添加する。さらに減圧ＣＶＤ
法により多結晶シリコン層４上に０．０５μｍ厚の窒化
シリコン層５を形成し、その上にゲート電極を形成する
ためのフォトレジストマスク６をフォトリソグラフィー
を用いて形成する。
厚の素子分離２を選択酸化法により形成し、ゲート絶縁
膜３を０．０３μｍの熱酸化により形成した後に、減圧
ＣＶＤ法を用いて、０．４μ■の多結晶シリコン層４を
形成する。ここで、多結晶シリコン層にＰＨ３ガスを用
いた熱処理により、リンを添加する。さらに減圧ＣＶＤ
法により多結晶シリコン層４上に０．０５μｍ厚の窒化
シリコン層５を形成し、その上にゲート電極を形成する
ためのフォトレジストマスク６をフォトリソグラフィー
を用いて形成する。
次に、第１図すのように、フォトレジストマスク６を利
用して、窒化シリコン層５と多結晶シリコン層４をプラ
ズマエツチング法を用いてエツチングして、ゲート電極
パターンおよびイオン打ち込み遮断層を形成する。フォ
トレジストマスク６を除去した後にイオン打ち込み９に
よりヒ素イオンをドーズ量Ｉ ＸＩＯ”１ｏｎｓ／ｃＪ
、加速電圧４０Ｋｅｖで打ち込み、ソース、ドレインの
不純物拡散層１０を形成する。
用して、窒化シリコン層５と多結晶シリコン層４をプラ
ズマエツチング法を用いてエツチングして、ゲート電極
パターンおよびイオン打ち込み遮断層を形成する。フォ
トレジストマスク６を除去した後にイオン打ち込み９に
よりヒ素イオンをドーズ量Ｉ ＸＩＯ”１ｏｎｓ／ｃＪ
、加速電圧４０Ｋｅｖで打ち込み、ソース、ドレインの
不純物拡散層１０を形成する。
ここで、素子分離の形成方法や各層の厚さ、イ′ オ
ン打ち込みのイオン種、ドーズ量、加速電圧は前記実施
例に限定されるものではなく、他の方法２条件でもよい
。
ン打ち込みのイオン種、ドーズ量、加速電圧は前記実施
例に限定されるものではなく、他の方法２条件でもよい
。
また、多結晶シリコン上にシリコン酸化膜を形成した後
にシリコン窒化膜を形成してもよい。
にシリコン窒化膜を形成してもよい。
発明の効果
本発明によって、素子特性の劣化が防止され、半導体集
積回路の性能、信頼性が向上した。また窒化シリコン膜
のイオン打ち込み遮断能力が極めて優れているので、イ
オンの加速エネルギー条件も広範囲に選択することがで
き、素子設計の自由度が増したため、設計上の性能向上
も大きい。
積回路の性能、信頼性が向上した。また窒化シリコン膜
のイオン打ち込み遮断能力が極めて優れているので、イ
オンの加速エネルギー条件も広範囲に選択することがで
き、素子設計の自由度が増したため、設計上の性能向上
も大きい。
素子を形成する製造工程上の問題、特に微細加工上の問
題は、窒化シリコン膜の厚みが０．１μｍ以下で充分で
あるので、全て解決される。
題は、窒化シリコン膜の厚みが０．１μｍ以下で充分で
あるので、全て解決される。
第１図は本発明を用いて構成した電界効果トランジスタ
の断面構造図を工程を追って示したものであり、第２図
は従来技術を用いて構成した電界効果トランジスタの断
面構造図を工程を追って示したものである。 １・・・・・・半導体基板、２・・・・・・素子分離、
３・・・・・・ゲート絶縁膜、４・・・・・・多結晶シ
リコン層、５・・・・・・窒化シリコン層、６・・・・
・・ゲート電極を形成するためのマスク、７・・・・・
・ゲート電極、８・・・・・・イオン打ち込み遮断層、
９・・・・・・不純物イオン打ち込み、１０・・・・・
・不純物拡散層、１１・・・・・・半導体基板。 代理人の氏名 弁理士 中尾敏男 ほか１名７−−−半
導澗１財瓦 Ｚ−−一素子勅１障とｔｉるＲ」彩４ ３−−−グーＹ胞球膜。 ４−一一子ハ轟しリロン冴 ５−−一窒イもシリコン１ （レノ 第２図 ＜ｂ）
の断面構造図を工程を追って示したものであり、第２図
は従来技術を用いて構成した電界効果トランジスタの断
面構造図を工程を追って示したものである。 １・・・・・・半導体基板、２・・・・・・素子分離、
３・・・・・・ゲート絶縁膜、４・・・・・・多結晶シ
リコン層、５・・・・・・窒化シリコン層、６・・・・
・・ゲート電極を形成するためのマスク、７・・・・・
・ゲート電極、８・・・・・・イオン打ち込み遮断層、
９・・・・・・不純物イオン打ち込み、１０・・・・・
・不純物拡散層、１１・・・・・・半導体基板。 代理人の氏名 弁理士 中尾敏男 ほか１名７−−−半
導澗１財瓦 Ｚ−−一素子勅１障とｔｉるＲ」彩４ ３−−−グーＹ胞球膜。 ４−一一子ハ轟しリロン冴 ５−−一窒イもシリコン１ （レノ 第２図 ＜ｂ）
Claims (1)
- 半導体基板の一平面に分離された所望の素子領域を形
成した後に、同素子領域内に絶縁膜、多結晶シリコン膜
および窒化シリコン膜を順次積層形成し、次に、前記窒
化シリコン膜および多結晶シリコン膜を所定パターンに
形成し、ついで、これらをマスクとして、イオン打ち込
みにより、前記素子領域内に不純物拡散層を形成する工
程をそなえた半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28021386A JPS63133573A (ja) | 1986-11-25 | 1986-11-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28021386A JPS63133573A (ja) | 1986-11-25 | 1986-11-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63133573A true JPS63133573A (ja) | 1988-06-06 |
Family
ID=17621886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28021386A Pending JPS63133573A (ja) | 1986-11-25 | 1986-11-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63133573A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6100170A (en) * | 1997-07-07 | 2000-08-08 | Matsushita Electronics Corporation | Method of manufacturing semiconductor device |
-
1986
- 1986-11-25 JP JP28021386A patent/JPS63133573A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6100170A (en) * | 1997-07-07 | 2000-08-08 | Matsushita Electronics Corporation | Method of manufacturing semiconductor device |
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