JPS59169172A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPS59169172A JPS59169172A JP58043621A JP4362183A JPS59169172A JP S59169172 A JPS59169172 A JP S59169172A JP 58043621 A JP58043621 A JP 58043621A JP 4362183 A JP4362183 A JP 4362183A JP S59169172 A JPS59169172 A JP S59169172A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体記憶装置の製造方法Ｏこ関し、特にトラ
ンスファゲート成極、キャパシタ電極のパターニングを
改良したＤｙｎａｍｉｃ （Ｄ） −ＲＡ Ｍの製造方
法に係イつる。
ンスファゲート成極、キャパシタ電極のパターニングを
改良したＤｙｎａｍｉｃ （Ｄ） −ＲＡ Ｍの製造方
法に係イつる。
〔発明の技術的背−景とその１も］照点〕従来、半導体
記憶装置例えばＤ−ＲＡＭにおいては、多結晶シリコン
、ＭＯＳｉ２等からなる電極材料層をパターニングして
キャパシタ電極、トランスファケート電極を形成する際
、異方性エツチングが可能７１反応性イオンエツチング
（ＲＩＥ）技術よりエツチングを行なって、パターン寸
法精度が高く、かつパターン変換差の少ない微細なキャ
パシタ電極、トランスファゲート電極を形成することか
行なわれている。こうしたエツチングに際しては、通常
、半導体基板と電極材料層との間に８１０２膜等の絶縁
膜をストッパーとして介在させている。
記憶装置例えばＤ−ＲＡＭにおいては、多結晶シリコン
、ＭＯＳｉ２等からなる電極材料層をパターニングして
キャパシタ電極、トランスファケート電極を形成する際
、異方性エツチングが可能７１反応性イオンエツチング
（ＲＩＥ）技術よりエツチングを行なって、パターン寸
法精度が高く、かつパターン変換差の少ない微細なキャ
パシタ電極、トランスファゲート電極を形成することか
行なわれている。こうしたエツチングに際しては、通常
、半導体基板と電極材料層との間に８１０２膜等の絶縁
膜をストッパーとして介在させている。
しかしながら、半導体素子の高集積化に伴つてパターン
寸法の微細化のみならず絶縁膜も薄くなってくると、電
極材料層と絶縁膜のエツチング速度比が充分でないＲＩ
Ｅ法では、ウーエハ間、ウェハ内でエツチング速度のむ
らが生ずることより、絶縁膜下の半導体基板までエツチ
ングされることになる。特にＤ−ＲＡＭの製造工程の如
く、電荷保持用のＭＯＳキャパシタを作った後に再度Ｍ
ＯＳトランジスタを作る工程が採用されている方法では
、前記ダメージを受けた基板表面に新たなトランジスタ
や拡散層を作った場合、素子特性を低下させることにな
る。
寸法の微細化のみならず絶縁膜も薄くなってくると、電
極材料層と絶縁膜のエツチング速度比が充分でないＲＩ
Ｅ法では、ウーエハ間、ウェハ内でエツチング速度のむ
らが生ずることより、絶縁膜下の半導体基板までエツチ
ングされることになる。特にＤ−ＲＡＭの製造工程の如
く、電荷保持用のＭＯＳキャパシタを作った後に再度Ｍ
ＯＳトランジスタを作る工程が採用されている方法では
、前記ダメージを受けた基板表面に新たなトランジスタ
や拡散層を作った場合、素子特性を低下させることにな
る。
また、他のエツチング法としては、電極材料層のエツチ
ング速度と絶縁膜のそれとの比がＲＩＥ法より大きいＣ
Ｄ Ｅ （Ｃｈｅｍｉｃａｌ ［）ｒｙＥｔｃｈｉｎｇ
）法が知られているが、かかる場合サイドエツチング
量が大きく、パターンの微細化が困難である。
ング速度と絶縁膜のそれとの比がＲＩＥ法より大きいＣ
Ｄ Ｅ （Ｃｈｅｍｉｃａｌ ［）ｒｙＥｔｃｈｉｎｇ
）法が知られているが、かかる場合サイドエツチング
量が大きく、パターンの微細化が困難である。
本発明は上記事情に鑑みてなされたもので、半導体基板
表面にダメージを与えることなく微細なキャパシタ電極
、トランスファケート電極を形成し得るＤ−ＲＡ’Ｍ等
の半導体記憶装置の製造方法を提供することを目的とす
るものである。
表面にダメージを与えることなく微細なキャパシタ電極
、トランスファケート電極を形成し得るＤ−ＲＡ’Ｍ等
の半導体記憶装置の製造方法を提供することを目的とす
るものである。
本発明は、半導体基板上に絶縁膜を介して電極材料層を
形成した後、この電極材料層上の電極形成予定部ζこイ
オン注入用パターンを形成し、更にこのパターンから電
極材料層部分に該電極材料層を絶縁化させる物ＩＣをイ
オン注入し、更にイオン注入された電極材料層部分を絶
縁化させることによって、半導体基板表面にダメージを
与えることなく、残存した電極材料層により微細な電極
を形成することを骨子とする。なぢ、上記の電極は電荷
保持用のキャパシタ電極あるいは電荷転送用のトランス
ファゲート電極を示す。
形成した後、この電極材料層上の電極形成予定部ζこイ
オン注入用パターンを形成し、更にこのパターンから電
極材料層部分に該電極材料層を絶縁化させる物ＩＣをイ
オン注入し、更にイオン注入された電極材料層部分を絶
縁化させることによって、半導体基板表面にダメージを
与えることなく、残存した電極材料層により微細な電極
を形成することを骨子とする。なぢ、上記の電極は電荷
保持用のキャパシタ電極あるいは電荷転送用のトランス
ファゲート電極を示す。
本発明に係るイオン注入用パターンとしては、レジスト
パターン、ｓ ｔＱ、、パターン等の絶縁膜パターンが
挙げられる。
パターン、ｓ ｔＱ、、パターン等の絶縁膜パターンが
挙げられる。
本発明において電極材料層として多結晶シリコン層する
いはＭＯＳｉ２等のシリサイド化合物層が用いられるが
、これらの′電極材料層を絶縁化する物質としては、酸
素イオン、窒素イオンが挙げられる。
いはＭＯＳｉ２等のシリサイド化合物層が用いられるが
、これらの′電極材料層を絶縁化する物質としては、酸
素イオン、窒素イオンが挙げられる。
本発明において電極材料層を絶縁化する手段としては、
高温熱処理、レーザーアニールが挙げられる。
高温熱処理、レーザーアニールが挙げられる。
以下、本発明をＤ−ＲＡＭの製造に適用した例について
第１図（ａ）〜（ｈ）を参照して説明する。
第１図（ａ）〜（ｈ）を参照して説明する。
〔１〕ます、例えばＰ型のＳＩ基板１表面に酸化埋込法
（・こより５ｉｏ２膜からなる素子分離領域２を形成し
た。つづいて、ＨＣｌ／ ０２混合ガスの雰囲気で熱酸
化処理して、第１の絶縁膜としての厚さ１００ＯＡの熱
酸化膜３を形成した。次いで、全面に電極材料層として
厚さ２００ＯＡの多結晶シリコン層４を形成した後、Ｐ
ＯＣ１３拡散を施した（第１図（ａ）図示）。更（こ
、前記多結晶シリコン層４上のキャパシタ電極形成予定
部に対応する部分にイオン注入用パターンとしてのレジ
ストパターン５を形成した後、該パターン５をマスクと
して全面に加速電圧５０ＫＶ、 ドーズ−Ｊｊｋｌ
ｘ １０” ／ ｃｒｆｉの条件下で酸素イオンをイオ
ン注入した（弗１図（ｂ）図示）。しかる後、レジスト
パターン５を剥離し、Ｎ２雰囲気で高温熱処理を施した
。その結果、イオン注入された多結晶シリコン層４は絶
縁化されて５ｉｏ２膜６となると共に、残存した多結晶
シリコン層ζこより電荷保持用のキャパシタ４極７が形
成された（第１図（Ｃ）図示）。
（・こより５ｉｏ２膜からなる素子分離領域２を形成し
た。つづいて、ＨＣｌ／ ０２混合ガスの雰囲気で熱酸
化処理して、第１の絶縁膜としての厚さ１００ＯＡの熱
酸化膜３を形成した。次いで、全面に電極材料層として
厚さ２００ＯＡの多結晶シリコン層４を形成した後、Ｐ
ＯＣ１３拡散を施した（第１図（ａ）図示）。更（こ
、前記多結晶シリコン層４上のキャパシタ電極形成予定
部に対応する部分にイオン注入用パターンとしてのレジ
ストパターン５を形成した後、該パターン５をマスクと
して全面に加速電圧５０ＫＶ、 ドーズ−Ｊｊｋｌ
ｘ １０” ／ ｃｒｆｉの条件下で酸素イオンをイオ
ン注入した（弗１図（ｂ）図示）。しかる後、レジスト
パターン５を剥離し、Ｎ２雰囲気で高温熱処理を施した
。その結果、イオン注入された多結晶シリコン層４は絶
縁化されて５ｉｏ２膜６となると共に、残存した多結晶
シリコン層ζこより電荷保持用のキャパシタ４極７が形
成された（第１図（Ｃ）図示）。
〔１１〕次に、キャパシタ電極７をマスクとしてＮ Ｈ
ａ Ｆ溶液で前記ｓ ｉＱ２膜６を除去した。つづいて
、全面にＣＶＤ−５ｉｏ、膜（図示せず）を形成した後
、写真蝕刻法によりキャパシタ電極７の周辺番このみ残
存するＣ Ｖ Ｄ −Ｓ ｊｏｔハターン８を形成した
。なお、このＣＶＤ−８ｈｏ、パターン８は、後記多結
晶シリコン層の酸化特番こ゛該シリコン層下のキャパシ
タ電極７も同時に酸化されるのを防止するため、及びキ
ャノくシタ電極７と後記多結晶シリコン層間を絶縁する
ために形成される。次いで、熱酸化処理を施し、露出す
る基板１表面に第１の絶縁膜としての厚さ２００大の熱
酸化膜９を形成した後、全面に再度多結晶シリコン層１
０を形成した（第１図（ｄ）図示）。更（こ、前記多結
晶シリコン層１０のトランスファゲート電極形成予定部
ζこ対応する部分にレジストパターン１１を形成した後
、該パターン１１をマスクとして全面に加速電圧８０Ｋ
Ｖ、ドーズ肴Ｉ Ｘ １０１８／ ｃｒＡの灸件下で酸
素イオンをイオン注入した（第１図（ｅ）図示）。しか
る後、レジストパターン１１を剥離し、Ｎ２雰囲気で高
温熱処理を施した。−その結果、イオン注入された多結
晶シリコン層１０は絶縁化されて５ｉｏ２膜１２となる
と共に、残存した多結晶シリコン層により這荷転送用の
トランスファゲート電極１３が形成された（第１図（ｆ
）図示）。
ａ Ｆ溶液で前記ｓ ｉＱ２膜６を除去した。つづいて
、全面にＣＶＤ−５ｉｏ、膜（図示せず）を形成した後
、写真蝕刻法によりキャパシタ電極７の周辺番このみ残
存するＣ Ｖ Ｄ −Ｓ ｊｏｔハターン８を形成した
。なお、このＣＶＤ−８ｈｏ、パターン８は、後記多結
晶シリコン層の酸化特番こ゛該シリコン層下のキャパシ
タ電極７も同時に酸化されるのを防止するため、及びキ
ャノくシタ電極７と後記多結晶シリコン層間を絶縁する
ために形成される。次いで、熱酸化処理を施し、露出す
る基板１表面に第１の絶縁膜としての厚さ２００大の熱
酸化膜９を形成した後、全面に再度多結晶シリコン層１
０を形成した（第１図（ｄ）図示）。更（こ、前記多結
晶シリコン層１０のトランスファゲート電極形成予定部
ζこ対応する部分にレジストパターン１１を形成した後
、該パターン１１をマスクとして全面に加速電圧８０Ｋ
Ｖ、ドーズ肴Ｉ Ｘ １０１８／ ｃｒＡの灸件下で酸
素イオンをイオン注入した（第１図（ｅ）図示）。しか
る後、レジストパターン１１を剥離し、Ｎ２雰囲気で高
温熱処理を施した。−その結果、イオン注入された多結
晶シリコン層１０は絶縁化されて５ｉｏ２膜１２となる
と共に、残存した多結晶シリコン層により這荷転送用の
トランスファゲート電極１３が形成された（第１図（ｆ
）図示）。
（ｉｉｉ） 次ζこ、トランスファゲート電極１３をマ
スクとしてＮＨ４Ｆ溶液で前記５ｉｏ２模１２゜ＣＶＤ
５１０２パターン８を夫々除去し、前記キャパシタ
電極７、トランスファゲート電極１３下に夫々ゲート杷
縁膜Ｉ４を形成した。つづいて、キャパシタこ極７、ト
ランスファゲート電極１３をマスクとして基鈑１表面に
ｎｕ不純物例えば砒素をイオン注入し、熱処理を施して
前記１極７，１３間の基板１表面に夫々覗荷転送用のｎ
＋Ｗ＋散層１５、ピット線としてのｎ＋型型数散層１６
形成した（第１図（ｇ）図示）。次いで、全面に層間絶
縁膜１７を形成後、前記拡散層１６の一部に対応する層
間絶縁膜１７部分を開孔してコンタクトホール１８を形
成する。
スクとしてＮＨ４Ｆ溶液で前記５ｉｏ２模１２゜ＣＶＤ
５１０２パターン８を夫々除去し、前記キャパシタ
電極７、トランスファゲート電極１３下に夫々ゲート杷
縁膜Ｉ４を形成した。つづいて、キャパシタこ極７、ト
ランスファゲート電極１３をマスクとして基鈑１表面に
ｎｕ不純物例えば砒素をイオン注入し、熱処理を施して
前記１極７，１３間の基板１表面に夫々覗荷転送用のｎ
＋Ｗ＋散層１５、ピット線としてのｎ＋型型数散層１６
形成した（第１図（ｇ）図示）。次いで、全面に層間絶
縁膜１７を形成後、前記拡散層１６の一部に対応する層
間絶縁膜１７部分を開孔してコンタクトホール１８を形
成する。
更に、全面にＡＩを＃着、パターニングを行なって前記
拡Ｆｌｙ、ｔ４ｚ６にコンタクトホール１８を介して接
続したｐ、ｌ配線１９を形成し、ｎチャネル型Ｄ −Ｒ
Ａ Ｉｖｉを製造した（第１図（ｈ）図示）。
拡Ｆｌｙ、ｔ４ｚ６にコンタクトホール１８を介して接
続したｐ、ｌ配線１９を形成し、ｎチャネル型Ｄ −Ｒ
Ａ Ｉｖｉを製造した（第１図（ｈ）図示）。
しかして、前述した製造方法ζこよれば、多結晶シリコ
ン層４（又は１０ ）上にイオン注入用パターンとして
のレジストパターン５（又は１１）を形成し、しかる後
このパターン５（又は１１）から露出する多結晶シリコ
ン層４（父は１０）部分にイオン注入し、パターン５（
又はＩＩ）の除去、熱処理を行なうことによって、イオ
ン注入された多結晶シリコン層（４（又ＩＩ １ｏ ）
部分が５ｉｏ２膜６（又は１２）となると共に、イオン
注入されないで残存した多結晶シリコン７４ ｉこより
キャパシタ電極７（又はトランスファゲート電極１３）
を形成できる。したがって、キヤｓｌｌシタ電極７及び
トランスファゲート電極１３の寸法はレジストパターン
５，１１のパターニンク精度で決定されるため、ＲＩＥ
法の如（基板表面を露出してタメージを与えることもｌ
いため、素子特性が良好である。
ン層４（又は１０ ）上にイオン注入用パターンとして
のレジストパターン５（又は１１）を形成し、しかる後
このパターン５（又は１１）から露出する多結晶シリコ
ン層４（父は１０）部分にイオン注入し、パターン５（
又はＩＩ）の除去、熱処理を行なうことによって、イオ
ン注入された多結晶シリコン層（４（又ＩＩ １ｏ ）
部分が５ｉｏ２膜６（又は１２）となると共に、イオン
注入されないで残存した多結晶シリコン７４ ｉこより
キャパシタ電極７（又はトランスファゲート電極１３）
を形成できる。したがって、キヤｓｌｌシタ電極７及び
トランスファゲート電極１３の寸法はレジストパターン
５，１１のパターニンク精度で決定されるため、ＲＩＥ
法の如（基板表面を露出してタメージを与えることもｌ
いため、素子特性が良好である。
なお、上記実施例ではキャパシタ電極、トランスファ電
極が夫々Ｓｉ基板上ζこ絶縁膜を介して所定間隔おいて
並設されたＤ−ＲＡＭの場合について述べたが、これに
限らず、トランスファゲート電極がその一部をキャパシ
タ電極上（こ絶縁膜を介して設けられたＤ−ＲＡＭの場
合も同様に適用できる。即ち、このＤ −Ｒ、Ａ Ｍは
第２図に示す構造になっている。１伯中の２１（ば素予
分離領域２２で分離された複数の島領域を有するｐ型の
３ｉ 基板である。前記島領域表面には、ビット線とし
てのｎ＋型型数散層２３設けられている。前記拡散層２
３を除く島領域上の大部分には、熱酸化膜２４Ｉｆ介し
て多結晶シリコンからなるキャパシタ電極２５がその一
端部を前記素子分離領域２２上にクル在して設けられて
いる。また、前記島領域上ζこけゲート酸化膜２４２を
介して多結晶シリコンからなるトランスファゲート電極
２６が設けられており、該電極２６の一端部（ば前記キ
ャパシタ電極２５表面の酸化膜２７上にオーバラップさ
れている。前記トランスファゲート電極２６等を含む全
面にはＣＶＤ−５ｉｏ２膜２８が形成されており、かつ
前記拡散層２３の−す♂１′１に対応するＣＶＤ−８１
０２膜２８部分にはコンタクトホール２９が開孔されて
いる。更に、前記ＣＶＤ−５ｉｏ、膜２８上には前記拡
散層２３とコンタクトホール２９を介して接続するｈｌ
ｌ配８３０が形成されている。
極が夫々Ｓｉ基板上ζこ絶縁膜を介して所定間隔おいて
並設されたＤ−ＲＡＭの場合について述べたが、これに
限らず、トランスファゲート電極がその一部をキャパシ
タ電極上（こ絶縁膜を介して設けられたＤ−ＲＡＭの場
合も同様に適用できる。即ち、このＤ −Ｒ、Ａ Ｍは
第２図に示す構造になっている。１伯中の２１（ば素予
分離領域２２で分離された複数の島領域を有するｐ型の
３ｉ 基板である。前記島領域表面には、ビット線とし
てのｎ＋型型数散層２３設けられている。前記拡散層２
３を除く島領域上の大部分には、熱酸化膜２４Ｉｆ介し
て多結晶シリコンからなるキャパシタ電極２５がその一
端部を前記素子分離領域２２上にクル在して設けられて
いる。また、前記島領域上ζこけゲート酸化膜２４２を
介して多結晶シリコンからなるトランスファゲート電極
２６が設けられており、該電極２６の一端部（ば前記キ
ャパシタ電極２５表面の酸化膜２７上にオーバラップさ
れている。前記トランスファゲート電極２６等を含む全
面にはＣＶＤ−５ｉｏ２膜２８が形成されており、かつ
前記拡散層２３の−す♂１′１に対応するＣＶＤ−８１
０２膜２８部分にはコンタクトホール２９が開孔されて
いる。更に、前記ＣＶＤ−５ｉｏ、膜２８上には前記拡
散層２３とコンタクトホール２９を介して接続するｈｌ
ｌ配８３０が形成されている。
また、上記実施例では第１図（ｇ）で５１０２膜１２と
ＣＶＤ−８ｉｎ２パターン８を除去した場合（こついて
述べたが、これに限らず、ＣＶＤ−８ｉＯ２パターン８
を残存させてもよい。
ＣＶＤ−８ｉｎ２パターン８を除去した場合（こついて
述べたが、これに限らず、ＣＶＤ−８ｉＯ２パターン８
を残存させてもよい。
更に、上記実施例では、ｐ柳、のＳｉ 基板に適用した
場合について述べたが、これζこ限らず、ｎ型のＳＩ
基板ζこついても同様（こ適用できる。
場合について述べたが、これζこ限らず、ｎ型のＳＩ
基板ζこついても同様（こ適用できる。
以上詳述した如く本発明によれは、半導体基板表面にダ
メージを与えることなく微細なキャパシタ電極、トラン
スファゲート電極を形成できるＤ−４ＡＭ等の半導体記
憶装置を製造する方法を提供できるものである。
メージを与えることなく微細なキャパシタ電極、トラン
スファゲート電極を形成できるＤ−４ＡＭ等の半導体記
憶装置を製造する方法を提供できるものである。
第１図（ａ）〜（１１）ｆば本発明の一実施例を示すＤ
−ＲＡＭの製造方法を工程順に示す断面図、第２図は第
１図（ｈ）のＤ−ＲＡＭとは異なる構造を有するＤ−Ｒ
ＡＭの断面図である。 １．２１・・・ｐ型の８１基板、２，２２・・・素子分
離領域、３・・・熱酸化膜（第１の絶縁膜）、４．１０
・・・多結晶シリコン層（電極材料層）、６．１２・・
・レジストパターン（イオン注入用）々ターン）、７，
２５・・・キャパシタ電極、８・・・ｃＶＤ−８ｉｎ２
パターン、９・・・熱酸化膜（第２の絶縁膜）、１ｇ、
２ｅ・・・トランスファゲート電極、１４・・・ゲート
絶縁膜、１５，１６．２３・・・ｎ＋型型数散層１７・
・・層間絶縁膜、１Ｂ、２．９・・コンタクトホール、
１９．３０・・・Ａｌ配線、２４１・・熱酸化膜、２４
２・・グー１１化膜。
−ＲＡＭの製造方法を工程順に示す断面図、第２図は第
１図（ｈ）のＤ−ＲＡＭとは異なる構造を有するＤ−Ｒ
ＡＭの断面図である。 １．２１・・・ｐ型の８１基板、２，２２・・・素子分
離領域、３・・・熱酸化膜（第１の絶縁膜）、４．１０
・・・多結晶シリコン層（電極材料層）、６．１２・・
・レジストパターン（イオン注入用）々ターン）、７，
２５・・・キャパシタ電極、８・・・ｃＶＤ−８ｉｎ２
パターン、９・・・熱酸化膜（第２の絶縁膜）、１ｇ、
２ｅ・・・トランスファゲート電極、１４・・・ゲート
絶縁膜、１５，１６．２３・・・ｎ＋型型数散層１７・
・・層間絶縁膜、１Ｂ、２．９・・コンタクトホール、
１９．３０・・・Ａｌ配線、２４１・・熱酸化膜、２４
２・・グー１１化膜。
Claims (2)
- （１）キャパシタ電極とトランスファゲート電極とを有
する半導体記憶装置において、半導体基板表面に素子分
離領域を形成する工程と、この素子分離領域で分離され
た複数の島領域上に第１の絶縁膜を形成する工程と、全
面に多結晶シリコン層あるいはシリサイド化合物層を形
成する工程と、この多結晶シリコン層あるいはシリサイ
ド化合物層上のキャパシタ′Ｍ極形成予定部にイオン注
入用パターンを形成する工程と、同パターンから露出す
る多結晶シリコン層あるい（ゴシリザイド化合物層番こ
６亥シリコン層あるい（ｉシリサイド化合物を絶縁化さ
せる物質をイオン注入する工程と、イオン注入された多
結晶シリコン層あるいはシリサイド化合物層部分を絶縁
化させると共に、残存した多結晶シリコン層あるいはシ
リサイド化合物層によりキャパシタ電極を形成する工程
と、全面に第２の絶縁膜を形成し、更に多結晶シリコン
層あるいはシリサイド化合物層を形成する工程と、この
多結晶シリコン層あるいはシリサイド化合物層上のトラ
ンスファゲート電極形成予定部にイオン注入用パターン
を形成する工程と、同パターンから露出する多結晶シリ
コン層あるいはシリサイド化合物層に前記と同様な絶縁
化させる物質をイオン注入する工程と、イオン注入さｎ
た多結晶シリコン層あるいはシリサイド化合物層部分を
絶縁化させると共に、残存した多結晶シリコン層あるい
はシリサイド化合物層によりトランスファゲート電、極
を形成する工程とを具備することを特徴とする半導体記
憶装置の製造方法。 - （２） 多結晶シリコン層もしくはシリサイド化合物
層を絶縁化する物質として酸素イオンあるいは窒素イオ
ンを用いることを特徴とする特許請求の範囲第１項記載
の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58043621A JPS59169172A (ja) | 1983-03-16 | 1983-03-16 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58043621A JPS59169172A (ja) | 1983-03-16 | 1983-03-16 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59169172A true JPS59169172A (ja) | 1984-09-25 |
Family
ID=12668913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58043621A Pending JPS59169172A (ja) | 1983-03-16 | 1983-03-16 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59169172A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5604337A (en) * | 1990-06-21 | 1997-02-18 | Matsushita Electric Industrial Co., Ltd. | Loudspeaker arrangement in television receiver cabinet |
-
1983
- 1983-03-16 JP JP58043621A patent/JPS59169172A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5604337A (en) * | 1990-06-21 | 1997-02-18 | Matsushita Electric Industrial Co., Ltd. | Loudspeaker arrangement in television receiver cabinet |
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