KR940007393B1 - 불휘발성 반도체기억장치의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도a 내지 제 1 도i는 본 발명의 1실시예에 따른 불휘발성 반도체기억장치의 제조방법을 설명하는 제조공정순으로 도시한 단면도.
제 2 도는 종래의 불휘발성 반도체기억장치의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : P형 반도체기판 2 : 제 1 열산화막
3 : 제 1 층폴리실리콘층 31, 32: 제 1 게이트전극
4 : 제 2 열산화막 5 : 질화막
6 : 제 2 층폴리실리콘층 7 : 포토레지스트
8 : 제 3 열산화막 9 : 포토레지스트
10 : 비소이온 11 : n형 쇼트영역
12 : 제 4 열산화막 13 : 포토레지스트
14 : 비소이온 15 : 쇼트영역
16 : 제 5 열산화막 171, 172: 제 2 게이트전극.
[산업상의 이용분야]
본 발명은 불휘발성 반도체기억장치의 제조방법에 관한 것으로, 특히 마스크 ROM의 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
불휘발성 반도체기억장치의 하나로서 마스크 ROM이 알려져 있는바, 마스크 ROM으로는 그 제조공정중에 마스크 일치에 의해 선택적으로 이온주입을 행하여 도통, 비도통의 셀트랜지스터를 형성한 것으로, 이것을 기억데이타로 치환한다고 하는 것이다.
그런데, 현재 반도체장치나 반도체기억장치의 고집적화가 진행되고 있고, 당연히 마스크 ROM에 있어서도 고집적화가 현저히 이루어지고 있다. 고집적화를 도모한 마스크 ROM의 대표적인 예를 제 2 도에 도시하였다. 이 제 2 도에 도시한 마스크 ROM은 NAND형 셀로서, 셀구조로는 소위 2층 게이트전극방식으로 불리고 있는 것이다.
제 2 도에 도시한 2층 게이트전극방식의 셀구조인 마스크 ROM에 대해 설명하면, 예컨대 P형 반도체기판(101)에는 소자분리영역(102)이 형성되어, 소자분리가 행해져 있다. 그리고, 소자영역에는 n형인 소스확산층(103)과 드레인확산층(104)이 형성되고, 이들에는 각각 예컨대, 접지(GND) 및 비트선(BL)이 접속되어 있다. 소스확산층(103)과 드레인확산층(104)과의 상호간에 존재하는 채널영역위에는 제 1 층 폴리실리콘으로 이루어진 제 1 게이트전극(105 ; 1051, 1053, 1055) 및 제 2 층 폴리실리콘층으로 이루어진 제 2 게이트전극(106 ; 1062, 1064, 1066)이 형성되어 있다. 이들 제1, 제 2 게이트전극(105,106)은 1개의 소자영역내에 n개 존재하는데, n개째의 게이트전극을 106n으로서 도시하였다. 게이트전극(105,106)은 각각 워드선(WL1∼WLn)이 접속되어 있다. 이들 제1, 제 2 게이트전극(105,106) 바로 아래의 채널영역에는 개개의 게이트전극(105,106)의 영역에 대응하여 선택적으로 p형 불순물이 이온주입된 p형 쇼트영역(107 ; 1072, 1073, 1076)이 형성되어 있고, 이 p형 쇼트영역(107)은 기억된 데이터에 대응한다.
이 2층 게이트전극방식인 셀구조의 특징으로는 제 1 층 폴리실리콘층으로 이루어진 제 1 게이트전극(105)의 상호간에 제 2 층 폴리실리콘층으로 이루어진 제 2 게이트전극(106)을 배치하여, 특히 장치의 평면방향에 대한 집적도의 향상을 도모한 점이다.
구조적으로 보면 확실히 평면방향의 집적도향상이 실현되고는 있지만, 그 제조방법에 있어서 평면방향에 대한 집적도의 저하를 초래하는 폐해가 있어, 평면방향의 집적도향상이라고 하는 특징이 충분히 살려져 있다고 말할 수 없다.
제조방법에 있어서의 집적도향상에 대한 폐해는 다음과 같은 점이다. 즉, 기판(101)내에 형성되는 p형 쇼트영역(107)에 대한 이온주입 ROM임플랜테이션(Implantation)이라고도 칭함은 게이트전극(105)의 형성 이전에 마스크 일치에 의해 선택적으로 행한다. 그리고, p형 쇼트영역(107)에 대해 이온주입이 행해지고나서, 계속하여 형성된 제 1 층 폴리실리콘층을 재차 마스크 일치 공정에 의해 제 1 게이트전극(105)을 형성한다.
결국, p형 쇼트영역(107)과 제 1 게이트전극(105)은 각각 다른 마스크 일치 공정에서 형성된다고 하는 점에서 종래의 제조방법의 문제가 있다.
이들 마스크 패턴의 일치는 각각 소자분리영역(102)의 패턴에 일치된다. 즉, 서로의 마스크가 간접적으로 소자분리영역(102)의 패턴에 일치되기 때문에 마스크 일치의 오차여유를 크게 할 필요가 있어서, 마스크 ROM의 평면방향에 대한 집적도 향상의 방해가 되고 있으며, 또한 현재의 리소그래피기술에서는 리소그래피의 최소 크기에 대해 일 오차여유가 20% 이상으로 되어 있다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 불휘발성 반도체기억장치의 제조방법에 있어서 집적도향상에 따른 폐해를 없애고, 고집적화를 한층 더 가능하게 하는 불휘발성 반도체기억장치의 제조방법을 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명에 따른 불휘발성 반도체기억장치의 제조방법은, (가) 반도체기판위에 제 1 게이트전극이 되는 제 1 도전막을 형성하는 공정과, 이 제 1 도전막위에 내산화성을 형성하는 공정, 이 내산화성막위에 다결정반도체막을 형성하는 공정, 이 다결정반도체막을 패터닝하는 공정, 패턴이 형성된 상기 다결정 반도체막을 산화시켜 제 1 산화막패턴을 형성하는 공정, 이 제 1 산화막패턴을 마스크로 하여 상기 내산화성막을 선택적으로 제거하는 공정, 전면(全面)에 제 1 포토레지스트를 도포하여 이 제1포토레지스트를 제 1 데이터기록용 이온주입패턴으로 패터닝하는 공정, 패턴이 형성된 제 1 포토레지스터패턴과 상기 제 1 산화막패턴을 마스크로 하여 상기 제 1 도전막을 통해 셀트랜지스터의 채널영역에 대해 제 1 불순물을 이온주입하는 공정, 상기 제 1 산화막패턴을 제거하여 노출되는 내산화성막을 마스크로 하여 상기 제 1 도전막을 선택적으로 산화시켜 제 2 산화막패턴을 형성하는 공정, 상기 내산화성막을 제거하는 공정, 제 2 산화막패턴을 마스크로 하여 상기 제 1 도전막을 선택적으로 제거함으로써 제 1 도전막으로 이루어진 제 1 게이트전극패턴을 형성하는 공정, 전면(全面)에 제 2 포토레지스트를 도포하고 이 제 2 포토레지스트를 제 2 데이터기록용 이온주입패턴으로 패터닝하는 공정, 패턴이 형성된 제 2 포토레지스트패턴과 상기 제 2 산화막패턴을 마스크로 하여 셀트랜지스터의 채널영역에 대해 제 2 불순물을 이온주입하는 공정, 제 2 게이트전극이 되는 제 2 도전막을 형성하는 공정, 이 제 2 도전막을 패턴형성된 제 1 게이트전극간에 배치되는 제 2 게이트전극패턴으로 패터닝하는 공정을 구비하여 이루어진 것을 특징으로 한다.
더욱이 (가)항의 제조방법에 있어서, (1) 상기 내산화성막을 형성하는 공정 전에, 제 1 도체막위에 산화막을 형성하는 공정이 도입된 것.
(2) 상기 제1 및 제 2 도체막이 다결정실리콘막과 고융점금속실리사이드의 적층구조막인 것.
이상 2항중 어느 하나, 혹은 둘 다를 구비한 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명에 따른 불휘발성 반도체기억장치의 제조방법에 있어서는 종래 제 1 게이트전극과 쇼트영역[데이터기록용 이온주입(ROM임플랜테이션) 패턴에 대응한다]의 다른 마스크 일치공정에서 행해졌던 점이 해결되어, 1회의 마스크 일치공정으로 둘 다를 형성할 수 있게 된다. 즉, 제 1 도체층위에 내산화성막을 매개하여 형성되어 있는 다결정반도체층을 1회의 마스크 일치 공정으로 패터닝하여도 제 1 게이트전극과 쇼트영역이 형성된다.
상세히 설명하면, 제 1 게이트전극이 되는 제 1 도체막을 형성하고 그 위에 내산화성막, 다결정반도체막을 차례로 형성한다. 다음으로, 다결정반도체막 패터닝한다. 이때, 마스크 일치 공정에 의해 행해지지만 마스크에 묘사되는 패턴은 리소그래피의 최소 크기와 상관없다.
이어서, 패턴형성된 다결정반도체막을 산화시켜 제 1 산화막패턴을 형성한다. 이때 상기 내산화성막이 미리 형성되어 있어, 산화되는 것은 내산화성막위에 존재하는 다결정반도체막만이다.
다음, 제 1 산화막패턴을 마스크로 하여 내산화성막을 제거한다. 이때 이 내산화성막이 선택적으로 제거됨으로써 형성되는 관통구멍부는 제1ROM임플랜테이션용의 소위 "창"으로 되어, 제1ROM임플랜테이션을 자기정합적(自己整合的)으로 행하는 것을 가능하게 한다.
다음으로, 구멍이 뚫린 제1ROM임플랜테이션용 제 1 창을 기억된 데이터에 대응하여 포토레지스트로 선택적으로 마스킹한다. 이때, 마스크 일치의 오차 여유는 남아 있는 제 1 산화막패턴위에 포함되어 있으므로 각별히 일치 오차 여유를 취할 필요는 없다. 또, 마스크에 묘사된 패턴도 미리 ROM임플랜테이션용 창이 형성되어 있으므로, 반드시 리소그래피의 최소 크기로 할 필요는 없다.
이어서, 제 1 ROM임플랜테이션을 상기 제 1 도체막을 통해 또 자기정합적으로 행한후, 제 1 산화막패턴을 제거하여 노출되는 내산화성막을 마스크로 하여 제 1 도체막을 선택적으로 산화시켜 제 2 산화막패턴을 형성한다. 이때, 제 2 산화막패턴도 선택적으로 남아 있는 내산화성막에 의해 자기정합적으로 형성된다.
다음으로, 내산화성막을 제거하여 노출되어 있는 제 2 산화막패턴을 마스크로 하여 제 1 도체막을 선택적으로 제거하고, 제 1 게이트전극패턴을 형성한다. 이때, 제 1 게이트전극을 패턴형성함으로써 형성되는 관통구멍부는 제 2 ROM임플랜테이용션의 소위 "창"으로 되어, 제 2 ROM임플랜테이션을 자기정합적으로 행하는 것을 가능하게 한다.
다음, 구멍이 뚫린 제 2 ROM임플랜테이션용 제 2 창을 기억된 데이터에 대응하여 포토레지스트로 선택적으로 마스킹한다. 이때, 마스크의 일치 오차 여유는 제 1 게이트전극패턴위에 포함되므로, 각별히 마스크의 일치 오차 여유를 취할 필요는 없다. 또, 마스크에 묘사된 패턴은 미리 ROM임플랜테이션용 창이 형성되어 있으므로, 반드시 리소그래피의 최소 크기로 할 필요는 없다.
이와 같이, 상기 제조방법에 따르면 제 1 게이트전극과 ROM임플랜테이션에 의해 형성되는 쇼트영역을 1회의 마스크 일치공정으로 형성할 수 있어 한층 더 고집적화를 가능하게 하는 불휘발성 반도체기억장치의 제조방법이 된다.
또한, 상기 제조방법에는 기억된 데이터에 대응한 ROM임플랜테이션용 장에 대해 마스킹을 하는 공정이 2회 있어, 각각 마스크 일치 공정으로 패턴을 결정하고 있다. 그러나, 이들 마스크 일치 공정은 각별히 마스크 일치 오차 여유를 취할 필요가 없어 설명한 바와 같이 평면방향의 집적도 향상을 방해하는 요소로는 거의 될 수가 없는 것이다.
[실시예]
이하, 예시도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
제 1 도a 내지 제1도i는 본 발명의 1실시예에 따른 불휘발성 반도체기억장치의 제조방법을 특히 그 메모리셀부에 주안점을 두어 제조공정순으로 도시한 단면도이다. 이 제조방법에 의해 제조되는 메로리셀은 예컨대, 제 2 도에 도시한 종래의 불휘발성 반도체기억장치의 메모리셀부와 유사한 것으로, 제 1 도a 내지 제1도i의 단면은 제 2 도중의 게이트전극(1062및 1053) 부근의 단면에 해당하는 것으로 생각하면 된다.
제 1 도a 내지 제 1 도i를 참조하여 본 발명의 1실시예에 따른 반도체기억장치의 제조방법을 NAND형 마스크 ROM셀을 예로 들어 설명한다.
먼저, 제 1 도a에 도시한 바와 같이 예컨대 p형 반도체기판(1) 표면에, 예컨대 LOCOS법에 의해 선택적으로 소자분리영역(도시되지 않음)을 형성한다. 다음으로, 노출되어 있는 p형 반도체기판(1) 표면에, 예컨대 열산화법으로 제 1 게이트절연막으로 되는 제 1 열산화막(2)을 형성한다. 이어서, 전면(全面)에 예컨대 CVD법으로 제 1 게이트전극이 되는 제 1 층폴리실리콘층(3)을 약 4000Å의 두께로 퇴적시켜 형성한다. 이어, 제 1 층폴리실리콘층(3)에 대해 예컨대, 포스포릴클로라이드(POCl3)에 의한 인(P) 확산을 행하여 도체화(n형화)한다. 다음, 제 1 층폴리실리콘층(3) 위에 예컨대 열산화법으로 제 2 열산화막(4)을 200Å 두께로 형성하고, 그 위에 예컨대 CVD법으로 내산화성막인 질화막(5)을 약 1500Å의 두께로 퇴적시켜 형성한다. 이어서, 이 질화막(5)위에 예컨대 CVD법으로 제 2 층폴리실리콘층(6)을 약 2000Å의 두께로 퇴적시켜 형성한다. 다음, 전면(全面)을 제 1 포토레지스트(7)을 도포하고, 마스크를 이용한 사진식각법으로 상기 포토레지스트(7)에 대해 소정의 패턴을 형성한다. 이 패턴은 제 1 게이트전극패턴과 거의 일치하는 것인데, 후의 공정[예컨대 제 2 층폴리실리콘층(6)의 산화공정 등]을 고려하여 적절한 크기의 패턴으로 한다. 또, 마스크로 묘사되는 상기 패턴은 리소그래피의 최소크기의 상관없다.
다음으로, 제 1 도b에 도시한 바와 같이 포토레지스트(7) 패턴으로 마스크로 하여 제 2 층폴리실리콘층(6)을 예컨대, RIE법에 의해 선택적으로 에칭하여 제 2 층폴리실리콘층(61, 62)을 패턴형성한다.
다음, 제 1 도c에 도시한 바와 같이 패턴이 형성된 제 2 층실리콘층(61, 62) 패턴을 형성한다.
다음, 제 1 도d에 도시한 바와 같이 패턴형성된 제 3 열산화막(81, 82)을 예컨대 온도 1000℃에서 열산화함으로써 제 3 열산화막(81, 82)을 마스크로 하여 질화막(5)을 예컨대 RIE법에 의해 선택적으로 에칭한다. 이렇게 하여 형성되는 관통구멍부(8')내에 제 2 열산화막(4)을 노출시킨다. 이 형성된 관통구멍부(8')는 제 1 ROM임플랜테이션의 소위 "창"으로 된다. 이어서, 전면(全面)에 제 2 포토레지스트(9)를 도포하고 마스크를 이용한 사진식각법으로 이 포토레지스트(9)에 대해, 기억된 데이터에 대응한 패턴을 형성하여 선택적으로 상기 관통구멍부(8')를 마스킹한다. 이때, 포토레지스트(9) 패턴의 끝은 제 3 열산화막(81, 82) 패턴위에 일치된다. 이에 따라 마스크의 일치 오차 여유는 남아 있는 제 3 열산화막(81, 82) 패턴위에 포함되므로, 각별히 일치 오차 여유를 취할 필요는 없다. 또, 마스크로 묘사되는 패턴도 미리 ROM임플랜테이션용 창(관통구멍부 ; 8')이 형성되어 있으므로, 반드시 리소그래피의 최소크기로 할 필요는 없다. 다음, 제 3 열산화막(81, 82)과 포토레지스트(9) 패턴을 마스크로 하여 제 1 회의 데이터기록용 이온주입(ROM임플랜테이션)을 예컨대 n형 불순물인 비소(10)을 이용하여 행한다. 여기서, 비소이온(10)은 제 1 층폴리실리콘층(3)을 통해 기판(1)내에 셀트랜지스터의 채널영역에 대해 주입된다. 도면중의 참조부호 11은 주입된 비소이온(10)에 의해 형성된 제1 n형 쇼트영역을 나타내고 있다.
다음에 제 1 도e에 도시한 바와 같이 포토레지스트(9) 및 제 3 열산화막(81, 82)을 제거하여 질화막(5)을 노출시킨다. 이어서, 노출된 질화막(5)을 마스크로하여, 이 질화막(5)의 아래층에 위치하는 제 1 층폴리실리콘층(3)을 선택적으로 산화시켜 제 4 열산화막(12)을 약 1000Å의 두께로 패턴형성한다.
다음, 제 1 도f에 도시한 바와 같이 질화막(5)을 제거하고 계속해서, 노출되는 제 2 열산화막(4)을 제거하여 제 1 층폴리실리콘층(3)을 선택적으로 노출시킨다.
다음, 제 1 도g에 도시한 바와 같이 남아 있는 제 4 열산화막(12) 패턴을 마스크로하여 제 1 폴리실리콘층(3)을 예컨대, RIE법에 의해 선택적으로 에칭하여 제 1 게이트전극(3 ; 31, 32) 패턴을 형성한다. 이 패턴 형성시, 형성되는 관통구멍부(3')내에 제 1 열산화막(3)을 노출시킨다. 이 형성된 관통구멍부(3')는 제 2 ROM임플랜테이션의 소위 "창"으로 된다. 이어서, 전면에 제 3 포토레지스트(13)를 도포하고, 마스크를 이용한 사진식각법에 의해 상기 포토레지스트(13)에 대해 기억된 데이터에 대응한 패턴을 형성하여 선택적으로 상기 관통구멍부(3')를 마스킹한다. 이때, 포토레지스트(13) 패턴의 끝은 제 4 열산화막(12) 패턴위에 일치된다. 이에 따라, 마스크의 일치 오차 여유는 남아 있는 제 4 열산화막(12) 패턴위에 포함되므로, 각별히 일치 오차 여유를 취할 필요는 없다. 또, 마스크로 묘사되는 패턴도 미리 ROM임플랜테이션용 창(관통구멍부 ; 3')이 형성되어 있으므로, 반드시 리소그래피의 최소크기로 할 필요는 없다. 다음으로, 제 4 열산화막(12) 패턴과 포토레지스트(13) 패턴을 마스크로 하여 제2회의 데이터기록용 이온주입(ROM임플랜테이션)을 예컨대 n형 불순물인 비소(14)를 이용하여 행한다. 여기서, 비소이온(14)은 기판(1)내의 셀트랜지스터의 채널영역에 대해 주입된다. 도면중의 참조부호 15는 주입된 비소이온(14)에 의해 형성된 제2 n형 쇼트영역을 나타내고 있다.
다음, 제 1 도h에 나타낸 바와 가이 포토레지스트(13)를 제거하고, 계속해서 제 4 열산화막(12) 및 관통구멍부(3')내에 노출되어 있는 제 1 열산화막(2)을 제거한다. 그리고, 기판(1)의 표면과 제 1 게이트전극(31및 32)의 표면을 노출시킨다.
다음으로, 제 1 도i에 도시한 바와 같이 노출된 기판(1)의 표면과 제 1 게이트전극(31및 32)의 표면에 제 2 게이트절연막으로 되는 제 5 열산화막(16)을 형성한다. 이어서, 전면(全面)에 예컨대 CVD법으로 제 3 층폴리실리콘층을 형성하고, 이 제 3 의 폴리실리콘층에 대해 예컨대, 포스포릴클로라이드(POCl3)에 의한 인(P) 확산을 행하여 도체화(n형화)한다. 다음으로, 제 3 층폴리실리콘층을 포토레지스트를 이용한 사진식각법에 의해 제 2 게이트전극(171, 172) 패턴으로 패턴형성한다.
이와 같이 하여, 본 발명의 1실시예에 따른 불휘발성 반도체기억장치의 제조방법에 의해 NAND형 마스크 ROM셀이 제조된다.
이와 같은 제조방법에 따르면 데이터기록용의 이온주입, 소위 ROM임플랜테이션을 자기정합적으로 형성할 수 있고, 제 1 게이트전극(31, 32)과 ROM임플랜테이션에 의해 형성되는 n형 쇼트영역(11, 15)을 1회의 마스크 일치 공정으로 형성할 수 있다. 따라서, 예컨대 NAND형 마스크 ROM과 같은 불휘발성 반도체기억장치를 한층 더 고집적화가 가능하도록 제조할 수 있게 된다.
또한, 상기 실시예중 제 1 층폴리실리콘층(3)위에 형성되는 제 2 열산화막(4)은 달리 형성하지 않아도 관계없다. 그러나, 상부에 형성되는 질화막(5)을 제거하기 쉽게 하기 위해서는 제 2 열산화막(4)을 형성하는 편이 좋다.
또, 제 1 게이트전극(31, 32)으로 되는 제 1 층폴리실리콘층 및 제 2 게이트전극(171, 172)으로 되는 제 3 층실리콘층은 다른 도전막이어도 무방하다. 예컨대, 텅스턴 등의 고융점금속실리사이드나 혹은 이 고융점금속실리사이드와 폴리실리콘과의 적층구조막, 소위 폴리사이드막이어도 관계없다.
한편, 본원 청구범위의 각 구성요소에 병기한 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 도면에 도시한 실시예로 한정할 의도에서 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 따르면, 불휘발성 반도체기억장치의 제조방법에서의 집적도향상에 대한 폐해, 즉 쇼트영역과 제 1 게이트전극이 각각 다른 마스크 일치 공정에서 형성된다고 하는 점이 해결되어, 더 한층 고집적화가 가능한 불휘발성 반도체기억장치의 제조방법을 제공할 수 있다.
Claims (3)
- 반도체기판(1)위에 제 1 게이트전극이 되는 제 1 도전막(3)을 형성하는 공정과, 이 제 1 도전막(3)위에 내산화성막(5)을 형성하는 공정, 이 내산화성막(5)위에 다결정반도체막(6)을 형성하는 공정, 이 다결정반도체막(6)을 패터닝하는 공정, 패턴이 형성된 상기 다결정반도체막(6)을 산화시켜 제 1 산화막패턴(8)을 형성하는 공정, 이 제 1 산화막패턴(8)을 마스크로 하여 상기 내산화성막(5)을 선택적으로 제거하는 공정, 전면에 제 1 포토레지스트(9)를 도포하고 이 제 1 포토레지스트(9)를 제 1 데이터기록용 이온주입패턴으로 패터닝하는 공정, 패턴이 형성된 제 1 포토레지스트패턴과 상기 제 1 산화막패턴(8)을 마스크로 하여 상기 제 1 도전막(3)을 통해 셀트랜지스터의 채널영역에 대해 제 1 불순물(10)을 이온주입하는 공정, 상기 제 1 산화막패턴(8)을 제거하여 노출되는 내산화성막(5)을 마스크로 하여 상기 제 1 도전막(3)을 선택적으로 산화시켜 제 2 산화막패턴(12)을 형성하는 공정, 상기 내산화성막(5)을 제거하는 공정, 상기 제 2 산화막패턴(12)을 마스크로 하여 상기 제 1 도전막(3)을 선택적으로 제거함으로써 제 1 도전막(3)으로 이루어진 제 1 게이트전극패턴을 형성하는 공정, 전면에 제 2 포토레지스트(13)을 도포하고 이 제 2 포토레지스트(13)를 제 2 데이터기록용 이온주입 패턴으로 패터닝하는 공정, 패턴이 형성된 제 2 포토레지스트패턴과 상기 제 2 산화막패턴(12)을 마스크로 하여 셀트랜지스터의 채널영역에 대해 제 2 불순물(4)을 이온주입하는 공정, 제 2 게이트전극이 되는 제 2 도전막을 형성하는 공정, 이 제 2 도전막을 패턴형성된 제 1 게이트전극간에 배치되는 제 2 게이트전극패턴(171, 172)으로 패터닝하는 공정을 구비하여 이루어진 것을 특징으로 하는 불휘발성 반도체기억장치의 제조방법.
- 제 1 항에 있어서, 상기 내산화성막(5)을 형성하는 공정 전에 제 1 도전체막위에 산화막(4)을 형성하는 공정이 도입된 것을 특징으로 하는 불휘발성 반도체기억장치의 제조방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 제 1 도체막 및 제 2 도체막이 다결정실리콘막과 고융점금속실리사이드막의 적층구조막인 것을 특징으로 하는 불휘발성 반도체기억장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900015171A KR940007393B1 (ko) | 1990-09-25 | 1990-09-25 | 불휘발성 반도체기억장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900015171A KR940007393B1 (ko) | 1990-09-25 | 1990-09-25 | 불휘발성 반도체기억장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR920007125A KR920007125A (ko) | 1992-04-28 |
| KR940007393B1 true KR940007393B1 (ko) | 1994-08-16 |
Family
ID=19303968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019900015171A KR940007393B1 (ko) | 1990-09-25 | 1990-09-25 | 불휘발성 반도체기억장치의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940007393B1 (ko) |
-
1990
- 1990-09-25 KR KR1019900015171A patent/KR940007393B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920007125A (ko) | 1992-04-28 |
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