JPS6271273A - 電荷結合素子の製造方法 - Google Patents
電荷結合素子の製造方法Info
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- JPS6271273A JPS6271273A JP21153285A JP21153285A JPS6271273A JP S6271273 A JPS6271273 A JP S6271273A JP 21153285 A JP21153285 A JP 21153285A JP 21153285 A JP21153285 A JP 21153285A JP S6271273 A JPS6271273 A JP S6271273A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電荷結合素子の製造方法に関し、特に複数の蓄
積電極を備え、各蓄積電極下に蓄積領域とバリヤ領域と
を有する電荷結合素子の製造方法に関する。
積電極を備え、各蓄積電極下に蓄積領域とバリヤ領域と
を有する電荷結合素子の製造方法に関する。
電荷結合素子（以下、ＣＣＤと記す）は、近年急速な開
発が進められ、アナログ遅延線や固体撮像素子への応用
が実用化されている。特に、ＣＣＤを用いた固体撮像素
子は、小型・軽量・低消費電力などの特長を有しており
その開発が盛んであるが、現在は高密度化・微細化され
る傾向にある。
発が進められ、アナログ遅延線や固体撮像素子への応用
が実用化されている。特に、ＣＣＤを用いた固体撮像素
子は、小型・軽量・低消費電力などの特長を有しており
その開発が盛んであるが、現在は高密度化・微細化され
る傾向にある。
第４図（ａ）乃至（ｃ）は、固体’ｆ’ｉｉ＠素子の水
平シフトレジスタの一例として、埋込みチャネル２相駆
動のＣＣＤの従来の一例により製造される各製造工程に
おける断面図を示す。
平シフトレジスタの一例として、埋込みチャネル２相駆
動のＣＣＤの従来の一例により製造される各製造工程に
おける断面図を示す。
第４図（ａ）において、−導電型の半導体基板４０１に
半導体基板４０１とは逆導電型を有する半導体装置込み
層４０２を形成し、埋込み層４０２の表面に絶縁膜４０
３を介してＭ積電様４０４〜４０８を形成する。
半導体基板４０１とは逆導電型を有する半導体装置込み
層４０２を形成し、埋込み層４０２の表面に絶縁膜４０
３を介してＭ積電様４０４〜４０８を形成する。
次に、第４図（ｂ）に示すように、蓄積電極４０４〜４
０８の間隙部に通常イオン注入法を用いて、埋込みＭ２
Ｏ３とは逆導電型の不純物を導入し、ノくリヤ領域４１
４〜４１７を形成する。
０８の間隙部に通常イオン注入法を用いて、埋込みＭ２
Ｏ３とは逆導電型の不純物を導入し、ノくリヤ領域４１
４〜４１７を形成する。
その後、第４図（ｅ）に示すように、バリヤ領域４１４
〜４１７を覆い、蓄積電極４０４〜４０８と重なりが生
じるようにバリヤ電極４１８〜４２１を形成し、バリヤ
電極４１８〜４２１を隣接する一方の蓄積電極と隣接し
て２相のΦ１．Φ２電極が構成される。
〜４１７を覆い、蓄積電極４０４〜４０８と重なりが生
じるようにバリヤ電極４１８〜４２１を形成し、バリヤ
電極４１８〜４２１を隣接する一方の蓄積電極と隣接し
て２相のΦ１．Φ２電極が構成される。
窮４図（ｃ）において、例えば、蓄積領域４１０，４１
１、バリヤ領域４１５，４１６で構成されるＣＣＤの単
位素子長は、蓄積電極４０５，４０６．４０７の間隙部
分およびバリヤ電極４１８，４１９，４２０の間隙部分
の最小加工寸法ならびに蓄積電極４０５．４０６とバリ
ヤ電極４１８，４１９，４２０の重なり部分の最小加工
寸法によって制限されるという欠点がある。
１、バリヤ領域４１５，４１６で構成されるＣＣＤの単
位素子長は、蓄積電極４０５，４０６．４０７の間隙部
分およびバリヤ電極４１８，４１９，４２０の間隙部分
の最小加工寸法ならびに蓄積電極４０５．４０６とバリ
ヤ電極４１８，４１９，４２０の重なり部分の最小加工
寸法によって制限されるという欠点がある。
また、このＣＣＤにおいては、異なるパルスΦ１゜Φ２
が印加される隣接する蓄積電極およびバリヤ電極がそれ
ぞれ同時に形成されるため、素子が高密度化・微細化さ
れると隣接する電極間で短絡不良が生じ、歩留りの低下
を招くという欠点がある。
が印加される隣接する蓄積電極およびバリヤ電極がそれ
ぞれ同時に形成されるため、素子が高密度化・微細化さ
れると隣接する電極間で短絡不良が生じ、歩留りの低下
を招くという欠点がある。
本発明の目的は、素子の高密度化・微細化に適した電荷
結合素子の製造方法を提供することにある。
結合素子の製造方法を提供することにある。
本発明によれば、−導電型の半導体基板上に逆導電型の
埋込み層を形成し該埋込み層表面に絶縁膜を介して第１
群に属する蓄積電極を蓄積領域を覆って形成する第１の
工程と、前記蓄積電極の間隙部に前記蓄積電極の一端に
隣接して前記蓄積領域の表面の導電型と逆導電型を有す
る不純物を導入した第１のバリヤ領域を形成する第２の
工程と、少なくとも前記第１のバリヤ領域を覆い前記第
１のバリヤ領域と間隙を有する前記蓄積電極とは間隙を
設けて第２群の転送電極を形成する第３の工程と、前記
蓄［電極と前記転送電極との間隙部に前記第１のバリヤ
領域に導入した不純物と同一導電型を有する不純物を導
入した第２のバリヤ領域を形成する第４の工程と、該第
２のバリヤ領域を覆う前記第１群に属するバリヤ電極を
形成する第５の工程とからなることを特徴とする電荷結
合素子の製造方法がりＳられる。
埋込み層を形成し該埋込み層表面に絶縁膜を介して第１
群に属する蓄積電極を蓄積領域を覆って形成する第１の
工程と、前記蓄積電極の間隙部に前記蓄積電極の一端に
隣接して前記蓄積領域の表面の導電型と逆導電型を有す
る不純物を導入した第１のバリヤ領域を形成する第２の
工程と、少なくとも前記第１のバリヤ領域を覆い前記第
１のバリヤ領域と間隙を有する前記蓄積電極とは間隙を
設けて第２群の転送電極を形成する第３の工程と、前記
蓄［電極と前記転送電極との間隙部に前記第１のバリヤ
領域に導入した不純物と同一導電型を有する不純物を導
入した第２のバリヤ領域を形成する第４の工程と、該第
２のバリヤ領域を覆う前記第１群に属するバリヤ電極を
形成する第５の工程とからなることを特徴とする電荷結
合素子の製造方法がりＳられる。
次に、本発明の実施例について図面を参照して説明する
。第１図（ａ）乃至（ｄ）は本発明の第１の実施例によ
り製造されるＣＣＤの各製造工程における断面図であり
、埋込みチャネル２相駆動ＣＣＤを示す。
。第１図（ａ）乃至（ｄ）は本発明の第１の実施例によ
り製造されるＣＣＤの各製造工程における断面図であり
、埋込みチャネル２相駆動ＣＣＤを示す。
第１［ｆｆ１（ａ）に示すように、−導電型の半導体基
板１０１に半導体基板１０１と逆導電型を有する埋込み
層１０２を形成し、この埋込み層１０２表面に絶縁膜１
０３を介して一方の相Φ１の蓄積電極１０４〜１０６を
蓄積領域１０７〜１０９の上部に形成する。
板１０１に半導体基板１０１と逆導電型を有する埋込み
層１０２を形成し、この埋込み層１０２表面に絶縁膜１
０３を介して一方の相Φ１の蓄積電極１０４〜１０６を
蓄積領域１０７〜１０９の上部に形成する。
次に、第１図（ｂ）に示すように、蓄積電極１０４〜１
０６の間隙部分のうち蓄積電極１０４〜１０６の一方に
隣接する部分を除いて、フォトレジスト１１０〜１１２
によって覆い、イオン注入法によって埋込み層１０２表
面に埋込み層１０２とは逆導電型を有する不純物を導入
し、バリヤ領域１１３，１１４を形成する。
０６の間隙部分のうち蓄積電極１０４〜１０６の一方に
隣接する部分を除いて、フォトレジスト１１０〜１１２
によって覆い、イオン注入法によって埋込み層１０２表
面に埋込み層１０２とは逆導電型を有する不純物を導入
し、バリヤ領域１１３，１１４を形成する。
その後、フォトレジスト１１０〜１１２を除去し、第１
図（ｃ）に示すように、バリヤ領域１１３，１１４を覆
い、隣接する蓄積電極１０５，１０６と重なりを生じ、
かつ蓄積電極１０４，１０５と間隙を設けて、蓄積電極
１０４〜１０６とは異なる相Φ２の転送電極１１５．１
１６を形成し、さらに、蓄積電極１０４゜１０５と転送
電極１１５，１１６の間隙部分の埋込み層１０２表面に
、埋込み［１０２とは逆導電型を有する不純物をイオン
注入法を用いて導入し、バリヤ領域１１７．１１８を形
成する。
図（ｃ）に示すように、バリヤ領域１１３，１１４を覆
い、隣接する蓄積電極１０５，１０６と重なりを生じ、
かつ蓄積電極１０４，１０５と間隙を設けて、蓄積電極
１０４〜１０６とは異なる相Φ２の転送電極１１５．１
１６を形成し、さらに、蓄積電極１０４゜１０５と転送
電極１１５，１１６の間隙部分の埋込み層１０２表面に
、埋込み［１０２とは逆導電型を有する不純物をイオン
注入法を用いて導入し、バリヤ領域１１７．１１８を形
成する。
続いて、第１図（ｄ）に示すように、バリヤ領域１１７
．１１８を覆いかつ隣接する蓄積電極１０４，１０５お
よび転送電極１１５．１１６と重なりを生じるようにバ
リヤ電極１２１，１２２を形成し、隣接する蓄積電極１
０４．１０５と接続する。
．１１８を覆いかつ隣接する蓄積電極１０４，１０５お
よび転送電極１１５．１１６と重なりを生じるようにバ
リヤ電極１２１，１２２を形成し、隣接する蓄積電極１
０４．１０５と接続する。
第４図（ｄ）において、例えば蓄積領域１１９．ｉ。
８およびバリヤ領域１１３．１１８で構成されるＣＯＤ
の単位素子長は、蓄積電極１０５と転送電極１１５との
重なり部分の最小加工寸法、ならびにバリヤ領域１１３
．１１８を形成する際のマスク合わせ精度によって決定
される０通常、マスク合わせ精度を考慮したバリヤ領域
１１３，１１８の長さは、従来の第４図（ｂ）及′に示
した電極４０４〜４０８の最小加工寸法によって決まる
バリヤ領域４１４〜４１７の長さより短くできるため、
本発明の製造方法によれば従来の製造方法よりも素子の
高密度化・微細化が可能になる。さらに、第１図（ａ）
、（ｃ）、（ｄ）に示す工程により形成される電極はそ
れぞれすべて同相であり、仮に、隣接する電極間で短絡
不良が生じても動作には影響がなく、歩留りは低下しな
いため高密度化・微細化に適している。
の単位素子長は、蓄積電極１０５と転送電極１１５との
重なり部分の最小加工寸法、ならびにバリヤ領域１１３
．１１８を形成する際のマスク合わせ精度によって決定
される０通常、マスク合わせ精度を考慮したバリヤ領域
１１３，１１８の長さは、従来の第４図（ｂ）及′に示
した電極４０４〜４０８の最小加工寸法によって決まる
バリヤ領域４１４〜４１７の長さより短くできるため、
本発明の製造方法によれば従来の製造方法よりも素子の
高密度化・微細化が可能になる。さらに、第１図（ａ）
、（ｃ）、（ｄ）に示す工程により形成される電極はそ
れぞれすべて同相であり、仮に、隣接する電極間で短絡
不良が生じても動作には影響がなく、歩留りは低下しな
いため高密度化・微細化に適している。
第２図は、本発明の第２の実施例により製造されるＣＣ
Ｄの断面図であり、埋込みチャネル２相駆動ＣＯＤを示
す。
Ｄの断面図であり、埋込みチャネル２相駆動ＣＯＤを示
す。
上記した、第１図（ｄ）に示すバリヤ電極１２１，１２
２には同相のパルスが印加されるため、第２図に示すバ
リヤ電極２１８は連続した形状のバリヤ電極としている
。
２には同相のパルスが印加されるため、第２図に示すバ
リヤ電極２１８は連続した形状のバリヤ電極としている
。
第３図は本発明の第３の実施例により製造されるＣＯＤ
の断面図であり、埋込みチャネル３相駆動ＣＯＤを示す
。
の断面図であり、埋込みチャネル３相駆動ＣＯＤを示す
。
第３図において、同時に形成される電極３１３〜３１５
．３１６〜３１８および３１９〜３２１それぞれにはΦ
１．Φ２．Φ３のすべての相の電極が含まれるが、同時
に形成される電極は一電極おきであるため短絡不良の発
生を容易に抑えることができる。
．３１６〜３１８および３１９〜３２１それぞれにはΦ
１．Φ２．Φ３のすべての相の電極が含まれるが、同時
に形成される電極は一電極おきであるため短絡不良の発
生を容易に抑えることができる。
なお、上記した第１乃至第３の実施例では半導体基板に
直接埋込み層を形成した埋込みチャネルＣＯＤについて
説明したが、半導体基板にこの基板とは逆導電型の半導
体層を形成し、さらに、この半導体層に埋込み層を形成
した埋込みチャネルＣＣＤ、あるいは表面チャネルＣＣ
Ｄについても本発明を適用できることは明らかである。
直接埋込み層を形成した埋込みチャネルＣＯＤについて
説明したが、半導体基板にこの基板とは逆導電型の半導
体層を形成し、さらに、この半導体層に埋込み層を形成
した埋込みチャネルＣＣＤ、あるいは表面チャネルＣＣ
Ｄについても本発明を適用できることは明らかである。
以上説明したように、本発明によれば、素子寸法を縮小
し、かつ電極間の短絡不良による歩留り低下を抑えた電
宵結合素子を製造することができる。
し、かつ電極間の短絡不良による歩留り低下を抑えた電
宵結合素子を製造することができる。
第１図（ａ）乃至（ｄ）は本発明の第１の実施例により
製造されるＣＣＤの各製造工程における断面図、第２図
は本発明の第２の実施例により製造されるＣＣＤの断面
図、第３図は本発明の第３の実施例により製造されるＣ
ＣＤの断面図、第４図は従来の方法により製造されるＣ
ＣＤの各製造工程における断面図である。 １０！、２０１，３０１，４０１・・・半導体基板、１
０２．２０２，３０２，４０２・・・埋込み層、１０３
゜２０３．３０３，４０３・・・絶縁膜、１０４〜１０
６゜２１３〜２１５．３１３〜３１５，４０４〜４０８
・・・蓄積電極、１１５，１１６，２１６，２１７．３
１９〜３２１・・・転、送電５極、１２１，１２２．２
１．８，３１６〜３１８，４１８〜４２１・・・バリヤ
電極、１０７〜１０９．１１９，１２０，２０４〜２０
８．３０４〜３０８．４０９〜４１３・・・蓄積領域、
１１３，１１４゜１１７．１１８，２０９〜２１２．３
０９〜３１２゜４１４〜４１７・・−バリヤ領域、１１
０，１１１・・・フォトレジスト。 ＄ ｌ 図 牛 ２ 図 多 ３ 図
製造されるＣＣＤの各製造工程における断面図、第２図
は本発明の第２の実施例により製造されるＣＣＤの断面
図、第３図は本発明の第３の実施例により製造されるＣ
ＣＤの断面図、第４図は従来の方法により製造されるＣ
ＣＤの各製造工程における断面図である。 １０！、２０１，３０１，４０１・・・半導体基板、１
０２．２０２，３０２，４０２・・・埋込み層、１０３
゜２０３．３０３，４０３・・・絶縁膜、１０４〜１０
６゜２１３〜２１５．３１３〜３１５，４０４〜４０８
・・・蓄積電極、１１５，１１６，２１６，２１７．３
１９〜３２１・・・転、送電５極、１２１，１２２．２
１．８，３１６〜３１８，４１８〜４２１・・・バリヤ
電極、１０７〜１０９．１１９，１２０，２０４〜２０
８．３０４〜３０８．４０９〜４１３・・・蓄積領域、
１１３，１１４゜１１７．１１８，２０９〜２１２．３
０９〜３１２゜４１４〜４１７・・−バリヤ領域、１１
０，１１１・・・フォトレジスト。 ＄ ｌ 図 牛 ２ 図 多 ３ 図
Claims (1)
- 一導電型の半導体基板上に逆導電型の埋込み層を形成
し該埋込み層表面に絶縁膜を介して第１群に属する蓄積
電極を蓄積領域を覆って形成する第１の工程と、前記蓄
積電極の間隙部に前記蓄積電極の一端に隣接して前記蓄
積領域の表面の導電型と逆導電型を有する不純物を導入
した第１のバリヤ領域を形成する第２の工程と、少なく
とも前記第１のバリヤ領域を覆い前記第１のバリヤ領域
と間隙を有する前記蓄積電極とは間隙を設けて第２群の
転送電極を形成する第３の工程と、前記蓄積電極と前記
転送電極との間隙部に前記第１のバリヤ領域に導入した
不純物と同一導電型を有する不純物を導入した第２のバ
リヤ領域を形成する第４の工程と、該第２のバリヤ領域
を覆う前記第１群に属するバリヤ電極を形成する第５の
工程とからなることを特徴とする電荷結合素子の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21153285A JPS6271273A (ja) | 1985-09-24 | 1985-09-24 | 電荷結合素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21153285A JPS6271273A (ja) | 1985-09-24 | 1985-09-24 | 電荷結合素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6271273A true JPS6271273A (ja) | 1987-04-01 |
Family
ID=16607433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21153285A Pending JPS6271273A (ja) | 1985-09-24 | 1985-09-24 | 電荷結合素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6271273A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4994405A (en) * | 1989-11-21 | 1991-02-19 | Eastman Kodak Company | Area image sensor with transparent electrodes |
| US5002896A (en) * | 1989-08-18 | 1991-03-26 | Kabushiki Kaisha Toshiba | Mask-ROM manufacturing method that enhances integration density |
| US6011282A (en) * | 1996-11-28 | 2000-01-04 | Nec Corporation | Charge coupled device with a buried channel two-phase driven two-layer electrode structure |
| US6097044A (en) * | 1997-06-27 | 2000-08-01 | Nec Corporation | Charge transfer device and method for manufacturing the same |
-
1985
- 1985-09-24 JP JP21153285A patent/JPS6271273A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5002896A (en) * | 1989-08-18 | 1991-03-26 | Kabushiki Kaisha Toshiba | Mask-ROM manufacturing method that enhances integration density |
| US4994405A (en) * | 1989-11-21 | 1991-02-19 | Eastman Kodak Company | Area image sensor with transparent electrodes |
| US6011282A (en) * | 1996-11-28 | 2000-01-04 | Nec Corporation | Charge coupled device with a buried channel two-phase driven two-layer electrode structure |
| US6097044A (en) * | 1997-06-27 | 2000-08-01 | Nec Corporation | Charge transfer device and method for manufacturing the same |
| US6380005B1 (en) | 1997-06-27 | 2002-04-30 | Nec Corporation | Charge transfer device and method for manufacturing the same |
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