JPH0661469A - Ccd映像素子 - Google Patents

Ccd映像素子

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JPH0661469A
JPH0661469A JP4026654A JP2665492A JPH0661469A JP H0661469 A JPH0661469 A JP H0661469A JP 4026654 A JP4026654 A JP 4026654A JP 2665492 A JP2665492 A JP 2665492A JP H0661469 A JPH0661469 A JP H0661469A
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vccd
well
gate electrode
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Hun J Jung
ズン ゾン ハン
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
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    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • H01L27/148Charge coupled imagers
    • H01L27/14831Area CCD imagers

Abstract

(57)【要約】 【構成】n型半導体基板(1)内にp型ウェル(2)を
形成し、その表面領域にn型ホトダイオード(3)とn
型VCCD領域(4)とを交互に反復形成し、かつ、n
型VCCD領域(4)表面のn型ホトダイオード(3)
と隣接する両側の領域に所定の幅の高濃度p型チャネル
ストップ領域(6)を形成した構成。 【効果】電荷の蓄積容量と電荷転送効率を増大させるこ
とができ、CCD映像素子の性能を向上させることがで
きる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、CCD映像素子に係
り、特に、インタライン(Interline)転送方式のCC
D映像素子に関する。
【0002】
【従来の技術】一般に、インタライン転送方式のCCD
映像素子は、平面に光検出素子と信号電送領域とが1:
1に対応するように形成され、高解像度を要する放送装
備および軍用装備より比較的解像度を要さないテレビ、
またはカンコーダのような家庭用システムに適用され
る。
【0003】このような従来のインタライン転送方式の
CCD映像素子を、図3〜図6を用いて説明する。
【0004】以下、ホトダイオード31が配列された奇
数番目の水平ラインを奇数水平ラインといい、偶数番目
の水平ラインを偶数水平ラインという。
【0005】図3は、従来のインタライン転送方式のC
CD映像素子の構成を示す図である。1つのホトダイオ
ード31が1つのVCCD領域32に対応して連続的に
接続され、各ホトダイオード31は、出力される映像信
号電荷が一方向にのみVCCD領域32に転送されるよ
うにVCCD領域32に接続され、各VCCD領域32
は、各ホトダイオード31から生成された映像信号電荷
を、4相からなる第1〜第4VCCDクロック信号Vφ
1〜Vφ4によって同時にHCCD領域33に転送される
ようにHCCD領域33に接続したものである。
【0006】また、このHCCD領域33の出力側に
は、出力ゲート34、フローティングディフュージョン
領域35、リセット ゲート電極36、およびリセット
ドレイン37を順次接続し、フローティング ディフュ
ージョン領域35にはセンシング増幅器38を接続した
ものである。
【0007】図4は、図3の構成によるCCD映像素子
の一部分のレイアウトを示す図である。各VCCD領域
32とホトダイオード31との間には、チャネルストッ
プ領域(ここでは図示せず)が形成されている。また、
第1および第2VCCDクロック信号Vφ1、Vφ2が印
加される奇数ゲート電極40a、40bが、奇数水平ラ
イン上に配列されたホトダイオード31の各転送ゲート
電極41に接続されるように、VCCD領域32とチャ
ネルストップ領域の上部に形成され、また、第3および
第4VCCDクロック信号Vφ3、Vφ4が印加される偶
数ゲート電極42a、42bが、偶数水平ライン上に配
列されたホトダイオード31の各転送ゲート電極43に
接続されるように、VCCD領域32とチャネルストッ
プ領域の上部に形成されている。
【0008】奇数ゲート電極40、偶数ゲート電極42
は、所望の同一の形状に連続して反復形成することがで
き、かつ、これらの奇数ゲート電極40と偶数ゲート電
極42とは、図示しない絶縁物を介して互いに電気的に
絶縁されている。
【0009】なお、各転送ゲート電極41、43、各奇
数ゲート電極40、偶数ゲート電極42の材料として
は、例えば、多結晶シリコンを使用することができる。
【0010】奇数ゲート電極40は、奇数水平ラインの
ホトダイオード31の下方に形成され、第2VCCDク
ロック信号Vφ2が印加される第1奇数ゲート電極40
aと、奇数水平ラインのホトダイオード31の上方に形
成され、第1VCCDクロック信号Vφ1が印加され、
かつ、奇数水平ラインに形成されたホトダイオード31
の転送ゲート電極41に接続される第2奇数ゲート電極
40bとからなる。
【0011】また、偶数ゲート電極42は、偶数水平ラ
インのホトダイオード31の下方に形成され、第4VC
CDクロック信号Vφ4が印加される第1偶数ゲート電
極42aと、偶数水平ラインのホトダイオード31の下
方に形成され、第3VCCDクロック信号Vφ3が印加
され、かつ、偶数水平ラインに形成されたホトダイオー
ド31の転送ゲート電極43に接続される第2偶数ゲー
ト電極42bとからなる。
【0012】また、4相である第1〜第4VCCDクロ
ック信号Vφ1〜Vφ4は、偶数フィールドと奇数フィー
ルドとの2フィールドからなる。VCCD領域32のク
ロック動作については後で詳述する。
【0013】図5は、図4のa−a′切断線における断
面図である。n型半導体基板44の上にp型ウェル45
が形成され、偶数水平ラインに形成されたn型ホトダイ
オード31とn型VCCD領域32とがチャネルストッ
プ領域39を介して所定間隔をおいて接続された形態が
連続的に配列されている。ホトダイオード31と各VC
CD領域32との間の上部には電荷を転送するための転
送ゲート電極41が形成され、各VCCD領域32の表
面上には、第1VCCDクロック信号Vφ1が印加され
る第2奇数ゲート電極40bが奇数水平ラインのホトダ
イオード31の各転送ゲート電極41に接続されるよう
に形成されている。
【0014】また、各ホトダイオード31の表面には、
通常、初期バイアスを印加するための高濃度p型薄膜4
6が形成される。
【0015】次に、このように構成された従来のインタ
ライン転送方式のCCD映像素子の動作について説明す
る。
【0016】図5のゲート電極40bに印加されるVC
CDクロック信号電圧により、ホトダイオード31にお
いて生成された映像信号電荷は、VCCD領域32に転
送され、引き続いて、図3に示すようにHCCD領域3
3側に転送される。
【0017】図6は、図5のb−b′線における電位プ
ロファイルを示す図である。
【0018】このとき、ゲート電極40bに印加される
VCCDクロック信号Vφ1の大きさによりVCCD領
域32における電位プロファイルは、図6に示すよう
に、変化する。すなわち、図6に示すように、ゲート電
極40bに印加されるVCCDクロック信号電圧が電圧
1からV4に下がると、VCCD領域32における電位
プロファイルは漸次下がることがわかる。
【0019】
【発明が解決しようとする課題】しかし、図5に示すp
型ウェル45には、接地バイアス電圧0Vが印加され、
また、チャネルストップ領域39にも同様に接地バイア
ス電圧0Vが印加されるので、図6に示すように、VC
CDクロック信号電圧を電圧V3より下げてもVCCD
領域32における電位プロファイルはそれより下がらな
い。
【0020】ここで、電位プロファイルがそれより下が
らない点を通常ピニング電圧(Vp:pinning voltage)
という。
【0021】したがって、図5に示すような従来のイン
タライン転送方式のCCD映像素子においては、VCC
Dクロック信号Vφ1の電圧が実際にV3より下がって
も、この負電圧は、ゲート電極40bとVCCD領域3
2との表面の間に形成される絶縁膜(図示省略)のみに
印加され、VCCD領域32内においては全く影響を及
ばない。
【0022】以上のように従来技術では、ピニング電圧
はVCCD出力信号のみによって決定されるので、いく
ら大きい負電圧をゲート電極に印加したとしても、ピニ
ング電圧を低下させることはできなかった。すなわち、
使用者が必要に応じて、VCCD領域における映像信号
電荷の転送効率を調節するのには調節範囲が狭かった。
したがって、VCCD領域における電位プロファイルの
転送幅には限界があるので、映像信号電荷の蓄積容量お
よび電荷転送効率を増大させるのが困難であった。
【0023】上記従来技術は、アイ・イー・イー・イー
トランザクション オン エレクトロ デバイス 第38巻
ナンバー5 1991年3月(IEEE Transaction on elr
ectro device VOL 38, No.5, May 1991)に示されてい
る。
【0024】本発明の目的は、ピニング電圧を低下させ
てVCCD領域における映像信号電荷の蓄積効率および
転送効率を増大させることができるCCD映像素子を提
供することにある。
【0025】
【課題を解決するための手段】上記目的を達成するため
に、本発明のCCD映像素子は、第1導電型の半導体基
板内に、前記第1導電型と反対の導電型である第2導電
型のウェルが形成され、前記第2導電型ウェルの表面領
域に、前記第1導電型の光検出領域と前記第1導電型の
BCCD領域(埋込チャネル(Buried Channel) CCD)と
が交互に反復形成され、かつ、前記BCCD領域表面の
上記光検出領域と隣接する両側の領域に所定の幅の前記
第2導電型のチャネルストップ領域が形成されているこ
とを特徴とする。
【0026】また、前記チャネルストップ領域に、ピニ
ング電圧を印加するための電極を備えたことを特徴とす
る。
【0027】また、前記BCCD領域は、前記チャネル
ストップ領域を包囲している部分の不純物濃度が他の部
分より低濃度に形成されていることを特徴とする。
【0028】さらに、前記第2導電型ウェルは、前記光
検出領域においては浅く形成され、前記BCCD領域に
おいては深く形成されていることを特徴とする。
【0029】
【作用】チャネルストップ領域のピニング電圧を印加す
るための電極を介して使用者が所望の大きさの負電圧を
印加することにより、電位プロファイルの転送幅を増大
させることができ、したがって電荷の蓄積容量と電荷転
送効率を増大させることができる。
【0030】
【実施例】以下、本発明のCCD映像素子の一実施例
を、図面を用いて詳細に説明する。
【0031】図1は、本発明の一実施例のCCD映像素
子の要部断面図(従来の図5に対応する図)である。な
お、CCD映像素子の基本的構成は従来の図3と同様で
あるが、断面構造は以下のように異なる。
【0032】1はn型半導体基板、2はp型ウェル、2
aは浅いウェル、2bは深いウェル、3はn型ホトダイ
オード(光検出領域)、4はn型VCCD領域(BCC
D)、5は転送ゲート電極、6は高濃度p型チャネルス
トップ領域、7はゲート電極、8は高濃度p型薄膜、9
はピニング電圧印加端子、10はシャッタ電圧印加電源
である。
【0033】n型半導体基板1内にp型ウェル2を形成
し、p型ウェル2の表面領域にn型ホトダイオード3と
n型VCCD領域4とを交互に反復形成し、n型VCC
D領域4の表面のホトダイオード3と隣接する両側の領
域に所定の幅の高濃度p型チャネルストップ領域6をそ
れぞれ形成したものである。
【0034】ここで、高濃度p型チャネルストップ領域
6には、図1のピニング電圧印加端子9で示すように、
ピニング電圧を印加するための電極(図示省略)が備え
られている。
【0035】また、高濃度p型チャネルストップ領域6
を包囲している部分のn型VCCD領域4の不純物濃度
は、n型VCCD領域4の他の部分の不純物濃度より低
く形成されており、他の部分より電位が高い。
【0036】このように構成された本実施例のCCD映
像素子は次のように動作する。
【0037】従来技術の説明において詳しく説明したの
と同様に、図1のゲート電極7に印加されるVCCDク
ロック信号電圧により、ホトダイオード3において生成
された映像信号電荷は、VCCD領域4に転送され、V
CCD領域4に転送された映像信号電荷は、図3に示す
ようにHCCD領域33側に転送される。
【0038】図2は、図1のc−c′線における電位プ
ロファイルを示す図である。すなわち、ゲート電極7に
印加されるVCCDクロック信号電圧の大きさによるV
CCD領域4における電位プロファイルを示すものであ
る。
【0039】図2から明らかなように、ゲート電極7に
印加されるVCCDクロック信号電圧がV1からV5に変
化すると、VCCD領域4の電位プロファイルは、徐々
に低下する。
【0040】ここで、ゲート電極7に印加される負のピ
ニング電圧は、ゲート電極7とVCCD領域4との間に
設けられた図示しない酸化膜(ゲート絶縁膜)のみに印
加されるだけで、VCCD領域4の電位分布にはなんの
影響も及ぼさない。
【0041】図1の高濃度p型チャネルストップ領域6
に備えたピニング電圧印加端子9を介して負電圧を一定
に印加し、VCCDクロック信号電圧を変化させると、
ピニング電圧が低下し、VCCD領域4の電位プロファ
イルも低下する。
【0042】すなわち、従来の可変範囲がV1からV3
でであったのが、本実施例においてはV1からV5まで変
化するようになり、結局ΔVp程も低下することがわか
る。
【0043】このように本実施例によれば、高濃度p型
チャネルストップ領域6のピニング電圧印加端子9を介
して使用者が所望の大きさの負電圧を印加することによ
り、電位プロファイルの転送幅を増大させることがで
き、したがって電荷の蓄積容量と電荷転送効率を増大さ
せることができる。
【0044】すなわち、式 ΔQ=C・ΔV (1) (ここで、ΔVは電位の変化量、ΔQは電位の変化量Δ
Vによる電荷の蓄積容量、Cは容量を示す。)として示
す電荷容量に関する式(1)によって、本発明によりΔ
Vを大きくすることができるので、電荷の蓄積容量を大
きくすることができ、これに伴い電荷転送効率を大きく
することができる。
【0045】以上本発明を実施例に基づいて具体的に説
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。
【0046】
【発明の効果】以上説明したように、本発明のCCD映
像素子によれば、電荷の蓄積容量と電荷転送効率を増大
させることができ、CCD映像素子の性能を向上させる
ことができる。
【図面の簡単な説明】
【図1】本発明のCCD映像素子の一実施例の要部断面
図である。
【図2】図1のc−c′線における電位プロファイルを
示す図である。
【図3】従来のインタライン転送方式のCCD映像素子
の構成を示す図である。
【図4】図3の構成によるCCD映像素子の一部分のレ
イアウトを示す図である。
【図5】図4のa−a′切断線における断面図である。
【図6】図5のb−b′線における電位プロファイルを
示す図である。
【符号の説明】
1…n型半導体基板、2…p型ウェル、2a…浅いウェ
ル、2b…深いウェル、3…n型ホトダイオード(光検
出領域)、4…n型VCCD領域(BCCD)、5…転
送ゲート電極、6…高濃度p型チャネルストップ領域、
7…ゲート電極、8…高濃度p型薄膜、9…ピニング電
圧印加端子、10…シャッタ電圧印加電源。

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】第1導電型の半導体基板内に、前記第1導
    電型と反対の導電型である第2導電型のウェルが形成さ
    れ、前記第2導電型ウェルの表面領域に、前記第1導電
    型の光検出領域と前記第1導電型のBCCD領域とが交
    互に反復形成され、かつ、前記BCCD領域表面の上記
    光検出領域と隣接する両側の領域に所定の幅の前記第2
    導電型のチャネルストップ領域が形成されていることを
    特徴とするCCD映像素子。
  2. 【請求項2】前記チャネルストップ領域に、ピニング電
    圧を印加するための電極を備えたことを特徴とする請求
    項1記載のCCD映像素子。
  3. 【請求項3】前記BCCD領域は、前記チャネルストッ
    プ領域を包囲している部分の不純物濃度が他の部分より
    低濃度に形成されていることを特徴とする請求項1記載
    のCCD映像素子。
  4. 【請求項4】前記第2導電型ウェルは、前記光検出領域
    においては浅く形成され、前記BCCD領域においては
    深く形成されていることを特徴とする請求項1記載のC
    CD映像素子。
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