JPS5944790B2 - 電荷結合装置 - Google Patents
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- JPS5944790B2 JPS5944790B2 JP57062622A JP6262282A JPS5944790B2 JP S5944790 B2 JPS5944790 B2 JP S5944790B2 JP 57062622 A JP57062622 A JP 57062622A JP 6262282 A JP6262282 A JP 6262282A JP S5944790 B2 JPS5944790 B2 JP S5944790B2
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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Description
【発明の詳細な説明】
本発明は、第１導電型の表面隣接表面層を有する半導体
本体を具え、該表面層には該表面層内を互に平行に延在
する第２導電型の複数個の相似の表面領域を設け、これ
ら表面領域と該表面層のこれら表面領域の中間の表面隣
接部分とで交互に第１．導電型と第２導電型の互に平行
で並列なＣＤＤライン群を構成して成る電荷結合装置（
ＣＤＤ）に関するものである。
本体を具え、該表面層には該表面層内を互に平行に延在
する第２導電型の複数個の相似の表面領域を設け、これ
ら表面領域と該表面層のこれら表面領域の中間の表面隣
接部分とで交互に第１．導電型と第２導電型の互に平行
で並列なＣＤＤライン群を構成して成る電荷結合装置（
ＣＤＤ）に関するものである。
斯るコンプリメンタリ埋込みチヤンネル型電荷結合装置
は米国特許第４２２９７５４号明細書から既知である。
は米国特許第４２２９７５４号明細書から既知である。
しかし、この明細書には信号などのように読み出し、取
り出すかについては全く記載がない。自明の方法は、本
願の第１図に示すように、各チヤンネルに慣例の出力接
点を設けることである。しかし、この方法はチヤンネル
数が多い場合には接点数も多くなり、複雑且つスペース
を要する配線を必要とする欠点がある。更に、出力容量
の分布の結果として等しい電荷パケツトの場合に各チヤ
ンネルが異なる出力信号（固定のパターン雑音）を発生
することＢＺ起る。本発明の目的は簡単且つコンパクト
だ出力構造を有する上述した種類の電荷結合装置を提供
することにある。
り出すかについては全く記載がない。自明の方法は、本
願の第１図に示すように、各チヤンネルに慣例の出力接
点を設けることである。しかし、この方法はチヤンネル
数が多い場合には接点数も多くなり、複雑且つスペース
を要する配線を必要とする欠点がある。更に、出力容量
の分布の結果として等しい電荷パケツトの場合に各チヤ
ンネルが異なる出力信号（固定のパターン雑音）を発生
することＢＺ起る。本発明の目的は簡単且つコンパクト
だ出力構造を有する上述した種類の電荷結合装置を提供
することにある。
本発明の他の目的は良好な信号対雑音比を得ることがで
きる出力構造を有する上述した種類の電荷結合装置を提
供することにある。本発明は前記並列ＣＣＤライン群の
第１導電型ＣＣＤライン及び第２導電型ＣＣＤラインの
出力端子をそれぞれ第１導電型の直列レジスタの並列入
力端子及び第２導電型の直列レジスタの並列入力端子に
接続し、これら直列レジスタもバルクチヤンネル形のＣ
ＣＤラインで形成し、前記第２導電型の直列レジスタは
、前記並列ＣＣＤライン群と当該第２導電型の直列レジ
スタの近くに存在する前記表面層の部分から成る前記軍
１導電型の直列レジスタとの間の前記表面層内に設けら
れた第２導電型の表面領域で構成し、且つ前記第２導電
型の直列レジスタの下側に電荷バケツトを前記第１導電
型の並列ＣＣＤラインから前記第１導電型の直列レジス
タに転送し得る下部通路を形成し得る手段を具えている
ことを特徴とする。下部通路の形成の結果として、正孔
パケツトと電子バケツトをそれぞれ共通のｐ型直列チヤ
ンネル及びｎ型直列チヤンネルを介して読み出す又は取
り出すことができる。
きる出力構造を有する上述した種類の電荷結合装置を提
供することにある。本発明は前記並列ＣＣＤライン群の
第１導電型ＣＣＤライン及び第２導電型ＣＣＤラインの
出力端子をそれぞれ第１導電型の直列レジスタの並列入
力端子及び第２導電型の直列レジスタの並列入力端子に
接続し、これら直列レジスタもバルクチヤンネル形のＣ
ＣＤラインで形成し、前記第２導電型の直列レジスタは
、前記並列ＣＣＤライン群と当該第２導電型の直列レジ
スタの近くに存在する前記表面層の部分から成る前記軍
１導電型の直列レジスタとの間の前記表面層内に設けら
れた第２導電型の表面領域で構成し、且つ前記第２導電
型の直列レジスタの下側に電荷バケツトを前記第１導電
型の並列ＣＣＤラインから前記第１導電型の直列レジス
タに転送し得る下部通路を形成し得る手段を具えている
ことを特徴とする。下部通路の形成の結果として、正孔
パケツトと電子バケツトをそれぞれ共通のｐ型直列チヤ
ンネル及びｎ型直列チヤンネルを介して読み出す又は取
り出すことができる。
これがため、並列チヤンネルの各々に各別の出力端子を
設ける必要がないため、著しいスペースの節約力湘鳴れ
ると共に著しい配線の簡略化が得られる。加えて、ｐチ
ヤンネル群とｎチヤンネル群は各自一つの共通の出力端
子を有するのみであるから、信号対雑音比の重要な改善
も得られる。図面につき本発明を詳細に説明する。
設ける必要がないため、著しいスペースの節約力湘鳴れ
ると共に著しい配線の簡略化が得られる。加えて、ｐチ
ヤンネル群とｎチヤンネル群は各自一つの共通の出力端
子を有するのみであるから、信号対雑音比の重要な改善
も得られる。図面につき本発明を詳細に説明する。
第１〜４図に示す電荷結合装置ＣＣＤは第１導電型の表
面層３を有する半導体本体１を具える。
面層３を有する半導体本体１を具える。
この表面層は表面２に隣接すると共に第２（反対）導電
型の基板４上に設けられる。ここに説明する例では表面
層３はｐ型シリコン、基板４はｎ型シリコンであるが、
それらの導電型は逆にしてもよいことは勿論であると共
にシリコンの代りに他の半導体材料を用いてもよいこと
勿論である。更に、均質な基板の代りに、ｐ−ｎ接合を
経て下側のＰ型に変化するｎ型部分層を有する基板を用
いることもできる。イオン注入又はエピタキシヤル堆積
によつて通常の方法で得ることができるｐ型表面層３は
例えば約２．５μｍの厚さを有すると共に４・１０１５
／Ｃｄのドーピング濃度を有する。
型の基板４上に設けられる。ここに説明する例では表面
層３はｐ型シリコン、基板４はｎ型シリコンであるが、
それらの導電型は逆にしてもよいことは勿論であると共
にシリコンの代りに他の半導体材料を用いてもよいこと
勿論である。更に、均質な基板の代りに、ｐ−ｎ接合を
経て下側のＰ型に変化するｎ型部分層を有する基板を用
いることもできる。イオン注入又はエピタキシヤル堆積
によつて通常の方法で得ることができるｐ型表面層３は
例えば約２．５μｍの厚さを有すると共に４・１０１５
／Ｃｄのドーピング濃度を有する。
基板のドーピング濃度は約５・１０１４／Ｃｄで、厚さ
は約３００μｍである。ｐ型表面層３内にはｐテヤンネ
ル型の第１ＣＣＤライン５及びｎチヤンネル型の隣接第
２ＣＣＤライン６が形成される。
は約３００μｍである。ｐ型表面層３内にはｐテヤンネ
ル型の第１ＣＣＤライン５及びｎチヤンネル型の隣接第
２ＣＣＤライン６が形成される。
ＣＣＤライン５及び６はともにバルクチヤンネル形、即
ち電荷転送りＺ少くとも実質的に半導体本体１の内部で
起るタイブのものである。この目的のために、ｎチヤン
ネルＣＣＤライン６は、ｐ型表面層３内に形成された表
面２から層３の厚さの２部に亘つて延在するｎ型表面領
域７で構成される。
ち電荷転送りＺ少くとも実質的に半導体本体１の内部で
起るタイブのものである。この目的のために、ｎチヤン
ネルＣＣＤライン６は、ｐ型表面層３内に形成された表
面２から層３の厚さの２部に亘つて延在するｎ型表面領
域７で構成される。
その厚さ及びドーピング濃度は、ブレークダウンを生ず
ることなく領域７内に空乏領域をその厚さ全体に亘つて
形成し得るように低選択し、例えば約０．６μｍ及び２
．１０１５／Ｃｒ７ｉにする。本発明ではｎ型表面層３
に、ｎ型表面領域７に加えて、この領域７と少くとも略
々同一の少くとも１個の第２のｎ型表面領域８を設けて
ＣＣＤライン６に平行な第２のｎチヤンネルバルク形Ｃ
ＣＤライン９を構成する。
ることなく領域７内に空乏領域をその厚さ全体に亘つて
形成し得るように低選択し、例えば約０．６μｍ及び２
．１０１５／Ｃｒ７ｉにする。本発明ではｎ型表面層３
に、ｎ型表面領域７に加えて、この領域７と少くとも略
々同一の少くとも１個の第２のｎ型表面領域８を設けて
ＣＣＤライン６に平行な第２のｎチヤンネルバルク形Ｃ
ＣＤライン９を構成する。
領域７，８はこれら領域の中間に位置するｐ型表面層３
の中間部分１０を囲み、この部分１０でｐチヤンネルＣ
ＣＤライン５を構成する。この目的のためにｎ型表面領
域７，８間の相互間隔は半導体層３の厚さ及び領域７及
び８の深さに対して大きく選択して、電圧印加により正
孔に対するポテンシヤル最小部が層３の部分１０内に形
成されると共にポテンシヤル障壁が層３のｎ型領域７，
８の下側部分１１に形成されるようにする。本発明の特
定の例ではｎ型チヤンネルＣＣＤ６とｐ型チヤンネルＣ
ＣＤ５は互に上下に配置しないで並置しているので、両
チヤンネルの電荷蓄積容量が略々等しい大きさになる。
の中間部分１０を囲み、この部分１０でｐチヤンネルＣ
ＣＤライン５を構成する。この目的のためにｎ型表面領
域７，８間の相互間隔は半導体層３の厚さ及び領域７及
び８の深さに対して大きく選択して、電圧印加により正
孔に対するポテンシヤル最小部が層３の部分１０内に形
成されると共にポテンシヤル障壁が層３のｎ型領域７，
８の下側部分１１に形成されるようにする。本発明の特
定の例ではｎ型チヤンネルＣＣＤ６とｐ型チヤンネルＣ
ＣＤ５は互に上下に配置しないで並置しているので、両
チヤンネルの電荷蓄積容量が略々等しい大きさになる。
更にｎチヤンネルＣＣＤラインがｐチヤンネルＣＣＤラ
インの横方向の境界を形成すると共にｐチヤンネルＣＣ
ＤラインがｎチヤンネルＣＣＤラインの横方向の境界を
形成するため、これらＣＣＤラインは比較的小さなスペ
ースを占め、多数のＣＣＤラインを共通の半導体本体に
簡単に設けることができる。明瞭のため、図には上述し
たＣＣＤライン５，６，９に加えてｐ型表面層３の部分
１３から成るｐ型チャンネルＣＣＤライン１２及びｎ型
表面領域１５から成るｎ型チヤンネルＣＣＤライン１４
も示してあり、この構造は簡単に更に拡張できること勿
論である。略１々同一の電荷蓄積容量を有するチヤンネ
ルを得るために、これらチヤンネルは略々等しい幅（特
定の例では１５μｍ）に造られる。
インの横方向の境界を形成すると共にｐチヤンネルＣＣ
ＤラインがｎチヤンネルＣＣＤラインの横方向の境界を
形成するため、これらＣＣＤラインは比較的小さなスペ
ースを占め、多数のＣＣＤラインを共通の半導体本体に
簡単に設けることができる。明瞭のため、図には上述し
たＣＣＤライン５，６，９に加えてｐ型表面層３の部分
１３から成るｐ型チャンネルＣＣＤライン１２及びｎ型
表面領域１５から成るｎ型チヤンネルＣＣＤライン１４
も示してあり、この構造は簡単に更に拡張できること勿
論である。略１々同一の電荷蓄積容量を有するチヤンネ
ルを得るために、これらチヤンネルは略々等しい幅（特
定の例では１５μｍ）に造られる。
ｐ型領域１０，１３は、必要に応じ、僅かに幅広にして
ドーピング濃度の差により生ずる電荷蓄積容量の差を補
償することができる。この電荷結合装置は、更に、電荷
移送方向を横切る方向に表面２に平行に延在する通常の
クロツク電圧電極１６，１７及び１８を具える。
ドーピング濃度の差により生ずる電荷蓄積容量の差を補
償することができる。この電荷結合装置は、更に、電荷
移送方向を横切る方向に表面２に平行に延在する通常の
クロツク電圧電極１６，１７及び１８を具える。
図を簡弔とするために、これら電極は互に隣接して位置
する導体トラツクで示してあるが、互に部分的に重畳し
た例えば多結晶シリコンのバスの電極構造を用いること
もできる。電極１６〜１８は表面２を覆う絶縁層１９、
例えば約０．０７〜０．１μｍの厚さを有する酸化層上
に設けられる。電極１６〜１８はＣＣＤライン５，６，
９，１２及び１４を横切つて延在する。
する導体トラツクで示してあるが、互に部分的に重畳し
た例えば多結晶シリコンのバスの電極構造を用いること
もできる。電極１６〜１８は表面２を覆う絶縁層１９、
例えば約０．０７〜０．１μｍの厚さを有する酸化層上
に設けられる。電極１６〜１８はＣＣＤライン５，６，
９，１２及び１４を横切つて延在する。
・第２図に示すように、酸化層１９は少くとも電荷転送
方向を横切る方向に略々均一な厚さを有し、この点は酸
化層の厚さに段部を設けてチヤンネルの横方向境界を形
成している前述した既知のコンプリメンタリチヤンネル
電荷結合装置と相違する。ｎチヤンネル型のＣＣＤライ
ン６，９，１４は、更に、電極２１を有するｎ＋型入力
領域２０と、電極２３を有するｎ＋型出力領域２２を具
える。
方向を横切る方向に略々均一な厚さを有し、この点は酸
化層の厚さに段部を設けてチヤンネルの横方向境界を形
成している前述した既知のコンプリメンタリチヤンネル
電荷結合装置と相違する。ｎチヤンネル型のＣＣＤライ
ン６，９，１４は、更に、電極２１を有するｎ＋型入力
領域２０と、電極２３を有するｎ＋型出力領域２２を具
える。
ｐ型チヤンネルＣＣＤライン５，１２は電極２５に接続
されたｐ＋型入力領域２４と、出力電極２７に接続され
たｐ＋型出力領域２６を具える。入力電極２８とサンプ
リング電極（サンプルゲート）２９はこれらＣＣＤライ
ンの入力領域とクロツク電極１６〜１８との間に設けら
れる。動作中は、例えばＯボルトの電圧がｎ型基板４に
、−３５Ｖの電圧がｐ＋型出力領域２６に、約０ボルト
の電圧がｎ＋型出力領域２２にそれぞれ供給される。
されたｐ＋型入力領域２４と、出力電極２７に接続され
たｐ＋型出力領域２６を具える。入力電極２８とサンプ
リング電極（サンプルゲート）２９はこれらＣＣＤライ
ンの入力領域とクロツク電極１６〜１８との間に設けら
れる。動作中は、例えばＯボルトの電圧がｎ型基板４に
、−３５Ｖの電圧がｐ＋型出力領域２６に、約０ボルト
の電圧がｎ＋型出力領域２２にそれぞれ供給される。
クロツク電極１６〜１８には例えば−１０ボルトと−２
０ボルトの間で変化するクロツク電圧が供給される。
０ボルトの間で変化するクロツク電圧が供給される。
ポアソンの公式から半導体本体内のポテンシヤルを計算
することができる。第５図は半導体本体のポテンシヤル
変化を表面までの距離の関数として示す。このグラフで
は、表面２までの距離ｄは水平方向にプロツトしてあり
、ポテンシヤルは垂直方向にプロツトしてある。線３０
は酸化層１９の表面を、線３１は表面２を、線３２はｎ
型表面領域７，８，１５とｐ型表面層３との間のｐ−ｎ
接合を、線３３はｐ型表面層３とｎ型基板４との間のｐ
−ｎ接合をそれぞれ示す。曲線３４及び３５はそれぞれ
−１０ボルト及び−２０ポルトの電極電圧のときのｎ型
チヤンネルの部分に卦けるポテンシヤルプロフィールを
示す。ポテンシヤル最大点（即ち信号パケツトを形成す
る電子に対するポテンシヤル最小点）がｎ型表面領域７
，８，１５内の表面２から若干距離のところに形成され
る。曲線３６及び３７はそれぞれ−１０ボルト及び−２
０ボルトの電極電圧のときのｐ型チヤンネル１０の部分
に卦けるポテンシヤルプロフィールを示す。正孔から成
る電荷パケツトを蓄積し得るポテンシヤル最小点がｐ型
層内の表面２から若干離れたところに形成される。ドー
ピング濃度及び各部の寸法の選択により、ｐ型領域１０
，１３内のポテンシヤル最小点はｎ型領域７，８，１５
の下方のｐ型層３内に卦けるポテンシヤル最小点より深
くなる。この結果、ｐ型チヤンネルＣＣＤライン５，１
２のチヤンネルは別個のチヤンネル限界手段を必要とす
ることなく有効に限界される。ｎ型チヤンネルＣＣＤラ
イン６，９及び１４のチヤンネルはｎ型領域７，８，１
５とｐ型層との間の逆バイアスｐ−ｎ接合により横方向
に限界される。この電荷結合装置はＣＣＤに慣用されて
いる方法、例えば３相又は４相装置として動作させるこ
とができるが、上述の原理は２相又は４相構造にも適用
することができる。
することができる。第５図は半導体本体のポテンシヤル
変化を表面までの距離の関数として示す。このグラフで
は、表面２までの距離ｄは水平方向にプロツトしてあり
、ポテンシヤルは垂直方向にプロツトしてある。線３０
は酸化層１９の表面を、線３１は表面２を、線３２はｎ
型表面領域７，８，１５とｐ型表面層３との間のｐ−ｎ
接合を、線３３はｐ型表面層３とｎ型基板４との間のｐ
−ｎ接合をそれぞれ示す。曲線３４及び３５はそれぞれ
−１０ボルト及び−２０ポルトの電極電圧のときのｎ型
チヤンネルの部分に卦けるポテンシヤルプロフィールを
示す。ポテンシヤル最大点（即ち信号パケツトを形成す
る電子に対するポテンシヤル最小点）がｎ型表面領域７
，８，１５内の表面２から若干距離のところに形成され
る。曲線３６及び３７はそれぞれ−１０ボルト及び−２
０ボルトの電極電圧のときのｐ型チヤンネル１０の部分
に卦けるポテンシヤルプロフィールを示す。正孔から成
る電荷パケツトを蓄積し得るポテンシヤル最小点がｐ型
層内の表面２から若干離れたところに形成される。ドー
ピング濃度及び各部の寸法の選択により、ｐ型領域１０
，１３内のポテンシヤル最小点はｎ型領域７，８，１５
の下方のｐ型層３内に卦けるポテンシヤル最小点より深
くなる。この結果、ｐ型チヤンネルＣＣＤライン５，１
２のチヤンネルは別個のチヤンネル限界手段を必要とす
ることなく有効に限界される。ｎ型チヤンネルＣＣＤラ
イン６，９及び１４のチヤンネルはｎ型領域７，８，１
５とｐ型層との間の逆バイアスｐ−ｎ接合により横方向
に限界される。この電荷結合装置はＣＣＤに慣用されて
いる方法、例えば３相又は４相装置として動作させるこ
とができるが、上述の原理は２相又は４相構造にも適用
することができる。
第６図は電極１６，１７及び１８に供給し得るクロツク
電圧φ，，φ，及びφ，を示す。サンプリング電圧φ８
は電極２９に供給される。電極２８には別の電圧を供給
することもできるが、本例では電極２８はクロツク電圧
φ，が供給される電極１７に接続されているものとする
。電圧φ，，φ，，φ，及びφ８は例えば−１０ボルト
の最大値と−２０ボルトの最小値との間を変化する。中
心レベルは例えば−１５ボルトとする。この中心レベル
は徐々に変化する電圧と置換することもできる。電荷パ
ケツトに変換すべき入力信号は例えば入力ダイオード２
０及び２４に供給する。説明のため、第７ａ図に第６図
に示す複数瞬時に卦けるｎチヤンネルＣＣＤラインの入
力部分に卦けるポテンシヤル図（下が正）を示し、第７
ｂ図にこれら瞬時に卦けるｐチヤンネルＣＣＤの入力部
分に卦けるポテンシヤル図（上が正）を示す。
電圧φ，，φ，及びφ，を示す。サンプリング電圧φ８
は電極２９に供給される。電極２８には別の電圧を供給
することもできるが、本例では電極２８はクロツク電圧
φ，が供給される電極１７に接続されているものとする
。電圧φ，，φ，，φ，及びφ８は例えば−１０ボルト
の最大値と−２０ボルトの最小値との間を変化する。中
心レベルは例えば−１５ボルトとする。この中心レベル
は徐々に変化する電圧と置換することもできる。電荷パ
ケツトに変換すべき入力信号は例えば入力ダイオード２
０及び２４に供給する。説明のため、第７ａ図に第６図
に示す複数瞬時に卦けるｎチヤンネルＣＣＤラインの入
力部分に卦けるポテンシヤル図（下が正）を示し、第７
ｂ図にこれら瞬時に卦けるｐチヤンネルＣＣＤの入力部
分に卦けるポテンシヤル図（上が正）を示す。
ＴＯｖｃ卦いては電極１６（φ，）は最も正であり、電
極１８（φ３）が最も負である。このことは、ｎチヤン
ネルＣＣＤＶＣ卦いてはφ，の下方に電荷（電子）を蓄
積し得る電子パケツト用ポテンシヤル井戸が存在し、ｐ
チヤンネルＣＣＤＶＣ卦いてはφ，の下方に正孔パケツ
ト用ポテンシヤル井戸が存在することを意味する。ｎチ
ヤンネルＣＣＤのｎ型入力領域及びｐチヤンネルＣＣＤ
ｆ）Ｐ型入力領域はそれぞ減第７ａ及び７ｂ図から明ら
かなように中間のポテンシヤル障壁により電荷パケツト
（斜線部）から電気的に絶縁される。Ｔ，に卦いてはφ
，が−１５ボルトになると共にφ，が−１０ボルトに増
大し、φ，及びφ８は一定のま＼である。
極１８（φ３）が最も負である。このことは、ｎチヤン
ネルＣＣＤＶＣ卦いてはφ，の下方に電荷（電子）を蓄
積し得る電子パケツト用ポテンシヤル井戸が存在し、ｐ
チヤンネルＣＣＤＶＣ卦いてはφ，の下方に正孔パケツ
ト用ポテンシヤル井戸が存在することを意味する。ｎチ
ヤンネルＣＣＤのｎ型入力領域及びｐチヤンネルＣＣＤ
ｆ）Ｐ型入力領域はそれぞ減第７ａ及び７ｂ図から明ら
かなように中間のポテンシヤル障壁により電荷パケツト
（斜線部）から電気的に絶縁される。Ｔ，に卦いてはφ
，が−１５ボルトになると共にφ，が−１０ボルトに増
大し、φ，及びφ８は一定のま＼である。
このときｎチヤンネルレジスタＣＣＤＶＣ卦いては電子
バケツトは次段に転送される（７ａ図参照）。しかしｐ
チヤンネルレジスタに卦いてはこの瞬時に卦いては転送
は起らない。即ち正孔は電極１８（φｓ）の下方にとど
まる。Ｔ，に卦いてはφ８が−１０ボルトに増大するた
めｎチヤンネルレジスタにシけるｎ型チヤンネル領域２
０が電極２８（φ，）の下方に形成されるポテンシヤル
井戸に電気的に接続される（第７ａ図）。ｐ型チヤンネ
ルレジスタに卦いてはｐ型入力領域２４は電気的に絶縁
されたま＼である。Ｔ，ｖｃ卦いては、φ，ＢＺ−１５
ボルトに増大し、φ１が−２０ボルトに減少し、φ２は
−１０ボルトのま＼である。このときｐチヤンネルレジ
スタに卦いては正孔パケツトが次段に転送される（第７
ｂ図）。ｎチヤンネルレジスタに卦いては電子パケツへ
は電極（φ，）の下方にとどまる（第７ａ図）。Ｔ４に
卦いては、φ８が−１５ボルトに減少するため、ｎチヤ
ンネルレジスタのｎ型入力領域２０が入力電極２８の下
方のポテンシヤル井戸から再び絶縁されて電極２８の下
方に、入力領域２０に供給された入力信号に対応する大
きさの新しい電荷パケツト３５が得られる。
バケツトは次段に転送される（７ａ図参照）。しかしｐ
チヤンネルレジスタに卦いてはこの瞬時に卦いては転送
は起らない。即ち正孔は電極１８（φｓ）の下方にとど
まる。Ｔ，に卦いてはφ８が−１０ボルトに増大するた
めｎチヤンネルレジスタにシけるｎ型チヤンネル領域２
０が電極２８（φ，）の下方に形成されるポテンシヤル
井戸に電気的に接続される（第７ａ図）。ｐ型チヤンネ
ルレジスタに卦いてはｐ型入力領域２４は電気的に絶縁
されたま＼である。Ｔ，ｖｃ卦いては、φ，ＢＺ−１５
ボルトに増大し、φ１が−２０ボルトに減少し、φ２は
−１０ボルトのま＼である。このときｐチヤンネルレジ
スタに卦いては正孔パケツトが次段に転送される（第７
ｂ図）。ｎチヤンネルレジスタに卦いては電子パケツへ
は電極（φ，）の下方にとどまる（第７ａ図）。Ｔ４に
卦いては、φ８が−１５ボルトに減少するため、ｎチヤ
ンネルレジスタのｎ型入力領域２０が入力電極２８の下
方のポテンシヤル井戸から再び絶縁されて電極２８の下
方に、入力領域２０に供給された入力信号に対応する大
きさの新しい電荷パケツト３５が得られる。
この電荷パケツトは上述と同様にして転送される。Ｔ５
に卦いてはφ８が−１５ボルトから−２０ボルトに再び
減少するため、ｐチヤンネルレジスタのｐ型入力領域２
４が電極２８（φ２）の下方に生ずるポテンシヤル井戸
に接続される（第７ｂ図）Ｔ６に卦いて、φ，が再び−
１５ボルトに増大するため、ｐ型レジスタの電極２８の
下方ＶＣｐ型入力領域２４に供給された入力信号に灼応
する正孔パケツト３６が形成される。
に卦いてはφ８が−１５ボルトから−２０ボルトに再び
減少するため、ｐチヤンネルレジスタのｐ型入力領域２
４が電極２８（φ２）の下方に生ずるポテンシヤル井戸
に接続される（第７ｂ図）Ｔ６に卦いて、φ，が再び−
１５ボルトに増大するため、ｐ型レジスタの電極２８の
下方ＶＣｐ型入力領域２４に供給された入力信号に灼応
する正孔パケツト３６が形成される。
この正孔パケツトは上述したようにしてｐ型レジスタ中
を転送することができる。ｐチヤンネルレジスタとｎチ
ヤンネルレジスタとではポテンシヤル最小点と電極との
間の距離が異なるためにこれらチヤンネルの幅が等しい
場合にはｐチヤンネルレジスタの電荷容量がｎチャンネ
ルレジスタのそれよりも僅かに小さくなるが、この差は
、ｎ及びｐチヤンネルレジスタを並置する代りに上下に
配置する場合に比べて著しく小さく、多くの用途に対し
許容し得る値である。
を転送することができる。ｐチヤンネルレジスタとｎチ
ヤンネルレジスタとではポテンシヤル最小点と電極との
間の距離が異なるためにこれらチヤンネルの幅が等しい
場合にはｐチヤンネルレジスタの電荷容量がｎチャンネ
ルレジスタのそれよりも僅かに小さくなるが、この差は
、ｎ及びｐチヤンネルレジスタを並置する代りに上下に
配置する場合に比べて著しく小さく、多くの用途に対し
許容し得る値である。
加えて、ｐチヤンネルレジスタの幅をｎチヤンネルレジ
スタの幅より僅かに大きく選択することにより電荷蓄積
容量を簡単に合致させることができる。また、ｐチヤン
ネルレジスタの電荷蓄積容量は特公昭５２−４４７０８
号に記載されているようにｐ型チヤンネルの表面ドーピ
ング濃度を増大することにより増大することもでき、必
要に応じ、ｎ型チヤンネル７，８及び１５をこれに記載
されているようなドーピングプロフイールで設けること
もできる。上述の装置は標準の方法によつて簡単に製造
できる。
スタの幅より僅かに大きく選択することにより電荷蓄積
容量を簡単に合致させることができる。また、ｐチヤン
ネルレジスタの電荷蓄積容量は特公昭５２−４４７０８
号に記載されているようにｐ型チヤンネルの表面ドーピ
ング濃度を増大することにより増大することもでき、必
要に応じ、ｎ型チヤンネル７，８及び１５をこれに記載
されているようなドーピングプロフイールで設けること
もできる。上述の装置は標準の方法によつて簡単に製造
できる。
この装置はｐ型チヤンネルをｎ型チヤンネルの横方向境
界としても用いるため慣例の電荷結合装置Ｖｃ卦いてチ
ヤンネル間の横方向限界に必要とされた分離手段が不要
となることから、慣例の装置と比べて密度の増大が得ら
れる。上述の例はｐ型表面層を具え、この層にｎ型領域
７，８及び１５がドーピングにより設けられている。
界としても用いるため慣例の電荷結合装置Ｖｃ卦いてチ
ヤンネル間の横方向限界に必要とされた分離手段が不要
となることから、慣例の装置と比べて密度の増大が得ら
れる。上述の例はｐ型表面層を具え、この層にｎ型領域
７，８及び１５がドーピングにより設けられている。
この構成は多くの場合、特に装置の動作速度に高い要件
が課される場合に好適である。その理由は、正孔の低い
移動度（電子に比べ）の結果起り得るＰ型チヤンネルに
卦ける転送速度の低下は比較的薄いｎチヤンネルレジス
タ内よりも比較的厚いＰチヤンネルレジスタ内に卦いて
大きくし得るドリフト電界によつて少くともある程度補
償することができるためである。しかし、動作速度に高
い要件が課されない場合には導電型を逆にしてもよいこ
と勿論である。第８図はカメラ用センサに関連する本発
明電荷結合装置の一例の平面図である。
が課される場合に好適である。その理由は、正孔の低い
移動度（電子に比べ）の結果起り得るＰ型チヤンネルに
卦ける転送速度の低下は比較的薄いｎチヤンネルレジス
タ内よりも比較的厚いＰチヤンネルレジスタ内に卦いて
大きくし得るドリフト電界によつて少くともある程度補
償することができるためである。しかし、動作速度に高
い要件が課されない場合には導電型を逆にしてもよいこ
と勿論である。第８図はカメラ用センサに関連する本発
明電荷結合装置の一例の平面図である。
第１０図は第８図のＸ−Ｘ線及びｘ′−ｒ線上の断面図
であり、これら断面図は、破線で示す反射層４８がＸＩ
Ｘ７線上の断面図にのみ存在し、第８図の上部には存在
しない点が相違するだけである。尚、本例に卦いても前
述の例と対応する素子は上述の例と同一の符号を用いる
。本例センサは半導体本体１を具え、その構成はｎ型基
板４とｐ型表面層３を有する上述の例の半導体本体１と
同一にすることができる。
であり、これら断面図は、破線で示す反射層４８がＸＩ
Ｘ７線上の断面図にのみ存在し、第８図の上部には存在
しない点が相違するだけである。尚、本例に卦いても前
述の例と対応する素子は上述の例と同一の符号を用いる
。本例センサは半導体本体１を具え、その構成はｎ型基
板４とｐ型表面層３を有する上述の例の半導体本体１と
同一にすることができる。
このｐ型表面層３に、ｐ型表面層３のストリツプ状中間
部分８により互に分離された複数個のｎ型表面領域７を
形成する。ｎ型領域７はｎチヤン不ルＣＣＤのチヤンネ
ルを構成し、部分８はｐ型チヤンネルＣＣＤのチヤンネ
ルを形成する。チヤンネル７， ８は２部分に分割し、
Ａで示す上半部は撮像区分を構成し、Ｂで示す下半部は
メモリ区分を構成する。
部分８により互に分離された複数個のｎ型表面領域７を
形成する。ｎ型領域７はｎチヤン不ルＣＣＤのチヤンネ
ルを構成し、部分８はｐ型チヤンネルＣＣＤのチヤンネ
ルを形成する。チヤンネル７， ８は２部分に分割し、
Ａで示す上半部は撮像区分を構成し、Ｂで示す下半部は
メモリ区分を構成する。
チヤンネル７及び８はｐ型領域４１を有するｐチヤンネ
ルＣＣＤとｎ型領域４２を有するｎチヤンネルＣＣＤを
具えるＣで示す直列レジスタに通じている。第８図に示
すようにチヤンネル（領域）４１，４２はチヤンネル７
，８を横切り、接続線４３，４４を具え、この接続線か
らビデオ出力信号を取り出すことができると共にこの接
続線を経てｐ型及びｎ型チヤンネルを図示してない電圧
源により適当な電圧にバイアスすることができる。従つ
て、このセンサはいわゆるフレーム転送形であつて、撮
像すべき被写体はＡ区分に卦いて電荷パケツトのマトリ
ツクスに変換される。
ルＣＣＤとｎ型領域４２を有するｎチヤンネルＣＣＤを
具えるＣで示す直列レジスタに通じている。第８図に示
すようにチヤンネル（領域）４１，４２はチヤンネル７
，８を横切り、接続線４３，４４を具え、この接続線か
らビデオ出力信号を取り出すことができると共にこの接
続線を経てｐ型及びｎ型チヤンネルを図示してない電圧
源により適当な電圧にバイアスすることができる。従つ
て、このセンサはいわゆるフレーム転送形であつて、撮
像すべき被写体はＡ区分に卦いて電荷パケツトのマトリ
ツクスに変換される。
このマトリツクスは反射アルミニウム層４０ＶＣより入
射光から遮蔽されたＢレジスタ区分に比較的短時間で転
送される。Ｂ区分にストアされたパケツトは次にライン
毎ＶｃＣレジスタに転送され、順次読み出されると同時
に新しい電荷パターンが再びＡ区分に発生される。この
センサはその周囲に沿つてｎ型リング４５で限界し、こ
のリングは第８図の上側でｎ型チヤンネル７に接続する
。
射光から遮蔽されたＢレジスタ区分に比較的短時間で転
送される。Ｂ区分にストアされたパケツトは次にライン
毎ＶｃＣレジスタに転送され、順次読み出されると同時
に新しい電荷パターンが再びＡ区分に発生される。この
センサはその周囲に沿つてｎ型リング４５で限界し、こ
のリングは第８図の上側でｎ型チヤンネル７に接続する
。
このリング４５はその上辺でｐ型チヤンネル８を限界す
ると共にその下辺でｐ型チヤンネル４１を限界する。こ
のリング４５と隣接ｎ型チヤンネル７との間に存在する
ｐ型領域４６は撮像区分Ａ及びメモリ区分Ｂの１部とし
て構成してもよい。しかし、図示の例では領域４６はリ
ング４５の開口を経て接続導体４７によりリング４５の
外部領域に接続して領域４６内の電荷を排出するように
してある。リング４５の開口は接続導体４７から電気的
に絶縁された接続導体４８により橋絡すること力ｔでき
る。必要に応じ、リング４５には例えばその上辺に卦い
て１個又は数個の接点（図示せず）を介して適当な電位
を印加すること／）：できる。尚、図には数対のＣＣＤ
ライン７，８のみを示したが、この数は実際にはもつと
多数にすることができ、何百という数にすることができ
る。
ると共にその下辺でｐ型チヤンネル４１を限界する。こ
のリング４５と隣接ｎ型チヤンネル７との間に存在する
ｐ型領域４６は撮像区分Ａ及びメモリ区分Ｂの１部とし
て構成してもよい。しかし、図示の例では領域４６はリ
ング４５の開口を経て接続導体４７によりリング４５の
外部領域に接続して領域４６内の電荷を排出するように
してある。リング４５の開口は接続導体４７から電気的
に絶縁された接続導体４８により橋絡すること力ｔでき
る。必要に応じ、リング４５には例えばその上辺に卦い
て１個又は数個の接点（図示せず）を介して適当な電位
を印加すること／）：できる。尚、図には数対のＣＣＤ
ライン７，８のみを示したが、この数は実際にはもつと
多数にすることができ、何百という数にすることができ
る。
区分Ａ，Ｂ及びＣは個々にクロツク電極セツトφ，，・
・・φ４を具えている。即ち、本例ではＣＣＤラインは
４相クロツク電極で５駆動される。Ａ区分及びＢ区分の
ｐ及びｎチヤンネルは、上述の例と同様に、第１１図に
示すように２層多結晶重複シリコントラツク４９７−５
２の形態の共通電極を有する。必要に応じ、Ａ区分内の
ｎ型領域４５及びｐ型領域４６の上方にアルミニウム被
膜４０を設ける。並列一直列接合部の説明のために第９
図にＣレジスタ区分の１部の拡大図を示す。電極５３及
び５５は多結晶シリコンの第１層から成る。
・・φ４を具えている。即ち、本例ではＣＣＤラインは
４相クロツク電極で５駆動される。Ａ区分及びＢ区分の
ｐ及びｎチヤンネルは、上述の例と同様に、第１１図に
示すように２層多結晶重複シリコントラツク４９７−５
２の形態の共通電極を有する。必要に応じ、Ａ区分内の
ｎ型領域４５及びｐ型領域４６の上方にアルミニウム被
膜４０を設ける。並列一直列接合部の説明のために第９
図にＣレジスタ区分の１部の拡大図を示す。電極５３及
び５５は多結晶シリコンの第１層から成る。
電極５３はくし形構造の一部を構成し、アルミニウムス
トリツブ５３ａに接続することができる。電極５５は電
極５３と同一の多結晶層に形成した細条片から成り、了
ルミニウムトラツク５７で相互接続して電圧源に接続す
ることができる。電極５４及び５６は第２多結晶シリコ
ン層又はアルミニウム層（第９図に破線で示す第１多結
晶層から電気的に絶縁されている）から成る。電極５６
及び５４は２個のくしが歯合した形状を成し、電極５４
はストリツブ５４ａにより相互接続され、電極５６はス
トリツブ５６ａにより相互接続される。電極５６を有す
るくしの基部５６ａをメモリ区分Ｂの最終クロツク電極
の上方に存在させ、これにより信号をメモリ区分Ｂから
レジスタ区分Ｃｖｃ転送することができる。このクロツ
ク電極（前記第１又は他の下側多結晶シリコン層から成
るものとすることができる）は図が複雑になるのを避け
るために第９図には示してＴｆい。上述の装置の動作を
説明するために、第１２及び１３図に動作中にクロツク
電極に供給されるクロツク電圧を示す。第１２図は撮像
区域Ａに供給されるクロツク電圧を示し、ＴＢは区分Ａ
に発生した電荷パターンが区分Ａから区分Ｂに転送され
る期間を示し、Ｔｉは入射画像が電荷パターンに変換さ
れる積分期間を示す。期間ＴＢ中は撮像区分Ａと同一の
クロツク電圧φ，，φ，，φ３及びφ４をメモリ区分Ｂ
に供給することができ、期間Ｔｉ中は第１３図に示す電
圧φ／，φ２′，φ３′及びφ４′をメモリ区分Ｂに供
給する。撮像区分Ａ、メモリ区分Ｂ及び直列レジスタＣ
は４相システムとして駆動される。
トリツブ５３ａに接続することができる。電極５５は電
極５３と同一の多結晶層に形成した細条片から成り、了
ルミニウムトラツク５７で相互接続して電圧源に接続す
ることができる。電極５４及び５６は第２多結晶シリコ
ン層又はアルミニウム層（第９図に破線で示す第１多結
晶層から電気的に絶縁されている）から成る。電極５６
及び５４は２個のくしが歯合した形状を成し、電極５４
はストリツブ５４ａにより相互接続され、電極５６はス
トリツブ５６ａにより相互接続される。電極５６を有す
るくしの基部５６ａをメモリ区分Ｂの最終クロツク電極
の上方に存在させ、これにより信号をメモリ区分Ｂから
レジスタ区分Ｃｖｃ転送することができる。このクロツ
ク電極（前記第１又は他の下側多結晶シリコン層から成
るものとすることができる）は図が複雑になるのを避け
るために第９図には示してＴｆい。上述の装置の動作を
説明するために、第１２及び１３図に動作中にクロツク
電極に供給されるクロツク電圧を示す。第１２図は撮像
区域Ａに供給されるクロツク電圧を示し、ＴＢは区分Ａ
に発生した電荷パターンが区分Ａから区分Ｂに転送され
る期間を示し、Ｔｉは入射画像が電荷パターンに変換さ
れる積分期間を示す。期間ＴＢ中は撮像区分Ａと同一の
クロツク電圧φ，，φ，，φ３及びφ４をメモリ区分Ｂ
に供給することができ、期間Ｔｉ中は第１３図に示す電
圧φ／，φ２′，φ３′及びφ４′をメモリ区分Ｂに供
給する。撮像区分Ａ、メモリ区分Ｂ及び直列レジスタＣ
は４相システムとして駆動される。
前述の例と異なり、クロツク電圧は例えば−１０ボルト
と−２０ボルトの２レベルのみを示し、電圧Ｖ，，だけ
が３レベルを有するが、これについては後に説明する。
原理的には前例と同一の電圧をｎ及びｐ型領域及び基板
に供給することができる。動作の説明の便宜上、撮像区
分Ａに電荷パターンが蓄積されていてこれをメモリ区分
Ｂに転送するものとする。
と−２０ボルトの２レベルのみを示し、電圧Ｖ，，だけ
が３レベルを有するが、これについては後に説明する。
原理的には前例と同一の電圧をｎ及びｐ型領域及び基板
に供給することができる。動作の説明の便宜上、撮像区
分Ａに電荷パターンが蓄積されていてこれをメモリ区分
Ｂに転送するものとする。
この転送は次のように行なわれる。ＴＯｖｃ卦いて（第
１２図）、電圧φ，及びφ，が供給される電極（以後φ
，及びφ，電極と言う）は−１０ボルトにあり、φ，及
びφ４電極は−２０ボルトにある。従つて、φ，及びφ
，電極の下方に電子が存在し、φ，及びφ４電極の下方
に正孔が存在する。Ｔ，ｖｃ卦いてはφ，及びφ４はそ
れぞれ−１０ボルト及び−２０ボルトのま＼であるが、
φ１及びφ３はそれぞれ−２０ボルト及び−１０ボルト
になる。このときφ，及びφ，電極下方の電子がφ２及
びφ，電極の下方に移ると共に、φ，及びφ４電極下方
の正孔がφ４及びφ１電極の下方に移る。ｔ１とＴ２の
間ＶＣ卦いてはφ１電極及びφ３電極はそれぞれ−２０
ボルト及び−１０ボルトのま＼であるがφ，及びφ４電
極はそれぞれ−１０ボルト及び−２０ボルトに変化する
。このとき前記正孔がφ，及びφ２電極の下方に移ると
共に、前記電子がφ，及びφ，電極の下方に移る。この
ようにして正孔及び電子の電荷パターン全体を区分Ａか
ら区分Ｂに転送することＢＺできる。
１２図）、電圧φ，及びφ，が供給される電極（以後φ
，及びφ，電極と言う）は−１０ボルトにあり、φ，及
びφ４電極は−２０ボルトにある。従つて、φ，及びφ
，電極の下方に電子が存在し、φ，及びφ４電極の下方
に正孔が存在する。Ｔ，ｖｃ卦いてはφ，及びφ４はそ
れぞれ−１０ボルト及び−２０ボルトのま＼であるが、
φ１及びφ３はそれぞれ−２０ボルト及び−１０ボルト
になる。このときφ，及びφ，電極下方の電子がφ２及
びφ，電極の下方に移ると共に、φ，及びφ４電極下方
の正孔がφ４及びφ１電極の下方に移る。ｔ１とＴ２の
間ＶＣ卦いてはφ１電極及びφ３電極はそれぞれ−２０
ボルト及び−１０ボルトのま＼であるがφ，及びφ４電
極はそれぞれ−１０ボルト及び−２０ボルトに変化する
。このとき前記正孔がφ，及びφ２電極の下方に移ると
共に、前記電子がφ，及びφ，電極の下方に移る。この
ようにして正孔及び電子の電荷パターン全体を区分Ａか
ら区分Ｂに転送することＢＺできる。
この転送が期間ＴＢの終了時に完了すると、期間Ｔｉが
始まり、入射画像が再び正孔と電子の電荷パターンに変
換される。この目的のために、例えば−２０ボルトの電
圧をφ，及びφ２電極に供給し、−１０ボルトの電圧を
φ，及びφ４電極に供給する。この結果、ｎチヤンネル
ＣＣＤに発生した電子はφ，及びφ２電極の下方に蓄積
され、ｐチヤンネルＣＣＤに発生した正孔はφ，及びφ
４電極の下方に蓄積される。被写体の撮像中、メモリ区
分にストアされた情報を直列レジスタＣを介して読み出
すことができる。
始まり、入射画像が再び正孔と電子の電荷パターンに変
換される。この目的のために、例えば−２０ボルトの電
圧をφ，及びφ２電極に供給し、−１０ボルトの電圧を
φ，及びφ４電極に供給する。この結果、ｎチヤンネル
ＣＣＤに発生した電子はφ，及びφ２電極の下方に蓄積
され、ｐチヤンネルＣＣＤに発生した正孔はφ，及びφ
４電極の下方に蓄積される。被写体の撮像中、メモリ区
分にストアされた情報を直列レジスタＣを介して読み出
すことができる。
第１３図はＴｉ期間中にメモリ区分Ｂのクロツク電極に
供給されるクロツク電圧（φ／，φ２′，φ，′，φ４
′）と、直列レジスタＣのクロツク電極５３〜５６に供
給される電圧を示す。Ｔｒは直列レジスタＣ内に読み込
まれた１ラインがこのレジスタ内をシフトして読み出さ
れる期間を示す。このＣレジスタ内の電荷転送はＡ区分
からＢ区分への電荷転送と同様に４相クロツク電圧で左
から右へ行なわれる。１ラインが読み取られると、新し
いラインがメモリ区分ＢからレジスタＣ内にシフトされ
、同時にメモリＢ内の他のラインも１位置シフトする
この動作は第１３図にｔ で示す。
供給されるクロツク電圧（φ／，φ２′，φ，′，φ４
′）と、直列レジスタＣのクロツク電極５３〜５６に供
給される電圧を示す。Ｔｒは直列レジスタＣ内に読み込
まれた１ラインがこのレジスタ内をシフトして読み出さ
れる期間を示す。このＣレジスタ内の電荷転送はＡ区分
からＢ区分への電荷転送と同様に４相クロツク電圧で左
から右へ行なわれる。１ラインが読み取られると、新し
いラインがメモリ区分ＢからレジスタＣ内にシフトされ
、同時にメモリＢ内の他のラインも１位置シフトする
この動作は第１３図にｔ で示す。
ＰＳ期間に行なわれる。
Ｔ４に卦いてφ３′及びφ４′電極は−１０ボルトにあ
り、φ／及びφ２′電極は−２０ボルトにあるので、正
孔がφ／及びφ２′電極の下方に存在し、電子がφ３′
及びφ４′電極の下方に存在する。
り、φ／及びφ２′電極は−２０ボルトにあるので、正
孔がφ／及びφ２′電極の下方に存在し、電子がφ３′
及びφ４′電極の下方に存在する。
このとき直列レジスタの電極５３及び５６は−２０ボル
トにあると共に電極５４，５５は−１０ボルトにある。
φ３′及びφ４′電極からｎ型レジスタ４２への電子の
転送はφ／及びφ２′電極の低電圧により阻止される。
ｐ型レジスタ４１への正孔の転送はｎ型レジスタ４２の
下方のｐ型層３内に存在するポテンシヤル障壁により阻
止される。正孔の転送のために、瞬時Ｔ，に例えば−３
５ボルトの追加の負電圧を電極５３に供給する。この結
果、ｎ型レジスタ４２の下方のｐ型層３内のポテンシヤ
ル障壁が減少してφ／及びφ２′電極の下方に蓄積され
ている正孔をｎ型レジスタ４２の下側領域を経て区分Ｃ
ｆ）Ｐ型レジスタ４１に流し込み、電極５３及びこのと
き−２０ボルトにある電極５４の下方に転送することが
できる。Ｔ，ｖｃ卦いて、電極５６は−１０ボルトにあ
り、これによりレジスタ４１内の正孔パケツトを阻止す
る障壁が形成される。
トにあると共に電極５４，５５は−１０ボルトにある。
φ３′及びφ４′電極からｎ型レジスタ４２への電子の
転送はφ／及びφ２′電極の低電圧により阻止される。
ｐ型レジスタ４１への正孔の転送はｎ型レジスタ４２の
下方のｐ型層３内に存在するポテンシヤル障壁により阻
止される。正孔の転送のために、瞬時Ｔ，に例えば−３
５ボルトの追加の負電圧を電極５３に供給する。この結
果、ｎ型レジスタ４２の下方のｐ型層３内のポテンシヤ
ル障壁が減少してφ／及びφ２′電極の下方に蓄積され
ている正孔をｎ型レジスタ４２の下側領域を経て区分Ｃ
ｆ）Ｐ型レジスタ４１に流し込み、電極５３及びこのと
き−２０ボルトにある電極５４の下方に転送することが
できる。Ｔ，ｖｃ卦いて、電極５６は−１０ボルトにあ
り、これによりレジスタ４１内の正孔パケツトを阻止す
る障壁が形成される。
Ｔ５及びＴ６に卦いて、φ／及びφ２′が順次−１０ボ
ルトに上昇する。このとき最終のφ／及びφ，′電極の
下方に存在する正孔は直列レジスタ内に転送されると同
時にメモリ区分Ｂ内の全ての正孔パケツトが直列レジス
タの方向に転送される。同時に、φ３′及びφ４′がそ
れぞれＴ６及びＴ，ｖｃ卦いて−２０ボルトに変化する
ため、これら電極下方の電子がφ／及びφ２′電極の下
方に移送される。Ｔ８及びＴ９に卦いて、φ／及びφ２
′が再び−２０ボルトに変化する。このとき最終のφ／
及びφ２′電極下方に存在する電子がＣレジスタ４２内
の電極５５及び５６下方に移送される。同時に、電極５
３は再び−２０ボルトになる。こうして１ラインの全て
の正孔及び電子パケツトをＣレジスタにシフトし、次い
でＣレジスタ内を上述のようにして出力端子４３，４４
へシフトさせ、これから出力信号を読み出して通常の処
理に供すること力ｚできる。上述の例では正孔の並列一
直列転送を電極５３に−１５ボルトの追加の負電圧を印
加することにより発生させている。
ルトに上昇する。このとき最終のφ／及びφ，′電極の
下方に存在する正孔は直列レジスタ内に転送されると同
時にメモリ区分Ｂ内の全ての正孔パケツトが直列レジス
タの方向に転送される。同時に、φ３′及びφ４′がそ
れぞれＴ６及びＴ，ｖｃ卦いて−２０ボルトに変化する
ため、これら電極下方の電子がφ／及びφ２′電極の下
方に移送される。Ｔ８及びＴ９に卦いて、φ／及びφ２
′が再び−２０ボルトに変化する。このとき最終のφ／
及びφ２′電極下方に存在する電子がＣレジスタ４２内
の電極５５及び５６下方に移送される。同時に、電極５
３は再び−２０ボルトになる。こうして１ラインの全て
の正孔及び電子パケツトをＣレジスタにシフトし、次い
でＣレジスタ内を上述のようにして出力端子４３，４４
へシフトさせ、これから出力信号を読み出して通常の処
理に供すること力ｚできる。上述の例では正孔の並列一
直列転送を電極５３に−１５ボルトの追加の負電圧を印
加することにより発生させている。
必要に応じ、この追加の電圧はｎ型領域４２の下側のｐ
型領域のドーピング濃度を増大させることにより小さく
することができる。斯る追加のドーピング｝２ｎ型チヤ
ンネル４２内の電位分布にも影響して転送すべき電子の
ポテンシヤル井戸が急斜面にならなくなるので、ｎ型領
域４２の浅い表面層に卦けるｎ型不純物のドーピング濃
度を増大するのＢＺ有利である。このようにすると、チ
ヤンネル４２内Ｖｃ卦ける電子の転送中に電子の１部が
メモリ区分Ｂに逆流することを阻止することができる。
上記転送チヤンネルの比較的浅い表面層に卦ける追加の
ドーピング（Ａ区分及びＢ区分にも行なうこともできる
と共にｎチヤンネルだけでなくｐチヤンネルにも行なう
こともできる）のその他の利点は前記特公昭５２−４４
７０８号に記載されている。
型領域のドーピング濃度を増大させることにより小さく
することができる。斯る追加のドーピング｝２ｎ型チヤ
ンネル４２内の電位分布にも影響して転送すべき電子の
ポテンシヤル井戸が急斜面にならなくなるので、ｎ型領
域４２の浅い表面層に卦けるｎ型不純物のドーピング濃
度を増大するのＢＺ有利である。このようにすると、チ
ヤンネル４２内Ｖｃ卦ける電子の転送中に電子の１部が
メモリ区分Ｂに逆流することを阻止することができる。
上記転送チヤンネルの比較的浅い表面層に卦ける追加の
ドーピング（Ａ区分及びＢ区分にも行なうこともできる
と共にｎチヤンネルだけでなくｐチヤンネルにも行なう
こともできる）のその他の利点は前記特公昭５２−４４
７０８号に記載されている。
局部的過露光による電荷キヤリアの拡がり（ブルーミン
グ）を阻止するためには慣例の装置と同様の既知の方法
を用いることができる。
グ）を阻止するためには慣例の装置と同様の既知の方法
を用いることができる。
例えば各ｐ及びｎチヤンネルの長手側面に沿つて、当該
チヤンネルからオーバフローバリヤで分離されたｐ＋及
びｎ＋ドレイン領域をそれぞれ設けることができる。寸
法及びドーピング濃度に関しては装置を、所定の追加電
圧に卦いて露光時に一方の導電型の過乗電荷キヤリアが
縦方向、即ちチヤンネル方向に拡がり、他方の導電型の
電荷キヤリアがチヤンネルを横切る方向に拡がるように
して撮像画像の表示Ｖｃ卦いて過露光点ｂ：星形に表示
されるように製造することもできる。これは、いわゆる
ブルーミング防止手段がない場合に過露光の結果として
発生する表示画像上の縦縞よりも妨害にならない。第１
４図は本発明によるＳＰＳ（直列一並列一直列）形のＣ
ＣＤメモリ装置の平面図を示す。
チヤンネルからオーバフローバリヤで分離されたｐ＋及
びｎ＋ドレイン領域をそれぞれ設けることができる。寸
法及びドーピング濃度に関しては装置を、所定の追加電
圧に卦いて露光時に一方の導電型の過乗電荷キヤリアが
縦方向、即ちチヤンネル方向に拡がり、他方の導電型の
電荷キヤリアがチヤンネルを横切る方向に拡がるように
して撮像画像の表示Ｖｃ卦いて過露光点ｂ：星形に表示
されるように製造することもできる。これは、いわゆる
ブルーミング防止手段がない場合に過露光の結果として
発生する表示画像上の縦縞よりも妨害にならない。第１
４図は本発明によるＳＰＳ（直列一並列一直列）形のＣ
ＣＤメモリ装置の平面図を示す。
この装置の最も重要な部分は電荷パケツトが複数個の並
列ＣＣＤラインに沿つて上から下へ並列にシフトされる
メモリ区分６０である。これらのＣＣＤラインは同様に
交互に隣接する複数個の平行ｎチヤンネルＣＣＤライン
９と中間ＰチヤンネルＣＣＤライン１２から成る。ｎチ
ヤンネルＣＣＤライン９はｎチヤンネルＣＣＤ出力レジ
スタ４２の並列入力回路を構成し、ｐチヤンネルＣＣＤ
ライン１２はｐ型ＣＣＤ出力レジスタ４１の並列入力回
路を構成する。レジスタ９，１２及び４１，４２は上述
の例の並列区分Ａ，Ｂ及び出力レジスタ４１，４２にそ
れぞれ対応し、本例でも４相クロツク方式で動作する。
本例装置は、更に、メモリ情報用入力端子１４３及び１
４４をそれぞれ有するｐ型入力レジスタ１４１及びｎ型
入力レジスタ１４２を具える。
列ＣＣＤラインに沿つて上から下へ並列にシフトされる
メモリ区分６０である。これらのＣＣＤラインは同様に
交互に隣接する複数個の平行ｎチヤンネルＣＣＤライン
９と中間ＰチヤンネルＣＣＤライン１２から成る。ｎチ
ヤンネルＣＣＤライン９はｎチヤンネルＣＣＤ出力レジ
スタ４２の並列入力回路を構成し、ｐチヤンネルＣＣＤ
ライン１２はｐ型ＣＣＤ出力レジスタ４１の並列入力回
路を構成する。レジスタ９，１２及び４１，４２は上述
の例の並列区分Ａ，Ｂ及び出力レジスタ４１，４２にそ
れぞれ対応し、本例でも４相クロツク方式で動作する。
本例装置は、更に、メモリ情報用入力端子１４３及び１
４４をそれぞれ有するｐ型入力レジスタ１４１及びｎ型
入力レジスタ１４２を具える。
適当な厚さの下側酸化層を用いると、入力電極１４４を
必要に応じ、電荷がｐ型入力レジスタ１４１から並列メ
モリ区分を囲むｐ型リングへ流れるのを阻止するスイツ
チのゲート電極として用いることができる。情報はクロ
ツク電極１５３〜１５６を具える４相クロツクシステム
によりレジスタ１４１，１４２に転送される。直列一並
列転送のためにこれら電極のうちの少くとも電極１５３
を２部、即ちｐ型レジスタ１４１と関連する部分１５３
ａ及びｎ型レジスタ１４２の１部を構成する部分１５３
ｂに分割する。第１５図は直列レジスタ１４１，１４２
の一部の拡大平面図を示す。
必要に応じ、電荷がｐ型入力レジスタ１４１から並列メ
モリ区分を囲むｐ型リングへ流れるのを阻止するスイツ
チのゲート電極として用いることができる。情報はクロ
ツク電極１５３〜１５６を具える４相クロツクシステム
によりレジスタ１４１，１４２に転送される。直列一並
列転送のためにこれら電極のうちの少くとも電極１５３
を２部、即ちｐ型レジスタ１４１と関連する部分１５３
ａ及びｎ型レジスタ１４２の１部を構成する部分１５３
ｂに分割する。第１５図は直列レジスタ１４１，１４２
の一部の拡大平面図を示す。
この図の下部には数個のｎ及びｐ型並列レジスタ９，１
２が示してある。第１クロツク電極φ４４（本例ではレ
ジスタ１４１，１４２とレジスタ９，１２との間の並列
入力端子上方の別個の電極φ４４として示してある）は
図を明瞭にするため図示してない。ストリツプ１５７で
相互接続された電極１５３ａは例えば第１多結晶シリコ
ン層に構成する。第２多結晶シリコン層には電極１５３
ａとオーバラツプすると共にストリツブ１５８で相互接
続された電極１５３ｂを、ストリツプ１５９で相互接続
された電極１５５と一緒に形成することができる。破線
で示す第３多結晶層にはストリツプ１６０で相互接続さ
れた電極１５４及び電極１５６を形成することができる
。電極１５６は各別の細条片の形態に設け、例えばアル
ミニウムの共通ストリツプ１６１に接続する。このアル
ミニウムと多結晶シリコン電極１５６との間の接点を第
１５図に斜線で示す。本例装置の動作を第１６図を参照
して説明する。
２が示してある。第１クロツク電極φ４４（本例ではレ
ジスタ１４１，１４２とレジスタ９，１２との間の並列
入力端子上方の別個の電極φ４４として示してある）は
図を明瞭にするため図示してない。ストリツプ１５７で
相互接続された電極１５３ａは例えば第１多結晶シリコ
ン層に構成する。第２多結晶シリコン層には電極１５３
ａとオーバラツプすると共にストリツブ１５８で相互接
続された電極１５３ｂを、ストリツプ１５９で相互接続
された電極１５５と一緒に形成することができる。破線
で示す第３多結晶層にはストリツプ１６０で相互接続さ
れた電極１５４及び電極１５６を形成することができる
。電極１５６は各別の細条片の形態に設け、例えばアル
ミニウムの共通ストリツプ１６１に接続する。このアル
ミニウムと多結晶シリコン電極１５６との間の接点を第
１５図に斜線で示す。本例装置の動作を第１６図を参照
して説明する。
第１６図には電極１５３〜１５６及びクロツク電極φ，
〜φ４に供給されるクロツク電圧の波形を示す。ＴＯで
示す期間に卦いて、正孔及び電子パケツトがそれぞれｐ
及びｎ型レジスタ１４１及び１４２内を４相クロツク電
圧により前述の例につき述べたと同様にしてシフトされ
る。直列一並列転送は期間Ｔｓ，に行なわれる。Ｔ，ｖ
ｃ卦いて、正孔は電極１５３ａ，１５６（ともに−２０
ボルト）の下方に存在し、電子は電極１５４，１５５（
ともに−１０ボルト）の下方に存在する。
〜φ４に供給されるクロツク電圧の波形を示す。ＴＯで
示す期間に卦いて、正孔及び電子パケツトがそれぞれｐ
及びｎ型レジスタ１４１及び１４２内を４相クロツク電
圧により前述の例につき述べたと同様にしてシフトされ
る。直列一並列転送は期間Ｔｓ，に行なわれる。Ｔ，ｖ
ｃ卦いて、正孔は電極１５３ａ，１５６（ともに−２０
ボルト）の下方に存在し、電子は電極１５４，１５５（
ともに−１０ボルト）の下方に存在する。
並列メモリ区分の第１電極（φ４４）の下方には何の電
荷も存在しないものと仮定する。電極１５３ａからこの
電極φ４４（−２０ボルト）への正孔の転送はｎ型直列
レジスタ１４２の下方の障壁により阻止されている。電
極１５３ｂの電圧，５３ｂがＴ，とＴ，の間で−３５ボ
ルトに低下すると、この障壁は消滅する。
荷も存在しないものと仮定する。電極１５３ａからこの
電極φ４４（−２０ボルト）への正孔の転送はｎ型直列
レジスタ１４２の下方の障壁により阻止されている。電
極１５３ｂの電圧，５３ｂがＴ，とＴ，の間で−３５ボ
ルトに低下すると、この障壁は消滅する。
同時に、Ｖｌ５６が−１０ボルトに上昇するので、正孔
は直列レジスタ１４２の下方に流れ込むことができる。
Ｔ，−Ｔ３の間に卦いて、Ｖ，５，８が−１０ポルトに
上昇し、φ，４が−２０ボルトのま＼であると共にＶ，
，，ｂが−３５ボルトのま＼であるため、正孔はφ４４
ＶＣ移ることができる。Ｔ３−Ｔ４のに卦いてＶｌ５，
ｂが再び−２０ボルトに上昇すると共にφ４４ｂＳ−１
０ボルトに上昇する。この状態では全ての正孔パケツト
がこのとき一２０ボルトにあるφ，及びφ，電極の下方
に位置する。Ｔ４−Ｔ，ｖｃ卦いて、φ，が−１０ボル
トに上昇すると共にφ，が−２０ボルトに低下するため
、正孔パケツトはφ２及びφ，電極下方に転送される。
瞬時Ｔ，までは電子は直列レジスタ１４２の電極１５４
，１５５の下方に維持される。
は直列レジスタ１４２の下方に流れ込むことができる。
Ｔ，−Ｔ３の間に卦いて、Ｖ，５，８が−１０ポルトに
上昇し、φ，４が−２０ボルトのま＼であると共にＶ，
，，ｂが−３５ボルトのま＼であるため、正孔はφ４４
ＶＣ移ることができる。Ｔ３−Ｔ４のに卦いてＶｌ５，
ｂが再び−２０ボルトに上昇すると共にφ４４ｂＳ−１
０ボルトに上昇する。この状態では全ての正孔パケツト
がこのとき一２０ボルトにあるφ，及びφ，電極の下方
に位置する。Ｔ４−Ｔ，ｖｃ卦いて、φ，が−１０ボル
トに上昇すると共にφ，が−２０ボルトに低下するため
、正孔パケツトはφ２及びφ，電極下方に転送される。
瞬時Ｔ，までは電子は直列レジスタ１４２の電極１５４
，１５５の下方に維持される。
これら電子パケツトは電極１５３ｂの低電圧で互に分離
される。Ｔ３−Ｔ４の間に卦いてφ４４が−１０ボルト
に上昇すると共にＶ，５４及びＶｌ５６は−２０ボルト
に低下する。このとき電子は電極１５６及びφ４４の下
方に移る。Ｔ４−Ｔ５の間に卦いて、Ｖ，５５も−２０
ボルトに低下すると共にφ，が−１０ボルトに上昇する
ため、全ての電子パケツトはφ４４及びφ，電極の下方
に蓄えられる。Ｔ５−Ｔ６の間に卦いてφ４４が再び−
２０ボルトに低下すると共にφ２が−１０ボルトに上昇
するため、電子パケツトは並列メモリ区分内を１電極の
距離だけ移動する。このようにしてこれら正孔及び電子
パケツトを並列レジスタ区分９，１２内を適当に選択し
た周波数で更に下方に転送し、次いで前述の例と同様の
方法で直列出力レジスタ４１，４２内をライン毎にシフ
トさせて出力端子４３，４４に転送することができる。
される。Ｔ３−Ｔ４の間に卦いてφ４４が−１０ボルト
に上昇すると共にＶ，５４及びＶｌ５６は−２０ボルト
に低下する。このとき電子は電極１５６及びφ４４の下
方に移る。Ｔ４−Ｔ５の間に卦いて、Ｖ，５５も−２０
ボルトに低下すると共にφ，が−１０ボルトに上昇する
ため、全ての電子パケツトはφ４４及びφ，電極の下方
に蓄えられる。Ｔ５−Ｔ６の間に卦いてφ４４が再び−
２０ボルトに低下すると共にφ２が−１０ボルトに上昇
するため、電子パケツトは並列メモリ区分内を１電極の
距離だけ移動する。このようにしてこれら正孔及び電子
パケツトを並列レジスタ区分９，１２内を適当に選択し
た周波数で更に下方に転送し、次いで前述の例と同様の
方法で直列出力レジスタ４１，４２内をライン毎にシフ
トさせて出力端子４３，４４に転送することができる。
直列一並列転送直後に、入力直列レジスタ１４１，１４
２を再び新しいライン情報で満たし、この情報を上述し
たようにして再び並列レジスタ区分に転送することがで
きる。
２を再び新しいライン情報で満たし、この情報を上述し
たようにして再び並列レジスタ区分に転送することがで
きる。
以上の例は３相又は４相ＣＣＤに関するものであるが、
既知の凡ゆる方法を本発明原理と組み合せて使用して２
相又は弔相装置を得ることもできる。
既知の凡ゆる方法を本発明原理と組み合せて使用して２
相又は弔相装置を得ることもできる。
例えば２相，駆動に必要な非対称ポテンシヤル分布はク
ロツク電極下方の不純物イオンの注入によつて得ること
ＢＳできる。これと関連して、所定の導電型、例えばｎ
型の不純物はｎチヤンネルレジスタにポテンシャル井戸
を生起すると共にｐチヤンネルレジスタにポテンシヤル
障壁を生起する点を考慮する必要がある。この結果、転
送方向に対しｎ及びｐチヤンネルのイオン注入をクロツ
ク電極の同→ＵＶｃ行なうものと仮定すると、ｐ型チャ
ンネルレジスタに卦ける電荷転送はｎ型チヤンネルレジ
スタの電荷転送と逆方向になる。ｎ及びｐチヤンネルに
対し種々のイオン注入を用い且／又イオン注入をクロツ
ク電極の異なる側に行なうことによりｎ及びｐチヤンネ
ルの電荷転送が同一の方向である本発明による２相ＣＣ
Ｄ装置を得ることができる。
ロツク電極下方の不純物イオンの注入によつて得ること
ＢＳできる。これと関連して、所定の導電型、例えばｎ
型の不純物はｎチヤンネルレジスタにポテンシャル井戸
を生起すると共にｐチヤンネルレジスタにポテンシヤル
障壁を生起する点を考慮する必要がある。この結果、転
送方向に対しｎ及びｐチヤンネルのイオン注入をクロツ
ク電極の同→ＵＶｃ行なうものと仮定すると、ｐ型チャ
ンネルレジスタに卦ける電荷転送はｎ型チヤンネルレジ
スタの電荷転送と逆方向になる。ｎ及びｐチヤンネルに
対し種々のイオン注入を用い且／又イオン注入をクロツ
ク電極の異なる側に行なうことによりｎ及びｐチヤンネ
ルの電荷転送が同一の方向である本発明による２相ＣＣ
Ｄ装置を得ることができる。
第１７図はｎ及びｐチヤンネルの電荷転送が同一方向に
行なわれる本発明による２相ＣＣＤ装置の一例を示す。
行なわれる本発明による２相ＣＣＤ装置の一例を示す。
この図は電荷転送方向に卦ける装置の部分断面図であり
、破線はｎチヤンネルの深さを示す。半導体本体１の表
面は薄肉部分７２と肉厚部分７３を具えるストリツブ状
酸化層７１で覆われる。クロツク電極は、各電極力Ｚ一
対の肉薄部分と肉厚部分上位置するよう設ける。この結
果、正孔７４に対しても電子７５ＶＣ対してもポテンシ
ヤル最小点が各電極の右側部分の下側の肉厚酸化層部分
７３の下方に形成されると共にポテンシヤル障壁が電極
の左側部分の下側の肉薄酸化層部分７２の下方に形成さ
れる。この非対称の結果、クロツク電圧φ１及びφ２が
供給されると正孔も電子も右方へ移る。第１９図は第８
図に示すＣＣＤセンサを２相装置に変更した例の一部の
平面図を示す。
、破線はｎチヤンネルの深さを示す。半導体本体１の表
面は薄肉部分７２と肉厚部分７３を具えるストリツブ状
酸化層７１で覆われる。クロツク電極は、各電極力Ｚ一
対の肉薄部分と肉厚部分上位置するよう設ける。この結
果、正孔７４に対しても電子７５ＶＣ対してもポテンシ
ヤル最小点が各電極の右側部分の下側の肉厚酸化層部分
７３の下方に形成されると共にポテンシヤル障壁が電極
の左側部分の下側の肉薄酸化層部分７２の下方に形成さ
れる。この非対称の結果、クロツク電圧φ１及びφ２が
供給されると正孔も電子も右方へ移る。第１９図は第８
図に示すＣＣＤセンサを２相装置に変更した例の一部の
平面図を示す。
第１９図はメモリ区分Ｂの一部と読出しレジスタ４１，
４２の隣接部分を示し、図にはメモリ区分Ｂの３個のｎ
チヤンネルレジスタ７と３個のＰチヤンネルレジスタ１
０しか示していない。第８図に示す例と異なり、レジス
タ７，１０はクロツク電極φ，及びφ２を具える２相Ｃ
ＣＤで形成される。
４２の隣接部分を示し、図にはメモリ区分Ｂの３個のｎ
チヤンネルレジスタ７と３個のＰチヤンネルレジスタ１
０しか示していない。第８図に示す例と異なり、レジス
タ７，１０はクロツク電極φ，及びφ２を具える２相Ｃ
ＣＤで形成される。
これに必要な非対称は、クロツク電極下方に追加のイオ
ン注入を行なつて、適当なクロツク電圧が印加されると
ポテンシヤル井戸が各電極の下半部の下方に形成される
と共に電荷キヤリアのポテンシヤル障壁が各電極の上半
部の下方に形成されるようにすることによつて得られる
。図には上記半部間の境界を破線で示してある。この目
的のために、本例ではｎ＋で示す追加のｎ型イオン注入
をｎチヤンネルレジスタ７の各電極の下半部に行ない、
ｐ＋で示す追加のｐ＋型ドーピングをｐチヤンネルレジ
スタの各電極の下半部に行なう。これらのイオン注入は
撮像区分Ａに行なうこともできること勿論である。直列
レジスタ４１，４２は２相レジスタと同様に実施するこ
とができる。
ン注入を行なつて、適当なクロツク電圧が印加されると
ポテンシヤル井戸が各電極の下半部の下方に形成される
と共に電荷キヤリアのポテンシヤル障壁が各電極の上半
部の下方に形成されるようにすることによつて得られる
。図には上記半部間の境界を破線で示してある。この目
的のために、本例ではｎ＋で示す追加のｎ型イオン注入
をｎチヤンネルレジスタ７の各電極の下半部に行ない、
ｐ＋で示す追加のｐ＋型ドーピングをｐチヤンネルレジ
スタの各電極の下半部に行なう。これらのイオン注入は
撮像区分Ａに行なうこともできること勿論である。直列
レジスタ４１，４２は２相レジスタと同様に実施するこ
とができる。
しかし、これは必ずしも必要はない。これらレジスタは
第８図の例と同様に４相レジスタとして構成することも
できる。しかし、本例では読出レジスタ４１，４２は各
セルが３個の電極φ３，φ４及びφ，を具える３相ＣＣ
Ｄで形成してある。メモリ区分から直列レジスタ４１，
４２への転送は電極φ２と同相であるが振幅が異なるク
ロツク電圧が印加されるクロツク電極φＪｖｃより行な
われる。
第８図の例と同様に４相レジスタとして構成することも
できる。しかし、本例では読出レジスタ４１，４２は各
セルが３個の電極φ３，φ４及びφ，を具える３相ＣＣ
Ｄで形成してある。メモリ区分から直列レジスタ４１，
４２への転送は電極φ２と同相であるが振幅が異なるク
ロツク電圧が印加されるクロツク電極φＪｖｃより行な
われる。
第２０図は種々のクロツク電圧を時間の？？
関数として示す。
ライン期間ＴＬＶＣ卦いて１ラインがクロツクφ３，φ
４及びφ５ＶＣより読み出される。これら電圧は正孔及
び電子の左から右への転送を生起する。期間ＴＢＶＣ卦
いてクロツクφ，及びφ，によりレジスタ７及び１０の
正孔及び電子の全パターンが１位置下方に移動する。電
極φ２′の下方に蓄えられた正孔はφ２′の追加の正パ
ルスによつてレジスタ４２の下側を通してレジスタ４１
に転送され、電極φ，，φ４の下方に蓄積される。また
、正電圧パルスφ，′中に電子は隣接するφ，電極の下
方から電極φ２′の下方に転送され、φ，′ＢＺ再び低
電圧レベルになるときにレジスタ４２の電極φ５の下方
に転送される。以上述べた例では、ｐ型表面層３は基板
又は出発本体から成るｎ型領域４上に設けられている。
４及びφ５ＶＣより読み出される。これら電圧は正孔及
び電子の左から右への転送を生起する。期間ＴＢＶＣ卦
いてクロツクφ，及びφ，によりレジスタ７及び１０の
正孔及び電子の全パターンが１位置下方に移動する。電
極φ２′の下方に蓄えられた正孔はφ２′の追加の正パ
ルスによつてレジスタ４２の下側を通してレジスタ４１
に転送され、電極φ，，φ４の下方に蓄積される。また
、正電圧パルスφ，′中に電子は隣接するφ，電極の下
方から電極φ２′の下方に転送され、φ，′ＢＺ再び低
電圧レベルになるときにレジスタ４２の電極φ５の下方
に転送される。以上述べた例では、ｐ型表面層３は基板
又は出発本体から成るｎ型領域４上に設けられている。
しかし、ｎ型領域４を薄層の形態に設けてこの層自体を
情報の転送チヤンネルとして用いることもできる。第２
１図は斯る例の電荷転送方向に直交する方向の断面図で
ある。この図は数個のｎ型レジスタ７，８，１５とｐ型
レジスタ１０を示す。電子パケツト及び正孔パケツトを
それぞれ一及び＋で示す。ｐ型層３は、厚さ全体に亘つ
てバルク電荷転送用に空乏領域を形成することができる
ｎ型層４上に設ける。この場合、電圧を印加することに
よりｐ型層３及び該層内に設けられたｎ型領域内に形成
されるポテンシヤルプロフィールはｎ型層４内に連続す
る。この結果、（電子に対し）ポテンシヤル最小点ＢＺ
ｎ型層４内にｎチヤンネル７，８及び１５の下方に形成
されると共にポテンシヤル障壁がｐチヤンネルの下方に
形成される。従つて、例えば層４内及び／又は近くに卦
ける光の吸収により発生された電子はこれらのポテンシ
ヤル最小点に蓄積し、転送すること／）Ｚできる。必要
に応じ、第２１図に示すように、ｎ型層４の下側に薄い
ｐ型層８３を設けると共にその下側にｎ型基板８２を設
けることができる。これら層の厚さ及びドーピング濃度
を適当に選択することにより層８３内にもその厚さ全体
に亘つて空乏領域を形成することができる。この場合、
前記ポテンシヤルブロフイールが層８３内にも連続し、
正孔に対しｐチヤンネル１０の下方にポテンシヤル最小
点を形成することができると共にｎ型領域７，８及び１
５の下方にポテンシヤル障壁を形成することができる。
この結果、層８３ＶＣ発生した正孔は前記ポテンシヤル
最小点に前記障壁で互に分離されたパケツトの形態に蓄
積することができる。第２２図は本発明の第２の特徴に
従つた電荷結合装置の一例の（電荷転送方向を横切る方
向の）断面図である。本例装置は多数のＣＣＤチヤンネ
ルが設けられた半導体本体を具えるが、第２２図には４
個、即ち２個のチヤンネル８６と２個のチヤンネル８７
のみを示す。これらチヤンネルは半導体本体内に互に隣
接して位置すると共に（図の紙面に垂直方向に）平行に
延在し、その上に共通の電極セツトを具える（図には１
個の電極、即ち電極８８のみを示す）。電極８８は本体
８５から絶縁層８９（例えば酸化シリコン）により絶縁
される。本例では半導体本体８５はｐ型表面層９１を具
火るＮ゜型シリコン基板９０で構成することができるが
、これらの導電型は逆にしてもよいこと勿論である。チ
ヤンネル８６，８７（前述の例と同様に互に隣接する）
ＶＣは本例では反対導電型の不純物をドーピングしない
で両方とも同一導電型、即ちｐ型の不純物をドーピング
する。
情報の転送チヤンネルとして用いることもできる。第２
１図は斯る例の電荷転送方向に直交する方向の断面図で
ある。この図は数個のｎ型レジスタ７，８，１５とｐ型
レジスタ１０を示す。電子パケツト及び正孔パケツトを
それぞれ一及び＋で示す。ｐ型層３は、厚さ全体に亘つ
てバルク電荷転送用に空乏領域を形成することができる
ｎ型層４上に設ける。この場合、電圧を印加することに
よりｐ型層３及び該層内に設けられたｎ型領域内に形成
されるポテンシヤルプロフィールはｎ型層４内に連続す
る。この結果、（電子に対し）ポテンシヤル最小点ＢＺ
ｎ型層４内にｎチヤンネル７，８及び１５の下方に形成
されると共にポテンシヤル障壁がｐチヤンネルの下方に
形成される。従つて、例えば層４内及び／又は近くに卦
ける光の吸収により発生された電子はこれらのポテンシ
ヤル最小点に蓄積し、転送すること／）Ｚできる。必要
に応じ、第２１図に示すように、ｎ型層４の下側に薄い
ｐ型層８３を設けると共にその下側にｎ型基板８２を設
けることができる。これら層の厚さ及びドーピング濃度
を適当に選択することにより層８３内にもその厚さ全体
に亘つて空乏領域を形成することができる。この場合、
前記ポテンシヤルブロフイールが層８３内にも連続し、
正孔に対しｐチヤンネル１０の下方にポテンシヤル最小
点を形成することができると共にｎ型領域７，８及び１
５の下方にポテンシヤル障壁を形成することができる。
この結果、層８３ＶＣ発生した正孔は前記ポテンシヤル
最小点に前記障壁で互に分離されたパケツトの形態に蓄
積することができる。第２２図は本発明の第２の特徴に
従つた電荷結合装置の一例の（電荷転送方向を横切る方
向の）断面図である。本例装置は多数のＣＣＤチヤンネ
ルが設けられた半導体本体を具えるが、第２２図には４
個、即ち２個のチヤンネル８６と２個のチヤンネル８７
のみを示す。これらチヤンネルは半導体本体内に互に隣
接して位置すると共に（図の紙面に垂直方向に）平行に
延在し、その上に共通の電極セツトを具える（図には１
個の電極、即ち電極８８のみを示す）。電極８８は本体
８５から絶縁層８９（例えば酸化シリコン）により絶縁
される。本例では半導体本体８５はｐ型表面層９１を具
火るＮ゜型シリコン基板９０で構成することができるが
、これらの導電型は逆にしてもよいこと勿論である。チ
ヤンネル８６，８７（前述の例と同様に互に隣接する）
ＶＣは本例では反対導電型の不純物をドーピングしない
で両方とも同一導電型、即ちｐ型の不純物をドーピング
する。
しかし、チヤンネル８６のドーピング濃度はチヤンネ′
８７のそれよりも、例えばイオン注入によつて遥かに高
くし、その結果としてチヤンネル８６の部分子１Ｃ卦け
るポテンシヤルプロフイールがチヤンネル８７の部分に
卦けるそれと異なるようにする。第２３図は種々の印加
電圧に卦ける半導体本体のポテンシヤルプロフィールＶ
を示す。
８７のそれよりも、例えばイオン注入によつて遥かに高
くし、その結果としてチヤンネル８６の部分子１Ｃ卦け
るポテンシヤルプロフイールがチヤンネル８７の部分に
卦けるそれと異なるようにする。第２３図は種々の印加
電圧に卦ける半導体本体のポテンシヤルプロフィールＶ
を示す。
層９１、基板９０及びクロツク電極８８には、空乏層が
層９１の厚さ全体に亘つて形成されるような電圧を印加
する。チヤンネル８６の部分には電極電圧Ｖ，及び，（
Ｖ２〉，）ＶＣ卦いてそれぞれポテンシヤルプロフィー
ル９２及び９２′ｔ）Ｚ形成される。即ち、チヤンネル
８６の部分にはＰ型層９１の内部（バルク）にポテンシ
ヤル最小点が形成される。これらのポテンシヤル最小点
に正孔を蓄積し、ポテンシヤル最小点を移動させること
により転送することができる。領域８７の部分にはポテ
ンシヤルプロフィール９３及び９３′が形成され、その
最小点はポテンシヤルプロフィール９２，９２′のそれ
よりも高い。これがため、プロフイール９３，９３′は
チヤンネル８６の横方向ポテンシヤル障壁を形成し、こ
れらチヤンネルを互に絶縁する。電子１ｆＣ対するポテ
ンシヤル最小点は領域８７の部分の表面に形成される。
層９１の厚さ全体に亘つて形成されるような電圧を印加
する。チヤンネル８６の部分には電極電圧Ｖ，及び，（
Ｖ２〉，）ＶＣ卦いてそれぞれポテンシヤルプロフィー
ル９２及び９２′ｔ）Ｚ形成される。即ち、チヤンネル
８６の部分にはＰ型層９１の内部（バルク）にポテンシ
ヤル最小点が形成される。これらのポテンシヤル最小点
に正孔を蓄積し、ポテンシヤル最小点を移動させること
により転送することができる。領域８７の部分にはポテ
ンシヤルプロフィール９３及び９３′が形成され、その
最小点はポテンシヤルプロフィール９２，９２′のそれ
よりも高い。これがため、プロフイール９３，９３′は
チヤンネル８６の横方向ポテンシヤル障壁を形成し、こ
れらチヤンネルを互に絶縁する。電子１ｆＣ対するポテ
ンシヤル最小点は領域８７の部分の表面に形成される。
これらのポテンシヤル最小点は領域８６の部分の表面ポ
テンシヤルで横方向に限界される。このことは、領域８
７はチヤンネル８６ＶＣ隣接してこれらチヤンネルで互
に絶縁されたｎ型の表面チヤンネルとして使用すること
ができることを意味する。第２２図には数個の電子パケ
ツト９４を線図的に示してある。領域８６の正孔と領域
８７の電子は例えば前述の例について述べたように既知
のクロツク電圧システムにより転送することができる。
テンシヤルで横方向に限界される。このことは、領域８
７はチヤンネル８６ＶＣ隣接してこれらチヤンネルで互
に絶縁されたｎ型の表面チヤンネルとして使用すること
ができることを意味する。第２２図には数個の電子パケ
ツト９４を線図的に示してある。領域８６の正孔と領域
８７の電子は例えば前述の例について述べたように既知
のクロツク電圧システムにより転送することができる。
第２２図の例では、チヤンネル８６はＢＣＣＤ形であり
、チヤンネル８７は表面形である。
、チヤンネル８７は表面形である。
第２４図は両チヤンネルともＢＣＣＤ形又はＰＣＣＤ形
である変形例の断面図である。ｐ型層の代りにｎ型層９
１を基板９０上に用い、ｐ型領域８６とＰｎ接合を形成
する。種々の領域のドーピング濃度を適当に選択するこ
とによつて、前記Ｐｎ接合を逆バイアスすることにより
破線で示す空乏領域９５、即ち領域８７を完全に取り囲
み、この領域８７を基板９０から絶縁する空乏領域を形
成することができるようにする。この場合、全ての電子
を除去することにより領域８７をバルクチヤンネルＣＣ
Ｄレジスタのチヤンネルとして用いることができる。本
発明は以上述べた例に限定されるものでなく、多くの変
形及び変更を加えることｂ：できること明らかである。
である変形例の断面図である。ｐ型層の代りにｎ型層９
１を基板９０上に用い、ｐ型領域８６とＰｎ接合を形成
する。種々の領域のドーピング濃度を適当に選択するこ
とによつて、前記Ｐｎ接合を逆バイアスすることにより
破線で示す空乏領域９５、即ち領域８７を完全に取り囲
み、この領域８７を基板９０から絶縁する空乏領域を形
成することができるようにする。この場合、全ての電子
を除去することにより領域８７をバルクチヤンネルＣＣ
Ｄレジスタのチヤンネルとして用いることができる。本
発明は以上述べた例に限定されるものでなく、多くの変
形及び変更を加えることｂ：できること明らかである。
例えば、前述の各例の導電型及び関連する印加電圧の極
性を逆にすることができる。バルクチヤンネル（ＰＣＣ
Ｄ又はＢＣＣＤ）を具える例に卦いては、転送チヤンネ
ルから絶縁酸化層ではなく整流接合で分離した電極を用
いることもできる。この場合には電極は転送チヤンネル
とシヨツトキ一接合を形成する金属層の形態に設けるこ
とができる。また、電極は転送チヤンネルとＰｎ接合を
形成する拡散領域で形成することもできる。第１４図に
つき説明したＳＰＳメモリＶｃ卦いては、正孔転送及び
電子転送の双方に対し既知の１多相クロツク″゛原理に
用いることもできる。
性を逆にすることができる。バルクチヤンネル（ＰＣＣ
Ｄ又はＢＣＣＤ）を具える例に卦いては、転送チヤンネ
ルから絶縁酸化層ではなく整流接合で分離した電極を用
いることもできる。この場合には電極は転送チヤンネル
とシヨツトキ一接合を形成する金属層の形態に設けるこ
とができる。また、電極は転送チヤンネルとＰｎ接合を
形成する拡散領域で形成することもできる。第１４図に
つき説明したＳＰＳメモリＶｃ卦いては、正孔転送及び
電子転送の双方に対し既知の１多相クロツク″゛原理に
用いることもできる。
この動作モードに卦いては、空の１バケツ′５が複数個
の順次の電荷充満“バケヅ″の近くに常に発生し、空の
バケツは常ＶＣｌ位置づつ移動される。この原理はコン
プリメンタリ形ＣＣＤ装置に使用すノると情報密度の重
要な増大を得ることができ、この場合には一般に並列セ
ルに卦いてｐ型チヤンネル内の空のバケツをｎ型チヤン
ネル内の空のバケツに対してシフトさせる必要力ζある
。
の順次の電荷充満“バケヅ″の近くに常に発生し、空の
バケツは常ＶＣｌ位置づつ移動される。この原理はコン
プリメンタリ形ＣＣＤ装置に使用すノると情報密度の重
要な増大を得ることができ、この場合には一般に並列セ
ルに卦いてｐ型チヤンネル内の空のバケツをｎ型チヤン
ネル内の空のバケツに対してシフトさせる必要力ζある
。
上述のＳＰＳ構造では２個の並列チヤンネルにつき４個
の電極を直列レジスタに設けている。
の電極を直列レジスタに設けている。
しかし、４個の並列チヤンネルにつき４個の電極を直列
レジスタに設けて密度を更に増大することもできる。イ
メージセンサに関連する例に卦いては既知の゛インター
ライニング゛方式を用い、２個の順次のフレーム時間Ｖ
Ｃ卦いて種々のクロツク電極下方の電荷パケツトを補正
して、あたかも撮像素子が互に半位置だけ移動したかの
ように見えるようにすることもできる。
レジスタに設けて密度を更に増大することもできる。イ
メージセンサに関連する例に卦いては既知の゛インター
ライニング゛方式を用い、２個の順次のフレーム時間Ｖ
Ｃ卦いて種々のクロツク電極下方の電荷パケツトを補正
して、あたかも撮像素子が互に半位置だけ移動したかの
ように見えるようにすることもできる。
第１図はコンブリメンタリ形チヤンネル及び慣例の出力
構造を具える電荷結合装置の平面図、第２図は第１図の
装置の−線上の断面図、第３及び４図は第１図の装置の
−線及び−線上の断面図、第５図は第１図―示す装置の
動作中に発生するポテンシヤルプロフィールを示す図、
第６図は第１図に示す装置を１駆動するためのクロツク
電圧を時間ｔの関数として示す図、第７図は第６図の印
加電圧に卦いて半導体本体内に生ずるポテンシヤルプロ
フィールを示す図、第８図は本発明による電荷転送装置
ＣＴＤセンサの一例の平面図、第９図はその一部の拡大
図、第１０及び１１図は第８図のＸ−Ｘ線及びＭ−Ｍ線
上の断面図、第１２及び第１３図は第８図の装置に印加
されるクロツク電圧の波形図、第１４図は本発明による
ＳＰＳメモリの一例の平面図、第１５図はそのＳＰ接合
部分の拡大図、第１６図は第１４図のメモリに印加され
るクロツク電圧の波形図、第１７図は本発明による２相
ＣＣＤの断面図、第１８図はこの２相ＣＣＤに印加され
るクロツク電圧の波形図、第１９図は本発明によるＣＴ
Ｄセンサの他の例の平面図、第２０図はこの装置に印加
されるクロツク電圧の波形図、第２１図は本発明による
ＣＣＤの更に他の例の（電荷転送方向を横切る方向の）
断面図、第２２図は本発明によるＣＣＤの更に他の例の
断面図、第２３図は第２２図の装置内に発生するポテン
シヤルプロフィールを示す図、第２４図は本発明による
ＣＣＤの変形例の断面図である。 １・・・半導体本体、２・・・表面、３・・・Ｐ型表面
層、４・・・ｎ型基板、７・・・ｎ型表面領域（ｎ型チ
ヤンネルＣＣＤライン、１０・・・ｐ型中間表面隣接部
分（ｐ型チヤンネルＣＣＤライン）、Ａ・・・撮像区分
、Ｂ・・・メモリ区分、Ｃ・・・直列レジスタ区分、４
１・・・ｐ型直列レジスタ、４２・・・ｎ型直列レジス
タ、４３，４４・・・出力端子、φ，〜φ４：φ／〜φ
４′，５３〜５６・・・クロツク電極、６０・・・メモ
リ区分（９・・・ｎ型ＣＣＤライン、１２・・・ｐ型Ｃ
ＣＤライン）、１４１・・・ｐ型入力レジスタ、１４２
・・・ｎ型入力レジスタ、１４３，１４４・・・入力端
子、１５３ａ，１５３ｂ〜１５６・・・入カレジスタク
ロツク電極、７１，７２，７３・・・酸化層、７４・・
・正孔パケツト、７５・・・電子パケツト、８１・・・
半導体本体（３，４，８３・・・ｐ−ｎ−ｐ薄層）、８
６・・・ｐチヤンネルＣＣＤライン、８７・・・ｎチヤ
ンネルＣＣＤライン、８８・・・電極、８９・・・酸化
層、９０・・・ｎ型基板、９１・・・ｐ型表面層、９４
・・・電−７・くゲット、９５・・・空乏領域。
構造を具える電荷結合装置の平面図、第２図は第１図の
装置の−線上の断面図、第３及び４図は第１図の装置の
−線及び−線上の断面図、第５図は第１図―示す装置の
動作中に発生するポテンシヤルプロフィールを示す図、
第６図は第１図に示す装置を１駆動するためのクロツク
電圧を時間ｔの関数として示す図、第７図は第６図の印
加電圧に卦いて半導体本体内に生ずるポテンシヤルプロ
フィールを示す図、第８図は本発明による電荷転送装置
ＣＴＤセンサの一例の平面図、第９図はその一部の拡大
図、第１０及び１１図は第８図のＸ−Ｘ線及びＭ−Ｍ線
上の断面図、第１２及び第１３図は第８図の装置に印加
されるクロツク電圧の波形図、第１４図は本発明による
ＳＰＳメモリの一例の平面図、第１５図はそのＳＰ接合
部分の拡大図、第１６図は第１４図のメモリに印加され
るクロツク電圧の波形図、第１７図は本発明による２相
ＣＣＤの断面図、第１８図はこの２相ＣＣＤに印加され
るクロツク電圧の波形図、第１９図は本発明によるＣＴ
Ｄセンサの他の例の平面図、第２０図はこの装置に印加
されるクロツク電圧の波形図、第２１図は本発明による
ＣＣＤの更に他の例の（電荷転送方向を横切る方向の）
断面図、第２２図は本発明によるＣＣＤの更に他の例の
断面図、第２３図は第２２図の装置内に発生するポテン
シヤルプロフィールを示す図、第２４図は本発明による
ＣＣＤの変形例の断面図である。 １・・・半導体本体、２・・・表面、３・・・Ｐ型表面
層、４・・・ｎ型基板、７・・・ｎ型表面領域（ｎ型チ
ヤンネルＣＣＤライン、１０・・・ｐ型中間表面隣接部
分（ｐ型チヤンネルＣＣＤライン）、Ａ・・・撮像区分
、Ｂ・・・メモリ区分、Ｃ・・・直列レジスタ区分、４
１・・・ｐ型直列レジスタ、４２・・・ｎ型直列レジス
タ、４３，４４・・・出力端子、φ，〜φ４：φ／〜φ
４′，５３〜５６・・・クロツク電極、６０・・・メモ
リ区分（９・・・ｎ型ＣＣＤライン、１２・・・ｐ型Ｃ
ＣＤライン）、１４１・・・ｐ型入力レジスタ、１４２
・・・ｎ型入力レジスタ、１４３，１４４・・・入力端
子、１５３ａ，１５３ｂ〜１５６・・・入カレジスタク
ロツク電極、７１，７２，７３・・・酸化層、７４・・
・正孔パケツト、７５・・・電子パケツト、８１・・・
半導体本体（３，４，８３・・・ｐ−ｎ−ｐ薄層）、８
６・・・ｐチヤンネルＣＣＤライン、８７・・・ｎチヤ
ンネルＣＣＤライン、８８・・・電極、８９・・・酸化
層、９０・・・ｎ型基板、９１・・・ｐ型表面層、９４
・・・電−７・くゲット、９５・・・空乏領域。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の表面隣接表面層を有する半導体本体を
具え、該表面層には該表面層内を互に平行に延在する第
２導電型の複数個の互に相似の表面領域を設け、これら
表面領域と該表面層のこれら表面領域の中間の表面隣接
部分とで交互に第１導電型と第２導電型の並列ＣＣＤラ
イン群を構成して成るバルクチャンネル形の電荷結合装
置において、前記並列ＣＣＤライン群の第１導電型ＣＣ
Ｄライン及び第２導電型ＣＣＤラインの出力端子をそれ
ぞれ第１導電型の直列レジスタの並列入力端子及び第２
導電型の直列レジスタの並列入力端子に接続し、これら
直列レジスタもバルクチャンネル形のＣＣＤラインで形
成し、前記第２導電型の直列レジスタは、前記並列ＣＣ
Ｄライン群と当該第２導電型の直列レジスタの近くに存
在する前記表面層の部分から成る前記第１導電型の直列
レジスタとの間の前記表面層内に設けられた第２導電型
の表面領域で構成し、且つ前記第２導電型の直列レジス
タの下側に、電荷パケットを前記第１導電型の並列ＣＣ
Ｄラインから前記第１導電型の直列レジスタに転送し得
る下部通路を形成し得る手段を具えていることを特徴と
する電荷結合装置。 ２ 特許請求の範囲第１項記載の装置において、前記並
列ＣＣＤライン群の第２導電型の表面領域の電荷転送方
向を横切る方向の幅は前記表面層の中間表面隣接部分の
幅と少くとも略々同じ大きさであることを特徴とする電
荷結合装置。 ３ 特許請求の範囲第１又は２項記載の装置において、
前記第１及び第２導電型の並列ＣＣＤラインは、前記表
面層内に形成されたＣＣＤラインから成り電荷転送方向
が前記並列ＣＣＤライン群に属するＣＣＤラインの電荷
転送方向と直交する方向である前記第１及び第２導電型
の直列レジスタの並列入力端子にそれぞれ接続された入
力端子を具えていることを特徴とする電荷結合装置。 ４ 特許請求の範囲第３項記載の装置において、前記並
列ＣＣＤライン群に属するＣＣＤラインの入力端子と出
力端子を両方とも直列レジスタに接続して前記並列ＣＣ
Ｄライン群が並列メモリ区分を構成する直列−並列−直
列メモリマトリックスを構成したことを特徴とする電荷
結合装置。 ５ 特許請求の範囲第１又は２項記載の装置において、
前記並列ＣＣＤライン群でカメラの固体イメージセンサ
の光感応素子マトリックスを構成したことを特徴とする
電荷結合装置。 ６ 特許請求の範囲第５項記載の装置において、前記イ
メージセンサは“フレーム転送”形とし、前記並列ＣＣ
Ｄライン群は長さ方向に略々２等分し、一方の部分を前
記光感応素子マトリックスとし、他方の部分を前記光感
応素子マトリックスで発生された電荷を記憶するメモリ
マトリックスとしたことを特徴とする電荷結合装置。 ７ 特許請求の範囲第１〜６項の何れか一項記載の装置
において、前記表面層はｐ導電型とし、該表面層内に形
成された表面領域はｎ導電型としたことを特徴とする電
荷結合装置。 ８ 特許請求の範囲第１項記載の装置において、前記半
導体本体は互に反対導電型の複数個の隣接半導体層を具
え、これら半導体層はその最上層内に形成されたチャン
ネル内のポテンシャルプロフィールがその下側の半導体
層内に連続するような厚さ及びドーピング濃度にしてこ
れら半導体層内に電荷キャリアの蓄積及び／又は転送用
の他の複数個のチャンネルが自動的に形成されるように
したことを特徴とする電荷結合装置。 ９ 特許請求の範囲第６項記載の装置において、前記セ
ンサの少くとも光感応素子マトリックスを構成する部分
の寸法及びドーピング濃度は、局部的過露光の場合に一
方の極性の電荷キャリアが電荷転送方向に平行な方向に
拡がり他方の極性の電荷キャリアが電荷転送方向と直交
する方向に拡がるように選択したことを特徴とする電荷
結合装置。
Applications Claiming Priority (2)
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| NL8101883A NL8101883A (nl) | 1981-04-16 | 1981-04-16 | Ladingsgekoppelde inrichting. |
| NL8101883 | 1981-04-16 |
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