JP2572181B2 - Ｃｃｄ映像素子 - Google Patents
Ｃｃｄ映像素子Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
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- H01L27/144—Devices controlled by radiation
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Description
り、特に、インタライン（Interline）転送方式のＣＣ
Ｄ映像素子に関する。
映像素子は、平面に光検出素子と信号電送領域とが１：
１に対応するように形成され、高解像度を要する放送装
備および軍用装備より比較的解像度を要さないテレビ、
またはカンコーダのような家庭用システムに適用され
る。
ＣＣＤ映像素子を、図３〜図６を用いて説明する。
数番目の水平ラインを奇数水平ラインといい、偶数番目
の水平ラインを偶数水平ラインという。
ＣＤ映像素子の構成を示す図である。１つのホトダイオ
ード３１が１つのＶＣＣＤ領域３２に対応して連続的に
接続され、各ホトダイオード３１は、出力される映像信
号電荷が一方向にのみＶＣＣＤ領域３２に転送されるよ
うにＶＣＣＤ領域３２に接続され、各ＶＣＣＤ領域３２
は、各ホトダイオード３１から生成された映像信号電荷
を、４相からなる第１〜第４ＶＣＣＤクロック信号Ｖφ
1〜Ｖφ4によって同時にＨＣＣＤ領域３３に転送される
ようにＨＣＣＤ領域３３に接続したものである。
は、出力ゲート３４、フローティングディフュージョン
領域３５、リセット ゲート電極３６、およびリセット
ドレイン３７を順次接続し、フローティング ディフュ
ージョン領域３５にはセンシング増幅器３８を接続した
ものである。
の一部分のレイアウトを示す図である。各ＶＣＣＤ領域
３２とホトダイオード３１との間には、チャネルストッ
プ領域（ここでは図示せず）が形成されている。また、
第１および第２ＶＣＣＤクロック信号Ｖφ1、Ｖφ2が印
加される奇数ゲート電極４０ａ、４０ｂが、奇数水平ラ
イン上に配列されたホトダイオード３１の各転送ゲート
電極４１に接続されるように、ＶＣＣＤ領域３２とチャ
ネルストップ領域の上部に形成され、また、第３および
第４ＶＣＣＤクロック信号Ｖφ3、Ｖφ4が印加される偶
数ゲート電極４２ａ、４２ｂが、偶数水平ライン上に配
列されたホトダイオード３１の各転送ゲート電極４３に
接続されるように、ＶＣＣＤ領域３２とチャネルストッ
プ領域の上部に形成されている。
は、所望の同一の形状に連続して反復形成することがで
き、かつ、これらの奇数ゲート電極４０と偶数ゲート電
極４２とは、図示しない絶縁物を介して互いに電気的に
絶縁されている。
数ゲート電極４０、偶数ゲート電極４２の材料として
は、例えば、多結晶シリコンを使用することができる。
ホトダイオード３１の下方に形成され、第２ＶＣＣＤク
ロック信号Ｖφ2が印加される第１奇数ゲート電極４０
ａと、奇数水平ラインのホトダイオード３１の上方に形
成され、第１ＶＣＣＤクロック信号Ｖφ1が印加され、
かつ、奇数水平ラインに形成されたホトダイオード３１
の転送ゲート電極４１に接続される第２奇数ゲート電極
４０ｂとからなる。
インのホトダイオード３１の下方に形成され、第４ＶＣ
ＣＤクロック信号Ｖφ4が印加される第１偶数ゲート電
極４２ａと、偶数水平ラインのホトダイオード３１の上
方に形成され、第３ＶＣＣＤクロック信号Ｖφ3が印加
され、かつ、偶数水平ラインに形成されたホトダイオー
ド３１の転送ゲート電極４３に接続される第２偶数ゲー
ト電極４２ｂとからなる。
ック信号Ｖφ1〜Ｖφ4は、偶数フィールドと奇数フィー
ルドとの２フィールドからなる。ＶＣＣＤ領域３２のク
ロック動作については後で詳述する。
面図である。ｎ型半導体基板４４の上にｐ型ウェル４５
が形成され、偶数水平ラインに形成されたｎ型ホトダイ
オード３１とｎ型ＶＣＣＤ領域３２とがチャネルストッ
プ領域３９を介して所定間隔をおいて接続された形態が
連続的に配列されている。ホトダイオード３１と各ＶＣ
ＣＤ領域３２との間の上部には電荷を転送するための転
送ゲート電極４１が形成され、各ＶＣＣＤ領域３２の表
面上には、第１ＶＣＣＤクロック信号Ｖφ1が印加され
る第２奇数ゲート電極４０ｂが奇数水平ラインのホトダ
イオード３１の各転送ゲート電極４１に接続されるよう
に形成されている。
通常、初期バイアスを印加するための高濃度ｐ型薄膜４
６が形成される。
ライン転送方式のＣＣＤ映像素子の動作について説明す
る。
ＣＤクロック信号電圧により、ホトダイオード３１にお
いて生成された映像信号電荷は、ＶＣＣＤ領域３２に転
送され、引き続いて、図３に示すＨＣＣＤ領域３３側に
転送される。
ロファイルを示す図である。
ＶＣＣＤクロック信号Ｖφ1の大きさによりＶＣＣＤ領
域３２における電位プロファイルは、図６に示すよう
に、変化する。すなわち、図６に示すように、ゲート電
極４０ｂに印加されるＶＣＣＤクロック信号電圧が電圧
Ｖ1からＶ4に下がると、ＶＣＣＤ領域３２における電位
プロファイルは漸次下がることがわかる。
型ウェル４５には、接地バイアス電圧０Ｖが印加され、
また、チャネルストップ領域３９にも同様に接地バイア
ス電圧０Ｖが印加されるので、図６に示すように、ＶＣ
ＣＤクロック信号電圧を電圧Ｖ3より下げてもＶＣＣＤ
領域３２における電位プロファイルはそれより下がらな
い。
らない点を通常ピニング電圧（Ｖp：pinning voltage）
という。
タライン転送方式のＣＣＤ映像素子においては、ＶＣＣ
Ｄクロック信号Ｖφ1の電圧が実際にＶ3より下がって
も、この負電圧は、ゲート電極４０ｂとＶＣＣＤ領域３
２との表面の間に形成される絶縁膜（図示省略）のみに
印加され、ＶＣＣＤ領域３２内においては全く影響を及
ばない。
はＶＣＣＤ出力信号のみによって決定されるので、いく
ら大きい負電圧をゲート電極に印加したとしても、ピニ
ング電圧を低下させることはできなかった。すなわち、
使用者が必要に応じて、ＶＣＣＤ領域における映像信号
電荷の転送効率を調節するのには調節範囲が狭かった。
したがって、ＶＣＣＤ領域における電位プロファイルの
転送幅には限界があるので、映像信号電荷の転送効率を
増大させるのが困難であった。
トランザクション オン エレクトロ デバイス 第38巻
ナンバー５ 1991年３月（ＩＥＥＥ Transaction on elr
ectro device VOL 38, No.５, May 1991）に示されてい
る。
てＶＣＣＤ領域における映像信号電荷の転送効率を増大
させることができるＣＣＤ映像素子を提供することにあ
る。
に、本発明のＣＣＤ映像素子は、第１導電型の半導体基
板内に、前記第１導電型と反対の導電型である第２導電
型のウェルが形成され、前記第２導電型ウェルの表面領
域に、前記第１導電型の光検出領域と前記第１導電型の
ＢＣＣＤ領域（埋込チャネル(Buried Channel) CCD）と
が交互に反復形成され、かつ、前記ＢＣＣＤ領域表面の
上記光検出領域と隣接する両側の領域に所定の幅の前記
第２導電型のチャネルストップ領域が形成され、前記チ
ャネルストップ領域に、ピニング電圧を印加するための
電極を備え、前記ＢＣＣＤ領域は、前記チャネルストッ
プ領域を包囲している部分の不純物濃度が他の部分より
低濃度に形成され、かつ、前記第２導電型ウェルは、前
記光検出領域においては浅く形成され、前記ＢＣＣＤ領
域においては深く形成されていることを特徴とする。
るための電極を介して使用者が所望の大きさの負電圧を
印加することにより、電位プロファイルの転送幅を増大
させることができ、したがって、電荷転送効率を増大さ
せることができる。
を、図面を用いて詳細に説明する。
子の要部断面図（従来の図５に対応する図）である。な
お、ＣＣＤ映像素子の基本的構成は従来の図３と同様で
あるが、断面構造は以下のように異なる。
ａは浅いウェル、２ｂは深いウェル、３はｎ型ホトダイ
オード（光検出領域）、４はｎ型ＶＣＣＤ領域（ＢＣＣ
Ｄ）、５は転送ゲート電極、６は高濃度ｐ型チャネルス
トップ領域、７はゲート電極、８は高濃度ｐ型薄膜、９
はピニング電圧印加端子、１０はシャッタ電圧印加電源
である。
し、ｐ型ウェル２の表面領域にｎ型ホトダイオード３と
ｎ型ＶＣＣＤ領域４とを交互に反復形成し、ｎ型ＶＣＣ
Ｄ領域４の表面のホトダイオード３と隣接する両側の領
域に所定の幅の高濃度ｐ型チャネルストップ領域６をそ
れぞれ形成したものである。
６には、図１のピニング電圧印加端子９で示すように、
ピニング電圧を印加するための電極（図示省略）が備え
られている。
を包囲している部分のｎ型ＶＣＣＤ領域４の不純物濃度
は、ｎ型ＶＣＣＤ領域４の他の部分の不純物濃度より低
く形成されており、他の部分より電位が高い。
像素子は次のように動作する。
と同様に、図１のゲート電極７に印加されるＶＣＣＤク
ロック信号電圧により、ホトダイオード３において生成
された映像信号電荷は、ＶＣＣＤ領域４に転送され、Ｖ
ＣＣＤ領域４に転送された映像信号電荷は、図３に示す
ようにＨＣＣＤ領域３３側に転送される。
ロファイルを示す図である。すなわち、ゲート電極７に
印加されるＶＣＣＤクロック信号電圧の大きさによるＶ
ＣＣＤ領域４における電位プロファイルを示すものであ
る。
印加されるＶＣＣＤクロック信号電圧がＶ1からＶ5に変
化すると、ＶＣＣＤ領域４の電位プロファイルは、徐々
に低下する。
ニング電圧は、ゲート電極７とＶＣＣＤ領域４との間に
設けられた図示しない酸化膜（ゲート絶縁膜）のみに印
加されるだけで、ＶＣＣＤ領域４の電位分布にはなんの
影響も及ぼさない。
に備えたピニング電圧印加端子９を介して負電圧を一定
に印加し、ＶＣＣＤクロック信号電圧を変化させると、
ピニング電圧が低下し、ＶＣＣＤ領域４の電位プロファ
イルも低下する。
でであったのが、本実施例においてはＶ1からＶ5まで変
化するようになり、結局ΔＶp程も低下することがわか
る。
チャネルストップ領域６のピニング電圧印加端子９を介
して使用者が所望の大きさの負電圧を印加することによ
り、電位プロファイルの転送幅を増大させることがで
き、したがって、電荷転送効率を増大させることができ
る。
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。
像素子によれば、電荷転送効率を増大させることがで
き、ＣＣＤ映像素子の性能を向上させることができる。
図である。
示す図である。
の構成を示す図である。
イアウトを示す図である。
示す図である。
ル、２ｂ…深いウェル、３…ｎ型ホトダイオード（光検
出領域）、４…ｎ型ＶＣＣＤ領域（ＢＣＣＤ）、５…転
送ゲート電極、６…高濃度ｐ型チャネルストップ領域、
７…ゲート電極、８…高濃度ｐ型薄膜、９…ピニング電
圧印加端子、１０…シャッタ電圧印加電源。
Claims (1)
- 【請求項１】第１導電型の半導体基板内に、前記第１導
電型と反対の導電型である第２導電型のウェルが形成さ
れ、前記第２導電型ウェルの表面領域に、前記第１導電
型の光検出領域と前記第１導電型のＢＣＣＤ領域とが交
互に反復形成され、かつ、前記ＢＣＣＤ領域表面の上記
光検出領域と隣接する両側の領域に所定の幅の前記第２
導電型のチャネルストップ領域が形成され、前記チャネ
ルストップ領域に、ピニング電圧を印加するための電極
を備え、前記ＢＣＣＤ領域は、前記チャネルストップ領
域を包囲している部分の不純物濃度が他の部分より低濃
度に形成され、かつ、前記第２導電型ウェルは、前記光
検出領域においては浅く形成され、前記ＢＣＣＤ領域に
おいては深く形成されていることを特徴とするＣＣＤ映
像素子。
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|---|---|---|---|
| KR1019910002472A KR920017285A (ko) | 1991-02-13 | 1991-02-13 | 피닝전압이 낮은 고체 촬상소자의 구조 |
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Publications (2)
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|---|---|---|---|
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1993
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