DE3851204T2

DE3851204T2 - Herstellungsverfahren einer integrierten Halbleiterschaltungsanordnung.

Info

Publication number: DE3851204T2
Application number: DE3851204T
Authority: DE
Inventors: Kousuke Okuyama
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-11-13
Filing date: 1988-11-04
Publication date: 1995-03-02
Anticipated expiration: 2008-11-05
Also published as: JPH01128564A; KR890008984A; EP0317136A2; JP2555103B2; DE3851204D1; US4898840A; HK27996A; EP0317136B1; KR0120926B1; EP0317136A3; US5063170A

Description

Die Erfindung betrifft ein Halbleiterbauelement in integrierter Schaltungstechnik sowie ein Verfahren zum Herstellen eines solchen Bauelements.
Festspeicher (ROMs) umfassen ein laterales Masken-ROM, das für Hochgeschwindigkeitsbetrieb von Vorteil ist, und ein vertikales Masken-ROM, das dadurch vorteilhaft ist, daß es mit hoher Dichte integriert werden kann.
In einem vertikalen Masken-ROM wurde zum Erzielen hoher Integrationsdichte eine Doppelschicht-Gatestruktur (Mehrfachgatestruktur) verwendet. Ein vertikales Masken-ROM mit Doppelschicht-Gatestruktur ist in der japanischen Patentoffenlegung Nr. 41188/1978 offenbart.
Die Doppelschicht-Gatestruktur besteht aus zweiten Gateelektroden, die zwischen ersten Gateelektroden angeordnet sind, die in Richtung der Gatelänge angeordnet sind, wobei ein vorgegebener Abstand eingehalten wird. Die ersten Gateelektroden bestehen aus einem Gateelektrodenmaterial (z. B. einem polykristallinem Siliziumfilm) einer ersten Schicht, und die zweiten Gateelektroden bestehen aus einem Gateelektrodenmaterial (einem polykristallinen Siliziumfilm) einer zweiten Schicht. Enden der ersten Gateelektroden und Enden der zweiten Gateelektroden überlappen einander mit einem Ausmaß, das der Toleranz zum Ausrichten der Maske bei einem Herstellschritt entspricht.
Ein solches vertikales Masken-ROM ermöglicht es, einen Teilbereich zu beseitigen, der dem Sourcebereich oder dem Drainbereich zwischen den ersten Gateelektroden und den zweiten Gateelektroden entspricht. So ermöglicht ein vertikales Masken-ROM dieses Typs eine Verringerung der Fläche des Speicherzellenfelds in Richtung der Gatelänge und demgemäß erlaubt es eine Erhöhung des Integrationsgrades.
Daten werden vor dem Ausbilden der ersten Gateelektroden und der zweiten Gateelektroden in ein vertikales Masken-ROM eingeschrieben. D.h., daß die Daten auf die nachfolgend beschriebene Weise in einen vertikalen Masken-ROM eingeschrieben werden.
Zunächst werden Störstoffe zum Einschreiben von Daten selektiv in Kanalausbildungsbereiche in der Hauptfläche eines Halbleitersubstrats eingebracht. Die Störstoffe zum Einschreiben von Daten bilden einen MISFET vom Verarmungstyp, mit einem Leitungstyp, der demjenigen des Halbleitersubstrats entgegengesetzt ist.
Dann werden erste Gateelektroden und zweite Gateelektroden an Positionen im Bereich ausgebildet, in dem die Störstoffe zum Einschreiben von Daten eingebracht sind.
Der Erfinder der vorliegenden Erfindung hat die vorstehend erörterten Bauelemente untersucht und herausgefunden, daß sie eine Anzahl von Schwierigkeiten aufweisen.
In einem vertikalen Masken-ROM, in das Daten vor dem Ausbilden der Gateelektroden eingeschrieben wurden, sind lange Zeitspannen erforderlich, um das Erzeugnis fertigzustellen, nachdem die Daten in den ROM eingeschrieben wurden.
Ein Beispiel für einen vertikalen Masken-ROM ist in JP-A-56- 150858 offenbart. In JP-A-56-150858 werden Störstoffe eingebracht, bevor die Elektroden hergestellt werden.
Bei einem solchen vertikalen Masken-ROM müssen die ersten Gateelektroden und die zweiten Gateelektroden an Positionen in den Bereichen ausgebildet werden, in denen die Störstoffe zum Einschreiben von Daten eingebracht wurden. Daher müssen die Gates in Richtung der Gatelänge und/oder die Größe des Bereichs, in die die Störstoffe zum Einschreiben von Daten eingebracht werden, eine Toleranz aufweisen, um die Maskierabweichung zwischen dem Bereich, in den Störstoffe zum Einschreiben von Daten eingebracht werden, und den ersten und zweiten Gateelektroden zu berücksichtigen. Wegen der vorstehend genannten Gründe kann der Integrationsgrad eines vertikalen Masken-ROMs nicht erhöht werden.
Ferner führt die Maskierabweichung zu einer Abweichung zwischen den Gates und den Kanalbereichen, was bewirkt, daß sich die Gatelänge wesentlich ändert. Daher erfährt die Steilheit (gm) eines eine Speicherzelle bildenden MISFETs eine Änderung. Dann kann beim Auslesen der Daten fehlerhafter Betrieb auftreten. Eine Schwankung in der Steilheit (gm), die vom Herstellprozeß abhängt, bewirkt, daß ein vertikaler Masken-ROM, in dem die Speicherzellen in Reihe geschaltet sind, fehlerhaft arbeitet.
Daher schafft die Erfindung ein Verfahren zur Herstellung eines Halbleiter-Festspeichers in integrierter Schaltungstechnik, umfassend
(a) einen Schritt, in dem in eine Oberfläche eines Halbleitermaterials eines ersten Leitfähigkeitstyps erste Störstoffe eines zu dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyps eingebracht werden,
(b) einen Schritt, in dem auf der Oberfläche des Halbleitermaterials ein Gateisolierfilm ausgebildet wird,
(c) einen Schritt, in dem auf dem Gateisolierfilm mehrere erste Leiterschichten in im wesentlichen gleichen seitlichen Abständen voneinander aufgebracht werden,
(d) einen nach den Schritten (a), (b) und (c) ausgeführten Schritt, in dem bei den mehreren ersten Leiterschichten auf dem Gateisolierfilm mehrere zweite Leiterschichten derart erzeugt werden, daß sie die ersten Leiterschichten teilweise überlappen,
wobei die ersten und die zweiten Leiterschichten Gateelektroden mehrerer in Reihe geschalteter MISFETs bilden und die Schwellenspannung jedes dieser MISFETs durch den Schritt (a) auf diejenige des Verarmungstyps eingestellt wird,
(e) einen Schritt, in dem über den ersten und den zweiten Leiterschichten eine Maskierschicht selektiv ausgebildet wird, und
(f) einen Schritt, in dem unter Verwendung der Maskierschicht als Maske zweite Störstoffe des ersten Leitfähigkeitstyps selektiv eingebracht werden, um die Schwellenspannung ausgewählter der mehreren MISFETs von der des Verarmungstyps in die des Anreicherungstyps zu ändern, wobei die zweiten Störstoffe durch die ersten und die zweiten Leiterschichten derart in die Oberfläche des Halbleitermaterials eingebracht werden, daß die zweiten Störstoffe in die Oberfläche des Halbleitermaterials unter solchen Teilen nicht eingebracht werden, wo die ersten und die zweiten Leiterschichten einander überlappen.
Es wird angemerkt, daß in JP-A-56-150860 ein Vorschlag dahingehend enthalten ist, alle MISFETs vom Verarmungstyp vor dem Ausbilden der Elektroden herzustellen und anschließend Störstoffe einzubringen, um einige dieser MISFETs in den Anreicherungstyp zu ändern, um Daten einzuschreiben. Jedoch beschäftigt sich JP-A-56-150860 mit einem lateralen Masken- ROM, weswegen bei den Elektroden keine Überlappung vorlag und die MISFETs seitlich getrennt waren.
Die Erfindung erlaubt es demgemäß, ein Bauelement auf eine Weise herzustellen, die die Zeit verringern kann, die zwischen dem Einschreiben von Daten bis zur Fertigstellung des Erzeugnisses bei einem Halbleiter-Bauelement mit integrierter Schaltungstechnik mit vertikalem Masken-ROM erforderlich ist.
Die Erfindung erlaubt auch die Herstellung eines Bauelements auf eine Weise, mit der es möglich ist, die Flächen zu verringern, die durch die Speicherzellen belegt werden, um den Integrationsgrad in einem Halbleiter-Bauelement mit integrierter Schaltungstechnik mit vertikalem Masken-ROM zu erhöhen.
Ferner schafft die Erfindung eine Technologie, durch die es möglich ist, zu verhindern, daß sich die Steilheit (gm) eines eine Speicherzelle bildenden MISFETs ändert, und zwar unabhängig vom Herstellprozeß zum Herstellen von Halbleiter- Bauelementen mit integrierter Schaltungstechnik mit vertikalem Masken-ROM.
So werden in einem Halbleiter-Bauelement in integrierter Schaltungstechnik mit Doppelschicht-Gatestruktur mit vertikalem Masken-ROM erste Gateelektroden und zweite Gateelektroden aufeinanderfolgend hergestellt und dann werden Störstoffe zum Einschreiben von Daten durch eine vorgegebene erste und/oder eine zweite Gateelektrode in einen Kanalausbildungsbereich eingebracht, um dadurch Daten zu schreiben.
Ferner können die Störstoffe zum Einschreiben von Daten eingebracht werden, ohne durch einen Teilbereich zu treten, in dem sich ein Ende einer ersten Gateelektrode und ein Ende einer zweiten Gateelektrode überlappen.
Es werden nun beispielhaft Ausführungsformen der Erfindung im einzelnen unter Bezugnahme auf die beigefügten Zeichnungen beschrieben, in denen:
Fig. 1 ein Diagramm einer Ersatzschaltung eines Speicherzelle-Teilbereichs und eines Randteilbereichs desselben in einem vertikalen Masken-ROM ist, das mit einem erfindungsgemäßen Verfahren hergestellt wurde;
Fig. 2 eine Draufsicht ist, die einen Hauptteilbereich des Speicherzellenfelds im vertikalen Masken-ROM veranschaulicht;
Fig. 3 eine Schnittdarstellung ist, die einen Hauptteilbereich der Struktur einer Speicherzelle im vertikalen Masken- ROM veranschaulicht;
Fig. 4 bis 8 Schnittdarstellungen sind, die Herstellschritte bei einem Verfahren zum Herstellen des vertikalen Masken- ROMs veranschaulichen;
Fig. 9 und 10 ein anderes Ausführungsbeispiel eines Verfahrens zum Herstellen eines vertikalen Masken-ROMs veranschaulichen;
Fig. 11 ein Blockdiagramm eines Mikrocomputers ist, an dem der vertikale Masken-ROM angebracht ist; und
Fig. 12 ein Diagramm ist, das vergrößert die Kanäle von MIS- FETs M&sub1; bis M&sub4; von Speicherzellen zeigt.
Fig. 1 ist ein Diagramm einer Ersatzschaltung eines vertikalen Masken-ROMs, das gemäß einem Ausführungsbeispiel der Erfindung hergestellt wurde.
Gemäß Fig. 1 sind in einem Speicherzellenfeld in einem vertikalen Masken-ROM Speicherzellen M1 bis M8 angeordnet, die aus MIS-Transistoren oder MISFETs (nachfolgend einfach als MISFETs bezeichnet) bestehen. Die Speicherzellen M1 bis M8 sind in Reihe geschaltet. Die Speicherzellen M1 bis M8 mit einer Achterzahl (oder 16, 32, . . . ) bilden eine Einheitsspeicherzelle-Reihe, die aus acht Bits (oder 16 Bits, 32 Bits, . . . , wie zweckentsprechend), bestehen.
Die Speicherzelle M besteht aus einem MISFET vom Verarmungstyp (erste Schwellenspannung), der einen Datenwert "0" bildet, oder vom Anreicherungstyp (zweite Schwellenspannung), der einen Datenwert "1" bildet. Wortleitungen WL, die sich in "Spalten"-Richtung erstrecken, sind mit den Gateelektroden der Speicherzellen M1 bis M8 verbunden, so daß die Speicherzellen M durch Signale auf den Wortleitungen WL leitend oder nichtleitend gemacht werden können. Ein Ende jeder Wortleitung WL ist mit einer X-Decodierschaltung Xdec verbunden.
Die Speicherzelle M1 in der Einheitsspeicherzelle-Reihe ist mit einer Datenleitung DL verbunden, die sich in Zeilenrichtung erstreckt. Der Drain des MISFETs der Speicherzelle M1 ist mit der Datenleitung DL verbunden, die sich in Zeilenrichtung erstreckt, und die Gateelektrode desselben ist über einen Vorlade-MISFET Qpc, der ein Vorladesignal Φpc erhält, mit einer Versorgungsspannung Vcc verbunden. Die Versorgungsspannung Vcc betreibt die Schaltung mit z. B. 5 Volt. Die Datenleitungen DL sind mit den Enden einer Seite mit einer gemeinsamen Datenleitung CD über MISFETs Qs verbunden, die Spaltenschalter bilden. Die Gateelektroden der MISFETs Qs sind mit einer Y-Decodierschaltung Ydec verbunden. Die Source des MISFETs, der die Speicherzelle M8 am anderen Ende der Speicherzellenreihe bildet, ist mit einer Bezugsspannung Vss verbunden. Die Bezugsspannung Vss der Schaltung ist z. B. das Massepotential (0 Volt). Wie es später beschrieben wird, werden die Versorgungsspannung Vcc und die Bezugsspannung Vss gemeinsam für mehrere Einheitsspeicherzelle-Reihen erzeugt, die in Spaltenrichtung angeordnet sind, wobei eine Verdrahtung für die Versorgungsspannung bzw. eine Verdrahtung für die Bezugsspannung gebildet ist.
Jedes Paar von Einheitsspeicherzelle-Reihen bildet in Zeilenrichtung symmetrische Form mit dem Vorlade-MISFET Qpc als Zentrum. Jedes Paar von Einheitsspeicherzelle-Reihen ist in Spaltenrichtung angeordnet, wobei dasselbe Muster beibehalten wird, um in Speicherzellenfeld zu bilden.
Fig. 2 ist ein Querschnitt, der einen Hauptteilbereich des Speicherzellenfelds im vertikalen Masken-ROM zeigt, und Fig. 3 ist ein Querschnitt entlang der Linie III-III in Fig. 2.
Gemäß den Fig. 2 und 3 weist der vertikale Masken-ROM ein Halbleitersubstrat (oder einen Wannenbereich) 1 vom p&supmin;-Typ aus einkristallinem Silizium auf. Ein Feldisolierfilm 2 und ein Kanalstopperbereich 3 vom p-Typ sind auf der Hauptfläche zwischen den Halbleiterelemente bildenden Bereichen des Halbleitersubstrats 1 vorhanden.
Der vertikale Masken-ROM beinhaltet Speicherzellen M&sub1;, M&sub3;, M&sub5;, M&sub7; in ungeradzahligen Spalten, wie durch das Halbleitersubstrat 1 gebildet, einen Gateisolierfilm 4 und eine Gateelektrode 5 sowie Speicherzellen M&sub2;, M&sub4;, M&sub6;, M&sub8; geradzahliger spalten, wie durch das Halbleitersubstrat 1 gebildet, einen Gateisolierfilm 6 und eine Gateelektrode 7. So verfügt die Speicherzelle über MIS-Struktur, die weder einen Halbleiterbereich enthält, der dem Sourcebereich eines MISFETs entspricht, noch einen Halbleiterbereich, der dem Drainbereich eines solchen entspricht.
Die Gateelektroden 5 von Speicherzellen M ungeradzahliger Spalten sind so angeordnet, daß sie einen vorgegebenen Abstand (Zwischenraum) in Richtung der Gatelänge (Zeilenrichtung in Fig. 2) aufrecht erhalten. Die Gateelektroden 5 werden in einem Gateelektrode-Herstellschritt für eine erste Schicht ausgebildet. Die Gateelektroden 5 bestehen z. B. aus einem Film aus polykristallinem Silizium mit einer Dicke von ungefähr 200 bis 300 nm. Alternativ können die Gateelektroden 5 aus einer einzelnen Schicht aus einem hochschmelzenden Metallsilizid(MoSi&sub2;, WSi&sub2;, TaSi&sub2;, TiSi&sub2;)-Film oder einem hochschmelzenden Metall(Mo, W, Ta, Ti)-Film bestehen, oder sie können aus einem Verbundfilm bestehen, der dadurch erhalten wird, daß ein Metallfilm auf einen Film aus polykristallinem Silizium laminiert wird. Wenn z. B. ein Polysilizidfilm durch Auflaminieren eines hochschmelzenden Metallsilizidfilms auf einen Film aus polykristallinem Silizium erhalten wird, sollte der Film aus polykristallinem Silizium eine Dicke von 150 bis 200 nm aufweisen und der hochschmelzende Metallsilizidfilm sollte eine Dicke von 150 bis 300 nm aufweisen.
Die Gateelektroden 7 von Speicherzellen M geradzahliger Spalten sind zwischen den ersten Gateelektroden 5 angeordnet. Enden der Gateelektroden 7 überlappen mit Enden der Gateelektroden 5 mit einem Ausmaß, das der Größe der Maskierungstoleranz (ungefähr 0,5 um) im Schritt des Ausbildens der Gateelektroden 5 entspricht. Die Gateelektroden 7 werden in einem Gateelektroden-Herstellschritt für eine zweite Schicht ausgebildet. Z.B. bestehen die Gateelektroden 7 aus einem Material, das demjenigen der Gateelektroden 5 entspricht, mit einer Dicke, die im wesentlichen dieselbe wie die der Gateelektroden 5 ist.
Die Gateelektroden 5 und die Gateelektroden 7 sind durch einen Isolier-Zwischenschichtfilm (z. B. einen Siliziumoxidfilm), der nicht mit einer Zahl bezeichnet ist, der aber auf der Oberfläche der Gateelektroden 5 ausgebildet ist, elektrisch voneinander isoliert.
Daten werden in die Speicherzellen M&sub3; und M&sub7; der Speicherzellen M ungeradzahliger Spalten sowie in die Speicherzellen M&sub2; und M&sub4; der Speicherzellen M geradzahliger Spalten eingeschrieben. Was die Speicherzellen M betrifft, in die Daten eingeschrieben werden, werden Störstoffe zum Einschreiben von Daten in den Kanalausbildungsbereich in der Hauptfläche des Halbleitersubstrats 1 eingebracht (in der Praxis wird dieser Bereich wärmebehandelt, um einen Halbleiterbereich vom p-Typ auszubilden). Die Speicherzelle M wurde vorab (vor dem Einschreiben eines Datenwerts) für eine Schwellenspannung vom Verarmungstyp ausgebildet; jedoch ändert sich die Schwellenspannung in eine solche vom Anreicherungstyp, wenn Störstoffe 9 zum Einschreiben von Daten eingebracht werden.
Der MISFET Qpc zum Auswählen der vorstehend genannten acht Stufen von Speicherzellen M wird durch das Halbleitersubstrat 1, den Gateisolierfilm 4, die Gateelektrode 5 (oder 7) und ein Paar Halbleiterbereiche 8 vom n&spplus;-Typ gebildet, die als Sourcebereich und Drainbereich verwendet werden. Die Speicherzellen M werden nahezu im selben Schritt hergestellt wie demjenigen zum Herstellen des MISFETs Qpc. Die Massepotentialverdrahtung Vss wird durch den Halbleiterbereich 8 gebildet.
Eine Bitleitung 12 ist über ein im Isolier-Zwischenschichtfilm 10 ausgebildetes Anschlußloch 11 mit einem Halbleiterbereich 8 des MISFETs Qpc verbunden. Der Isolier-Zwischenschichtfilm besteht z. B. aus einem Verbundfilm, der dadurch erhalten wird, daß ein BPSG-Film auf einem durch ein CVD- Verfahren hergestellten Siliziumoxidfilm ausgebildet wird. Die Bitleitung 12 besteht aus einem Aluminiumfilm oder einem Laminatfilm aus einer Aluminiumlegierung, der Cu und/oder Si zugesetzt sind, und einer Schicht aus einem hochschmelzenden Metallsilizid.
In Verbindung mit den Fig. 4 bis 8 (Querschnitte, die jeden der Herstellschritte zeigen) wird nun kurz ein Verfahren zum Herstellen eines solchen vertikalen Masken-ROMs und ein Verfahren zum Einschreiben von Daten beschrieben.
Zunächst wird ein Halbleitersubstrat 1 vom p&supmin;-Typ, das aus einkristallinem Silizium besteht, bereitgestellt. Das Halbleitersubstrat 1 verfügt über eine Oberflächenkonzentration von ungefähr 1·10¹² bis 2·10¹² Atome/cm².
Danach werden ein Feldisolierfilm 2 und ein Kanalstopperbereich 3 vom p-Typ auf der Hauptfläche zwischen den Halbleiterelement bildenden Bereichen des Halbleitersubstrats 1 ausgebildet.
Danach werden Störstoffe 13 zum Einstellen der Schwellenspannung in die Hauptfläche des MISFET bildenden Bereichs im Halbleitersubstrat 1 eingebracht. Die Störstoffe 13 können As&spplus;-Ionen sein, die mit einer Menge von z. B. ungefähr 2·10¹² bis 3·10¹² Atome/cm² mit ungefähr 60 bis 100 keV implantiert werden. Dank des Einbringens von Störstoffen 13 wird die Schwellenspannung auf diejenige des Verarmungstyps eingestellt.
Gemäß Fig. 4 wird ein Gateisolierfilm 4 auf dem eine Speicherzelle M bildenden Bereich und auf dem einen MISFET Qpc bildenden Bereich des Halbleitersubstrats 1 ausgebildet. Der Gateisolierfilm 4 besteht aus einem Siliziumoxidfilm, der durch thermische Oxidation der Hauptfläche des Halbleitersubstrats 1 bei einer Temperatur von 850ºC bis 900 ºC hergestellt wurde, und er weist eine Dicke von ungefähr 12,5 bis 30 nm auf.
Gemäß Fig. 5 werden Gateelektroden (erste Gateelektroden) 5 auf vorgegebenen Teilbereichen auf dem Gateisolierfilm 4 durch den Gateelektroden-Herstellschritt für die erste Schicht ausgebildet. Die Gateelektroden 5 bestehen in diesem Fall aus einer einzelnen Schicht eines Films aus polykristallinem Silizium. Der Film aus polykristallinem Silizium wird durch ein CVD-Verfahren ausgebildet. Bevor der Film aus polykristallinem Silizium einem Mustervorgang unterzogen wird, um Gateelektroden auszubilden, wird die Phosphorkonzentration in demselben durch eine Behandlung mit oder durch Implantation von Phosphorionen auf ungefähr 1·10²&sup0; Ato-me/cm&supmin;³ eingestellt. Danach werden die Gateelektroden 5 hergestellt, um Speicherzellen M ungeradzahliger Spalten auszubilden.
Danach werden die Oberfläche des Halbleitersubstrats und die Oberfläche der Gateelektroden bei 850ºC bis 900ºC thermisch oxidiert, um auf der Oberfläche des Halbleitersubstrats einen Siliziumoxidfilm mit einer Dicke von 12,5 bis 30 nm herzustellen und um auf der Oberfläche der Gateelektroden einen Siliziumoxidfilm mit einer Dicke von 100 bis 200 nm herzustellen. Die Oxidation wird unter Ausnutzung der Tatsache ausgeführt, daß die Oxidationsgeschwindigkeit eines Films aus polykristallinem Silizium, in das Phosphorionen eingebracht sind, größer ist als diejenige an der Oberfläche des Halbleitersubstrats. Auf den Oberflächen der Gateelektroden wird ein dicker Siliziumoxidfilm hergestellt, da dieser Siliziumoxidfilm als Isolier-Zwischenschichtfilm gegen die Gateelektroden der zweiten Schicht dient, um die Kapazität zu verringern, die gegen die Gateelektroden der zweiten Schicht gebildet wird.
Gemäß Fig. 6 werden die Gateelektroden (zweiten Gateelektroden) 7 durch den Gateelektroden-Herstellschritt für die zweite Schicht auf dem Gateisolierfilm 6 ausgebildet. Die Gateelektroden 7 werden durch einen Film aus polykristallinem Silizium auf eine Weise wie vorstehend beschrieben gebildet, und sie weisen dieselbe Dicke wie die Gateelektroden der ersten Schicht auf. Enden der Gateelektroden 7 überlappen mit Enden der Gateelektroden 5 mit einem Ausmaß, das der Größe der Maskiertoleranz im Herstellschritt entspricht. Durch Ausbilden der Gateelektroden 7 werden Speicherzellen M geradzahliger Spalten hergestellt.
Nachdem die Gateelektroden ausgebildet sind, werden die Oberflächen der Gateelektroden und die Oberfläche des Halbleitersubstrats thermisch oxidiert, um Siliziumoxidfilme mit einer Dicke von ungefähr 50 nm bzw. 10 bis 20 nm - auszubilden.
Danach werden unter Verwendung der Gateelektroden 5 und 7 als Masken zum Einbringen von Störstoffen Halbleiterbereiche 8 vom n&spplus;-Typ auf der Hauptfläche des Halbleitersubstrats 1 ausgebildet, wie in Fig. 7 dargestellt. Die Halbleiterbereiche 8 werden durch Implantieren von As&spplus;-Ionen oder p&spplus;-Ionen mit Mengen von 5·10¹&sup5; bis 1·10¹&sup6; Atome/cm² bei 80 keV oder 60 keV ausgebildet. Dank der Ausbildung der Halbleiterbereiche 8 wird ein MISFET Qpc zum Auswählen von Speicherzellen hergestellt (auf ähnliche Weise wird auch ein MISFET zum Bilden einer Peripherieschaltung ausgebildet).
Danach wird der Schritt zum Einschreiben von Daten ausgeführt. Zunächst wird eine Maske 14 auf allen Flächen der Gateelektroden 5 und 7 ausgebildet, um Störstoffe zum Einschreiben von Daten einzubringen. Die Maske 14 zum Einbringen von dateneinschreibenden Störstoffen verfügt über Öffnungen 14A, um die Oberflächen der Gateelektroden 5 oder der Gateelektroden 7 freizulegen. Wie in Fig. 8 dargestellt, sind die Innenwände der Öffnung 14A in Richtung der Gatelänge so ausgebildet, daß sie in einem Bereich positioniert sind (innerhalb der Größe der Maskiertoleranz in einem Herstellschritt), in dem ein Ende einer Gateelektrode 5 und ein Ende einer Gateelektrode 7 einander überlappen. Ferner sind die Innenwände der Öffnung 14A in der Richtung der Gatebreite so ausgebildet, daß sie an der Außenseite der Gatebreite der Speicherzelle M mit einem Ausmaß positioniert sind, das mindestens der Größe der Maskiertoleranz in den Herstellschritten entspricht. Die Maske 14 zum Einbringen der dateneinschreibenden Störstoffe besteht z. B. aus einem Photoresistfilm.
Unter Verwendung der Maske 14 zum Einbringen dateneinschreibender Störstoffe werden, wie in Fig. 8 dargestellt, Störstoffe 9 zum Einschreiben von Daten selektiv in die Kanalausbildungsbereiche unter den Gateelektroden 5 oder den Gateelektroden 7 durch Gateelektroden 5 von Speicherzellen M ungeradzahliger Spalten oder durch Gateelektroden 7 von Speicherzellen M geradzahliger Spalten, die durch die Öffnungen 14A freiliegen, eingebracht. Die Störstoffe 9 zum Schreiben von Daten bestehen aus B&spplus;-Ionen, die mit einer Konzentration von ungefähr 7·10¹² bis 9·10¹² Atome/cm² mit einer Energie von ungefähr 140 bis 160 keV implantiert werden. Wenn die Gateelektroden aus einem Polysilizid bestehen, liegt die Energie für die Ionenimplantation zwischen 140 und 300 keV. Unter solchen Bedingungen kann in den Kanalausbildungsbereichen unter den Gateelektroden 5 und/- oder den Gateelektroden 7 maximale Konzentration von Störstoffen 9 zum Einschreiben von Daten eingestellt werden. Die Störstoffe 9 zum Einschreiben von Daten werden nicht in die Hauptfläche des Halbleitersubstrats 1 unter denjenigen Teilbereichen eingebracht, wo Enden der Gateelektroden 5 und Enden der Gateelektroden 7 einander überlappen, da der Film in solchen Teilbereichen große Dicke aufweist. D.h., daß die Störstoffe 9 zum Einschreiben von Daten durch die Maske 14 zum Einbringen dateneinschreibender Störstoffe und durch die Überlappungsteilbereiche festgelegt werden, und sie werden auf selbstausgerichtete Weise unter den Gateelektroden 5 und/oder den Gateelektroden 7 in die Kanalausbildungsbereiche eingebracht. Die Störstoffe zum Einschreiben von Daten werden nach dem Einbringen durch Wärmebehandlung aktiviert. Das Einbringen von Störstoffen 9 zum Einschreiben von Daten ändert die Schwellenspannung der Speicherzelle M von derjenigen vom Verarmungstyp in diejenige vom Anreicherungstyp. Die Beziehung zwischen einem Störstoffbereich 19, der durch Störstoffe zum Einschreiben von Daten gebildet wird, die nach ihrem Einbringen durch Wärmebehandlung aktiviert wurden, und den Gateelektroden der ersten und zweiten Schicht wird nun unter Bezugnahme auf Fig. 12 beschrieben. Fig. 12 veranschaulicht MISFETs M&sub1; bis M&sub4;, die einen Teil von Speicherzellen bilden. Hierbei ist der Störstoffbereich, der durch Störstoffe gebildet wird, die zum Ausbilden von MIS- FETs vom Verarmungstyp eingebracht wurden, nicht dargestellt. Um MISFETs vom Anreicherungstyp auszubilden, werden Ionen aus in Fig. 12 mit "L" bezeichneten Bereichen implantiert. Störstoffe, die in die Oberfläche des Halbleitersubstrats implantiert wurden, werden zur Aktivierung durch Wärmebehandlung diffundiert, d. h. in Richtung der Gatelänge um einen gleichen Weg "w" diffundiert. Z.B. gilt für den MISFET M&sub3;, daß beide Enden des Störstoffbereichs 19 mit gleichem Abstand in Richtung der Gatelänge von den Enden der Gateelektrode der zweiten Schicht entfernt liegen. Wenn angenommen wird, daß eine imaginäre Linie c in der Mitte zwischen den Enden benachbarter Gateelektroden der zweiten Schicht liegt, liegen die Enden der Störstoffschicht 19 an Positionen zu beiden Seiten der imaginären Linie c, die von dieser durch den gleichen Abstand B getrennt sind.
So werden bei einem Halbleiter-Bauelement in integrierter Schaltungstechnik mit vertikalem Masken-ROM mit Doppelschicht-Gatestruktur die Gateelektroden 5 und die Gateelektroden 7 aufeinanderfolgend hergestellt, Störstoffe 9 werden durch vorgegebene Gateelektroden 5 und/oder Gateelektroden 7 in Kanalausbildungsbereiche eingebracht, um Daten einzuschreiben, nachdem die Gateelektroden 5 und die Gateelektroden 7 hergestellt wurden. Daher kann ein vertikaler Masken- ROM innerhalb kürzerer Zeitspannen als bei bekannten Bauelementen hergestellt werden.
Ferner werden Störstoffe 9 zum Einschreiben von Daten eingebracht, ohne daß sie durch Teilbereiche laufen, in denen Enden der Gateelektroden 5 und Enden der Gateelektroden 7 einander überlappen. So werden die Störstoffe 9 zum Einschreiben von Daten, da sie durch die Überlappungsbereiche festgelegt werden, nur unter vorgegebenen Gateelektroden 5 und/ oder Gateelektroden 7 in die Kanalausbildungsbereiche eingebracht. So werden die Störstoffe 9 zum Einschreiben von Daten auf eine Weise eingebracht, die gewährleistet, daß sie gegenüber den Gateelektroden 5 und/oder den Gateelektroden 7 selbstausgerichtet sind. Demgemäß kann die Fläche einer Speicherzelle M in Richtung der Gatelänge verringert werden, was es ermöglicht, den Integrationsgrad eines vertikalen Masken-ROMs zu erhöhen.
Die Kanallänge eines MISFETs, z. B. M&sub3;, wie durch die Gateelektroden der ersten Schicht gebildet, wird durch den Abstand zwischen den Gateelektroden der MISFETs M&sub2; und M&sub4; bestimmt. Daher ändert sich die Kanallänge nicht, und zwar unabhängig von einer Maskierabweichung; d. h., daß konstante Kanallänge erhalten wird. Anders gesagt wird immer eine konstante Steilheit (gm) erhalten.
Die Kanallänge eines MISFETs, z. B. M&sub2;, wie durch die Gateelektroden der zweiten Schicht gebildet, wird durch den Abstand zwischen den Gateelektroden der MISFETs M&sub1; und M&sub3; bestimmt. Daher werden MISFETs mit konstanter Steilheit (gm) erhalten, wie vorstehend beschrieben.
Nach dem Schritt des Einschreibens von Daten wird die Maske 14 zum Einbringen der dateneinschreibenden Störstoffe entfernt.
Dann wird ein SiO&sub2;-Film ausgebildet, der eine Dicke von 150 nm aufweist, und es wird ein BPSG(Borphosphorsilikatglas)- Film durch ein CVD-Verfahren ausgebildet, der eine Dicke von 40 nm aufweist, um aufeinanderfolgend einen isolierenden Zwischenschichtfilm 10 und Anschlußlöcher 11 auszubilden. Danach werden Bitleitungen 12 ausgebildet, wie in den Fig. 2 und 3 dargestellt und ein Plasmanitridfilm wird darauf mit einer Dicke von 1,2 um ausgebildet, um einen vertikalen Masken-ROM mit Doppelschicht-Gatestruktur gemäß dem Ausführungsbeispiel fertigzustellen. Die Bitleitungen bestehen aus einem Molybdänsilizidfilm mit einer Dicke von 15 bis 30 nm und einem darauf ausgebildeten Aluminiumfilm mit einer Dicke von 800 nm.
Bei einem vertikalen Masken-ROM, der durch das erfindungsgemäße Verfahren hergestellt wurde, kann der Schritt des Einschreibens von Daten ausgeführt werden, nachdem der Isolier- Zwischenschichtfilm 10 oder die Bitleitungen 12 ausgebildet wurden. Nachfolgend wird ein Ausführungsbeispiel beschrieben, bei dem der Schritt des Einschreibens von Daten ausgeführt wird, nachdem die Bitleitungen 12 ausgebildet wurden.
Nachdem die Schritte bis zum in Fig. 7 für das vorstehend erörterte Ausführungsbeispiel dargestellte Stadium abgeschlossen wurden, werden ein Isolier-Zwischenschichtfilm aus CVD-SiO&sub2; mit einer Dicke von ungefähr 150 nm und ein BPSG- Film mit einer Dicke von ungefähr 400 nm hergestellt, wie in Fig. 9 dargestellt, ohne daß der Schritt des Einschreibens von Daten ausgeführt wird. Dann wird ein Anschlußloch 11 im Drainbereich des MISFETs Qpc ausgebildet. Danach werden Bitleitungen aus einem Molybdänsilizidfilm mit einer Dicke von 15 bis 30 nm hergestellt und darauf wird ein Aluminiumfilm hergestellt, der Cu und Si enthält und eine Dicke von 800 nm aufweist. Ferner wird ein Schutzfilm aus Silan durch ein CVD-Verfahren mit einer Dicke von 100 bis 200 nm hergestellt. Ähnlich wie Fig. 3 ist Fig. 9 ein Querschnitt entlang der Linie III-III in Fig. 2.
Danach wird die Maske 14 zum Einbringen dateneinschreibender Störstoffe auf dem Schutzfilm 15 ausgebildet. Gemäß Fig. 10 werden die Störstoffe 9 zum Einschreiben von Daten durch Öffnungen 14A in der Maske 14 in die Kanalausbildungsbereiche vorgegebener Speicherzellen M eingebracht, um dadurch Daten einzuschreiben. Die Daten werden durch Implantieren von z. B. B&spplus;-Ionen mit einer Konzentration von ungefähr 7·10¹² bis 9·10¹² Atome/cm² mit einer Energie von ungefähr 300 keV eingeschrieben. Die Maske 14 zum Einbringen von Störstoffen zum Einschreiben von Daten besteht aus einem Photoresistfilm.
Der Schutzfilm 15 wird so ausgebildet, daß er einem Waschvorgang in den Schritten des Auftragens eines Photoresistfilms, des Entwickelns und des Ablösens standhält und auch einer Naßverarbeitung standhält, wie einer Behandlung mit einer Entwicklungslösung und einer Behandlung mit einer Ablöse-Lösung. D.h., daß der Schutzfilm 15 so ausgebildet wird, daß die Bitleitungen 13 (aus Aluminium oder einer Legierung daraus) nicht korrodieren.
Insbesondere tritt dann, wenn den Bitleitungen 13 Kupfer zugesetzt wird, um Stoffwanderung in diesen zu verringern, in einer Aluminiumlegierung leicht Korrosion auf. Der Schutzfilm gemäß der Erfindung ist für einen vertikalen Masken-ROM besonders wirkungsvoll, der eine Kupfer enthaltende Aluminiumlegierung verwendet.
Für den Schutzfilm besteht keine Beschränkung nur auf einen Silanfilm, sondern es kann z. B. ein Nitridfilm oder ein Film aus polykristallinem Silizium verwendet werden.
Nachdem die Daten eingeschrieben sind, wird die Maske 14 zum Einbringen der dateneinschreibenden Störstoffe entfernt. Danach wird ein Passivierungsfilm, der z. B. aus einem Plasmanitridfilm besteht, mit einer Dicke von ungefähr 1,2 um auf dem Schutzfilm 15 ausgebildet. Danach werden die dateneinschreibenden Störstoffe 9, die im Schritt des Einschreibens von Daten eingebracht wurden, aktiviert.
Gemäß diesem Ausführungsbeispiel kann die Zeit zum Fertigstellen des im vorstehenden Ausführungsbeispiel genannten Erzeugnisses weiter verkürzt werden.
Fig. 11 ist ein Blockdiagramm eines Mikrocomputers, an den der nach dem erfindungsgemäßen Verfahren hergestellte vertikale Masken-ROM angepaßt ist.
In Fig. 11 ist ein Halbleitersubstrat (Chip) 17 dargestellt, das aus einkristallinem Silizium vom p&supmin;-Typ besteht, mit einer Mehrzahl von Bondkontaktflecken 18, die um seinen Rand herum angeordnet sind. Ein Eingabe/Ausgabe-Schaltungsbereich I/O ist an der Innenseite der Bondkontaktflecken 18 vorhanden. Der in Fig. 11 dargestellte Chip 17 enthält einen Mikro-ROM, eine CPU (zentrale Verarbeitungseinheit), eine SCI (serielle Übertragungsschnittstelle), eine A/D(Analog/ Digital-Umsetzer)-Schaltung, einen Dual-RAM (Doppelport-Direktzugriffsspeicher), einen RAM, einen ROM, einen Timer 1, einen Timer 2 und einen Timer 3.
Wenn ein durch das erfindungsgemäße Verfahren hergestellter vertikaler ROM auf den Mikro-ROM und/oder den ROM angewandt wird, kann die Zeit zwischen dem Schritt des Einschreibens von Daten bis zum Fertigstellen des Erzeugnisses verringert werden.

Claims

1. Verfahren zur Herstellung eines Halbleiter-Festspeichers in integrierter Schaltungstechnik, umfassend

(a) einen Schritt, in dem in eine Oberfläche eines Halbleitermaterials (1) eines ersten Leitfähigkeitstyps erste Störstoffe (13) eines zu dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyps eingebracht werden,

(b) einen Schritt, in dem auf der Oberfläche des Halbleitermaterials (1) ein Gate-Isolierfilm (4, 6) ausgebildet wird,

(c) einen Schritt, in dem auf dem Gate-Isolierfilm (4) mehrere erste Leiterschichten (5) in im wesentlichen gleichen seitlichen Abständen voneinander auf gebracht werden,

(d) einen nach den Schritten (a), (b) und (c) ausgeführten Schritt, in dem bei den mehreren ersten Leiterschichten (5) auf dem Gate-Isolierfilm (6) mehrere zweite Leiterschichten (7) derart erzeugt werden, daß sie die ersten Leiterschichten (5) teilweise überlappen,

wobei die ersten und die zweiten Leiterschichten (5, 7) Gate-Elektroden mehrerer in Reihe geschalteter MISFETs bilden und die Schwellenspannung jedes dieser MISFETs durch den Schritt (a) auf diejenige des Verarmungstyps eingestellt wird,

(e) einen Schritt, in dem über den ersten und den zweiten Leiterschichten (5, 7) eine Maskierschicht (14) selektiv ausgebildet wird, und

(f) einen Schritt, in dem unter Verwendung der Maskierschicht (14) als Maske zweite Störstoffe (9) des ersten Leitfähigkeitstyps selektiv eingebracht werden, um die Schwellenspannung ausgewählter der mehreren MISFETs von der des Verarmungstyps in die des Anreicherungstyps zu ändern, wobei die zweiten Störstoffe (9) durch die ersten und die zweiten Leiterschichten (5, 7) derart in die Oberfläche des Halbleitermaterials (1) eingebracht werden, daß die zweiten Störstoffe (9) in die Oberfläche des Halbleitermaterials (1) unter solchen Teilen nicht eingebracht werden, wo die ersten und die zweiten Leiterschichten (5, 7) einander überlappen.

2. Verfahren nach Anspruch 1, ferner umfassend

(g) einen Schritt, in dem auf dem Halbleitermaterial (1) sowie auf den ersten und den zweiten Leiterschichten (5, 7) ein erster Isolierfilm (10) ausgebildet wird,

(h) einen Schritt, in dem auf dem ersten Isolierfilm (10) eine dritte Leiterschicht (12) selektiv ausgebildet wird,

(i) einen Schritt, in dem auf der dritten Leiterschicht (12) und dem ersten Isolierfilm (10) ein zweiter Isolierfilm (15) ausgebildet wird,

wobei die Schritte (g), (h) und (i) vor den Schritten (e) und (f) ausgeführt werden, und

wobei die Maskierschicht (14) auf dem zweiten Isolierfilm (15) ausgebildet wird, und

(j) einen Schritt, in dem die Maskierschicht (14) unter Verwendung des zweiten Isolierfilms (15) als Ätzverhinderungsfilm selektiv entfernt wird.

3. Verfahren nach Anspruch 2, wobei der Schritt, in dem der erste Isolierfilm (10) ausgebildet wird, aus einem Schritt besteht, in dem ein Siliziumoxidfilm erzeugt wird, sowie aus einem Schritt, in dem ein BPSG-Film erzeugt wird.

4. Verfahren nach Anspruch 2 oder 3, wobei der Schritt, in dem die dritte Leiterschicht (12) ausgebildet wird, aus einem Schritt besteht, in dem eine hochschmelzende Metallsilicid- Schicht erzeugt wird, sowie aus einem Schritt, in dem eine Aluminiumlegierungs-Schicht erzeugt wird.

5. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Maskierschicht (14) an Stellen, die ausgewählten der mehreren ersten Leiterschichten (5) und/oder der mehreren zweiten Leiterschichten (7) entsprechen, Öffnungen aufweist und die zweiten Störstoffe (9) des ersten Leitfähigkeitstyps in die Öffnungen eingebracht werden.

6. Verfahren nach einem der vorhergehenden Ansprüche, umfassend einen Schritt, in dem nach Abschluß des Schrittes (d) in

Enden an beiden Seiten der ersten und der zweiten Leiterschichten weitere Störstoffe (8) des zweiten Leitfähigkeitstyps eingebracht werden, die unter Verwendung der ersten und der zweiten Leiterschichten als Masken kontinuierlich ausgebildet werden.

7. Verfahren nach einem der vorhergehenden Ansprüche, wobei die zweiten Leiterschichten (7) derart erzeugt werden, daß die im wesentlichen die gleiche Filmdicke wie die ersten Leiterschichten aufweisen.

8. Verfahren nach einem der vorhergehenden Ansprüche, wobei der erste Leitfähigkeitstyp der p-Typ und der zweite Leitfähigkeitstyp der n-Typ ist.