DE3107543C2

DE3107543C2 -

Info

Publication number: DE3107543C2
Application number: DE3107543A
Authority: DE
Inventors: Shinji Shimizu; Kazuhiro Komori; Yasunobu Kosa; June Tokio/Tokyo Jp Sugiura
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1980-02-27
Filing date: 1981-02-27
Publication date: 1993-01-14
Also published as: JPS56120166A; US4651406A; DE3107543A1; US4471373A

Description

Die Erfindung bezieht sich auf eine integrierte Halbleiterschaltung nach dem Oberbegriff des Patentanspruchs 1, beispielsweise einen EPROM (elektrisch programmierbarer Festspeicher).

Im allgemeinen ist ein EPROM aus einem Speicherfeld teil und einem etwa eine Ein/Ausgabeschaltung und einen X-Y-Decodierer enthaltenden peripheren Schaltungsteil auf gebaut, die beide auf der Hauptfläche eines Halbleitereinkristall substrats ausgebildet sind, wobei der Speicherfeldteil MIS-(Metall-Isolator-Halbeiter-)Transistoren aufweist, bei denen jeweils eine Steuergate-Elektrode über einer Freischwebegate-Elektrode angeordnet ist, und der periphere Schaltungsteil um den Speicherfeldteil herum ausgebildet ist und ebenfalls MIS-Transistoren enthält.

Bei einem EPROM ergeben sich nun die folgenden Probleme. Bei dem EPROM, wie er oben beschrieben wurde, ist eine sogenannte Maßstabsverminderung erforderlich, bei der zur Erhöhung der Integrationsdichte und Arbeitsge schwindigkeit die Kanallänge (Gate-Länge) verkürzt und die Dicke des Gate-Oxidfilms verringert wird. Da jedoch beim Einschreiben in den Speicher eine höhere Spannung erforderlich ist als beim Lesen, enthält insbesondere der periphere Schaltungsteil einige Teile, bei denen eine Maßstabsverminderung unmöglich ist.

Beispielsweise beträgt bei einem n-Kanal-EPROM die Schreibspannung 25 V und die Lesespannung 5 V. Dement sprechend wird, in Anbetracht der Vereinfachung des Herstellungsprozesses, für alle MIS-Transistoren des peripheren Schaltungsteils ein Aufbau gewählt, der in der Lage ist, die Schreibspannung auszuhalten. Das heißt, die Gate-Oxidfilme der betreffenden MIS-Transistoren haben die vergleichsweise hohe Dicke von ungefähr 100 nm. Das macht es schwierig, hohe Lesegeschwindigkeiten zu verwirklichen.

Der Erfindung liegt die Aufgabe zugrunde, eine integrier te Halbleiterschaltung gemäß dem Oberbegriff des Patentan spruchs 1 anzugeben, die bei hoher Arbeitsgeschwindigkeit hohe Integrationsdichte und hohe Spannungsfestigkeit aufweist.

Die erfindungsgemäße Lösung dieser Aufgabe ist im Kenn zeichenteil des Patentanspruchs 1 angegeben.

Danach führt die bei den Lese-MISFETs vorgesehene kürzere Kanallänge zu einer höheren Integrationsdichte und einer höhe ren Arbeitsgeschwindigkeit. Der bei der geringeren Kanallänge bestehenden "Punch-through"-Gefahr (Kurzschluß zwischen Source- und Drain-Zonen) wird durch die höhere Dotierung des Kanals begegnet. Die mit der höheren Störstoffkonzentration einhergehende Verringerung der Arbeitsgeschwindigkeit wird durch die dünnere Gate-Isolierschicht kompensiert, die wegen der geringeren Lesespannung zur Verhinderung eines Durchbruchs zwischen Gate und Substrat ausreicht.

Bei den Schreib-MISFETs ist dagegen die durch die höhere Schreibspannung erforderliche höhere Spannungsfestigkeit durch die entsprechend dickere Gate-Isolierschicht gewährleistet. Die dadurch erhöhte Schwellenspannung und verringerte Arbeits geschwindigkeit wird durch die geringere Dotierung des Kanals kompensiert, während der oben beschriebene Punch-through-Ef fekt durch die größere Kanallänge beseitigt wird.

Aus DE-OS 27 43 422 ist eine Halbleiterschaltung mit Speicher-MISFETs und einer ebenfalls aus MISFETs aufgebauten peripheren Schaltung bekannt, wobei im Bereich der Speicher transistoren jeweils ein sogenanntes "Löschfenster" vorgesehen ist, innerhalb dessen die Dicke der Isolierschicht gegenüber der Isolierschicht im eigentlichen Kanalbereich des zugehöri gen Feldeffekttransistors verringert ist, um eine Verringerung der Schreib- und der Lösch-Spannung zu ermöglichen. Die am Schreib- bzw. am Löschvorgang beteiligten MISFETs der periphe ren Schaltung werden auch hier mit unterschiedlichen Spannun gen beaufschlagt; auf eine unterschiedliche Ausbildung dieser MISFETs enthält die Druckschrift jedoch keine Hinweise.

Aus US 35 02 950 ist es ferner bekannt, daß sich die Schwellenspannung eines MISFETs durch Verringerung der Dicke der Gate-Isolierschicht herabsetzen läßt und daß diese Maßnah me zu einer Verschlechterung anderer Eigenschaften, insbeson dere der Spannungsfestigkeit, führen kann. Bei einer dort an gegebenen Schaltung sind im gleichen Halbleitersubstrat MISFETs mit unterschiedlich dicken Gate-Isolierschichten ange ordnet, um sowohl im Verarbeitungsmodus als auch im Anreiche rungsmodus arbeitende Transistoren zur Verfügung zu stellen. Einer Herabsetzung der Spannungsfestigkeit bei den Transisto ren mit der dünneren Gate-Isolierschicht wird dadurch begeg net, daß sämtliche Gate-Isolierschichten aus zwei Lagen, nämlich einer SiO₂- und einer darüber befindlichen Al₂O₃- Schicht, aufgebaut werden.

Ausführungsformen der Erfindung werden im folgenden in Verbindung mit der beigefügten Zeichnung beschrieben. Auf dieser ist bzw. sind

Fig. 1 eine schematische Draufsicht einer EPROM- Vorrichtung;

Fig. 2 und 3 Schnittansichten, die jede den Prinzip aufbau zeigen;

Fig. 4 bis 18 Schnittansichten von Verfahrensstadien einer Ausführungsform des Verfahrens zur Herstellung einer EPROM-Vorrichtung;

Fig. 19 bis 26 Schnittansichten von Verfahrensstadien einer weiteren Ausführungsform des Verfahrens zur Her stellung einer EPROM-Vorrichtung;

Fig. 27 eine Draufsicht eines Speicherfeldteils; und

Fig. 28 eine Schnittansicht längs Linie B-B′ des in Fig. 27 gezeigten Speicherfeldteils.

Zunächst wird eine EPROM-Vorrichtung unter Bezugnahme auf die schematische Draufsicht der Fig. 1 beschrieben.

In Fig. 1 bezeichnet 1 ein Halbleitersubstrat (eine Halbleiterpastille aus einem Siliciumeinkristall. In einem Teil der Hauptfläche des Substrates 1 ist ein Speicherfeld teil 2 angeordnet, der aus einer Anzahl von MIS-Speicher transistoren aufgebaut ist, von denen jeder eine Gate- Elektrode eines Zweischichtenaufbaus, d. h. eine Freischwe begate-Elektrode und eine über der Freischwebegate-Elektrode liegende Steuergate-Elektrode aufweist. Um den Speicherfeld teil herum sind eine Decodierschaltung 3, eine Ein/Ausgabe schaltung 4 usw., die aus Anreicherungs-MIS-Transistoren mit hoher Steh spannung usw. aufgebaut sind, als periphere Schaltungs teile angeordnet. Anschlußelektroden 5 für externe Verbindungen sind längs Randkantenbereichen des Substrats 1 angeordnet.

Fig. 2 ist eine Modell-Schnittansicht, die den Prinzip aufbau der EPROM-Vorrichtung gemäß der Erfindung zeigt. In der Figur bezeichnet A den MIS-Speichertransistor des Speicherteils, B und C bezeichnen MIS-Transistoren der peripheren Schaltungsteile, von denen der Transistor B für eine Schaltung des Niederspannungstyps, beispiels weise des 5 V-Typs, und der Transistor C für eine Schaltung eines Hochspannungstyps, beispielsweise des 25 V-Typs, verwendet wird. Der Transistor A des Speicherteils weist auf einem P-Substrat 1 einen verhältnismäßig dünnen Gate- Oxidfilm I_t1 (50 nm) eine erste Gate-Schicht G_F aus poly kristallinem Silicium, einen verhältnismäßig dicken Zwischenschicht-Oxidfilm I_t2 (120 nm) und eine zweite Gate- Schicht G_C aus polykristallinem Silicium auf. Der MIS-Tran sistor B des peripheren Schaltungsteils weist eine Gate- Elektrode G₁ aus polykristallinem Silicium auf, die auf dem P-Substrat 1 über den verhältnismäßig dünnen Gate- Oxidfilm I_t1 (50 nm) ausgebildet ist. Der MIS-Transistor C weist eine Gate-Elektrode G₂ aus polykristallinem Silicium auf, die auf dem P-Substrat 1 über den verhält nismäßig dicken Gate-Oxidfilm I_t2 (100 nm) ausgebildet ist. Die Gates G₁ und G₂ aus polykristallinem Silicium in den einzelnen MIS-Transistoren B und C werden durch Musterung einer polykristallinen Siliciumschicht zur Ausbildung der ersten Gate-Schicht G_F aus polykristallinem Silicium der MIS-Speichertransistoren des Speicherteils, d. h. einer ersten Leiterschicht, ausgebildet.

Fig. 3 zeigt eine Abwandlung der EPROM-Vorrichtug der Fig. 2. Ein Punkt, in dem sich dieser Aufbau von demjenigen der Fig. 2 unterscheidet, besteht darin, daß bei den MIS-Transistoren B und C der peripheren Teile das Gate G₁ aus polykristallinem Silicium und das Gate G₂ aus polykristallinem Silicium durch Musterung einer polykristallinen Siliciumschicht zur Ausbildung der zweiten Gate-Schicht G_C aus polykristallinem Silicium der MIS- Speichertransistoren des Speicherteils, d. h. einer zweiten Leiterschicht, ausgebildet werden.

Bei der oben beschriebenen integrierten Halbleiter schaltungsvorrichtung gemäß der Erfindung weist der MIS- Transistor B des Niederspannungstyps zur Durchführung eines Lesevorgangs einen verhältnismäßig dünnen Gate-Oxidfilm und eine Kanallänge von ungefähr 3 µm, die damit ver hältnismäßig kurz ist, auf, so daß mit ihm das Lesen mit hoher Geschwindigkeit durchgeführt werden kann. Umgekehrt weist der MIS-Transistor C des Hochspannungstyps zur Durchführung eines Schreibvorganges einen verhältnis mäßig dicken Gate-Oxidfilm und eine Kanallänge von unge fähr 5 µm, die damit verhältnismäßig lang ist, auf, so daß er einen Aufbau hat, der in zufriedenstellender Weise die Schreibspannung aushält. Wie oben beschrieben, hat die integrierte Halbleiterschaltungsvorrichtung gemäß der Erfindung einen schnellen und dichten Aufbau, der für EPROMs sehr geeignet ist.

Bei der oben beschriebenen integrierten Halbleiter schaltungsvorrichtung sind die Gate-Elektroden der ein zelnen MIS-Transistoren B und C der peripheren Schaltungs teile aus den gleichen Bestandteilen wie entweder die erste Schicht oder die zweite Schicht der Gate-Elektroden der MIS-Speichertransistoren des Speicherteils aufgebaut, wodurch bei der Herstellung der Vorrichtung das Verfahren vereinfacht werden kann und die Schwellenspannungen (V_th) der eine Schreibschaltung aufbauenden MIS-Transistoren und der eine Leseschaltung aufbauenden MIS-Transistoren auf die erforderlichen Werte gesteuert und eingestellt werden können.

Nach dem erfindungsgemäßen Verfahren zur Herstellung einer integrierten Halbleiterschaltungsvorrichtung wird zur Ausbildung von Gate-Oxidfilmen unterschiedlicher Dicken auf ein und demselben Halbleitersubstrat ein Gate- Oxidfilm auf verschiedenen Teilen einer Hauptfläche des Halbleitersubstrats ausgebildet, wonach der Gate-Oxid film in anderen als dem zu verdickenden Teil einmal ent fernt und eine Gate-Oxidation erneut durchgeführt wird. Ferner wird bei obigem Verfahren zur Einstellung der Schwellenspannungen (V_th) eines den dicken Oxidfilm auf weisenden Gates und eines den dünnen Oxidfilm aufweisenden Gates nach der ersten Gate-Oxidation ein Fremdstoff in den Teil, der nicht der zu verdickende ist, ionenimplantiert, wobei nach der darauffolgenden Gate-Oxidation die Ionenim plantation erneut durchgeführt wird, wodurch die Fremd stoffkonzentration unter dem dicken Gate-Oxidfilm niedriger gehalten wird als diejenige unter dem dünnen Gate-Oxidfilm.

Im folgenden wird unter Bezugnahme auf die in den Fig. 4 bis 18 im Schnitt dargestellten Verfahrensstadien eine Ausführungsform 1 für den Fall beschrieben, daß das erfindungsgemäße Verfahren zur Herstellung einer inte grierten Halbleiterschaltungssvorrichtung auf eine EPROM- Vorrichtung angewandt wird.

Ausführungsform 1

a) Wie in Fig. 4 gezeigt, wird auf der Oberfläche eines p-Si-(Silicium-)Einkristallsubstrats 10 ein SiO₂-(Silicium dioxid-)Film 11 einer Dicke von 50 nm durch thermische Oxidation der Oberfläche ausgebildet. Ferner wird ein Si₃N₄-(Siliciumnitrid-)Film 12 einer Dicke von ungefähr 150 nm auf der Oberfläche des SiO₂-Films 11 ausgebildet.

b) Wie in Fig. 5 gezeigt, wird zur Ausbildung von p⁺- Kanalstoppern, die parasitäre Kanäle innerhalb derjenigen Oberflächenteile des Substrats 10 verhindern, die iso lierenden Inselbereiche werden sollen, der Si₃N₄-Film 12 unter Verwendung eines Photoresist-Films 13 als Maske selektiv geätzt und entfernt, wonach ein p-Fremdstoff, beispielsweise Bor, in das Substrat durch den SiO₂-Film 11 mittels Ionenimplantation eingeführt wird, wodurch die p⁺- Kanalstopper 14a, 14b, 14c und 14d ausgebildet werden.

c) Wie in Fig. 6 gezeigt, wird der Photoresist-Film 13 entfernt, wonach das Substrat 10 in oxidierender Atmosphäre erwärmt wird. Auf diese Weise werden diejenigen Oberflächen teile des Substrats 10, auf denen der Si₃N₄-Film 12 nicht ausgebildet ist (p⁺-Kanalstopper 14a, 14b, 14c und 14d), oxidiert und mit SiO₂-Filmen zur Isoliertrennung (im folgenden als "Feld-SiO₂-Filme" bezeichnet) 15a, 15b, 15c und 15d einer Dicke von 1000 nm versehen. Diese Feld-SiO₂- Filme 15a, 15b, 15c und 15d unterteilen die Oberfläche des Substrats 10 in mehrere Bereiche (A, B, C, und D). Von diesen wird der Bereich A ein Speicherbereich, in dem eine Anzahl von MIS-Speichertransistoren angeordnet ist, der Bereich B ein Niederspannungs-(5 V-)Bereich, in welchem ein eine Leseschaltung aufbauender MIS-Transistor angeordnet ist, der Bereich C ein Hochspannungs-(25 V-)Bereich, in dem ein eine Schreibschaltung aufbauender MIS-Transistor an geordnet ist, und der Bereich D ein Bereich mit hoher Stehspannung, in dem ein MIS-Transistor mit einer Zwei schichten-Gate-Elektrode angeordnet ist.

d) Wie in Fig. 7 gezeigt, werden der Si₃N₄-Film 12 und der darunterliegende SiO₂-Film 11 zur Freilegung der Oberfläche des Substrates 10 vollständig entfernt, wonach die freigelegte Oberfläche des Substrats 10 (mit trockenem O₂ bei 1000°C für 110 min) thermisch oxidiert wird, um so Gate-SiO₂-Filme 16a, 16b, 16c und 16d einer Dicke von ungefähr 80 nm auszubilden.

e) Um die auf den Bereichen A und B ausgebildeten Gate- SiO₂-Filme 16a und 16b zu entfernen und die auf den Be reichen C und D ausgebildeten SiO₂-Filme 16c und 16d zu belassen, wird in der in Fig. 8 gezeigten Weise ein Photo resist-Film 17 selektiv auf dem Substrat 10 ausgebildet. Vor dem Ätzen und Entfernen der Gate-SiO₂-Filme 16a und 16b unter Verwendung des Photoresist-Films 17 als Maske wird vorausgehend eine Fremdstoffeinführung zur Bestimmung der Schwellenspannungen der Speichertransistoren und der peri pheren Transistoren in einer solchen Weise durchgeführt, daß unter Verwendung des Photoresist-Films 17 als Maske der Fremdstoff Bor in das Substrat 10 durch die Gate-SiO₂- Filme 16a und 16b der Bereiche A und B hindurch mittels Ionenimplan tation eingeführt wird. Die Implantationsenergie beträgt dabei ungeführ 70 keV. Die Fremdstoffkonzentration der Oberfläche des Substrats (Bereiche A und B), in die der Borfremdstoff eingeführt wird, beträgt ungefähr 2x10¹¹ Atome/cm². Bor wird nicht in die Oberfläche des Substrats unter den Feld-SiO₂-Filmen 15a, 15b, 15c und 15d und dem Photoresist-Film eingeführt.

f) Wie in Fig. 9 gezeigt, werden die SiO₂-Filme 16a und 16b, die nicht durch den Photoresist-Film 17 abgedeckt sind, zur Freilegung der Substratoberfläche geätzt.

g) Nach dem Entfernen des Photoresist-Films 17 wird (mit trockem O₂ bei 1000°C für 60 min) eine Gate-Oxidation, wie in Fig. 10 gezeigt, erneut durchgeführt. Durch diese Gate-Oxidation werden SiO₂-Filme 16a′ und 16b′ einer Dicke von ungefähr 50 nm auf den Bereichen A und B in denen die Substratoberfläche freigelegt ist, ausgebildet. Andererseits wachsen in den Bereichen C und D die Gate- SiO₂-Filme noch weiter, wobei die Dicken der entstehenden SiO₂- Filme 16c′ und 16d′ ungefähr 100 nm werden. Danach wird zur Steuerung der Schwellenspannung des MIS-Transistors des Hochspannungsteils auf einen gewünschten Wert Bor als Fremd stoff in das Substrat 10 durch den Gate-SiO₂-Film 16c′ des Bereichs C hindurch durch Ionenimplantation implantiert. Bei dieser Ionenimplantation wird keinerlei Maske wie etwa ein Photoresist-Film für eine selektive Ionenimplanta tion verwendet, weshalb der Fremdstoff Bor auch in das den Bereichen A, B und D entsprechende Substrat 10 durch die Gate-SiO₂-Filme 16a′, 16b′ und 16d′ hindurch eingeführt wird. Die Implantationsenergie beträgt dabei ungefähr 70 keV. Die Fremdstoffkonzentration der Substratoberfläche, in die der Borfremdstoff eingeführt wird, beträgt ungefähr 2×10¹¹ Atome/cm² in Teilen der Bereiche C und D. Andererseits wurde in den Bereichen A und B die vorangehende Fremdstoff einführung wie vorhin angegeben durchgeführt, weshalb die Fremdstoffkonzentration dort zu 4×10¹¹ Atome/cm² wird. Durch die Fremdstoffeinführung in diesem Verfahrens schritt werden die Schwellenspannungen der MIS-Transistoren des Speicherteils, des Niederspannungsteils und des Teils mit hoher Stehspannung ebenfalls auf die gewünschten Werte gesteuert.

Nach dieser Ausführungsform werden ungeachtet der Tatsache, daß die Dicken der Gate-SiO₂-Filme des Nieder spannungsteils (Bereich B) und des Hochspannungsteils (Bereich C) unterschiedlich sind, die Werte der Schwellen spannungen der in den betreffenden Teilen ausgebildeten Transistoren ungefähr gleich, weil die Oberflächen-Fremd stoffkonzentration des Substrats unterschiedlich ist.

In Fällen, wo im Verfahrensschritt (e) nach Ausbildung des Photoresist-Films 17 keine Ionenimplantation durch geführt wird, d. h. in Fällen, wo die Schwellenspannungen der im Niederspannungsteil und im Hochspannungsteil aus zubildenden Transistoren nicht gleich gemacht werden müssen, besteht der Hauptzweck der Fremdstoffeinführung im Ver fahrensschritt (g) darin, die Schwellenspannungen der MIS-Transistoren des Speicherteils, des Niederspannungs teils und des Teils mit hoher Stehspannung auf die gewünsch ten Werte zu steuern. Daher wird die Fremdstoffkonzentration der Substratoberfläche in den Bereichen A bis D zu 4×10¹¹ Atome/cm² gemacht.

h) Zur Ausbildung der Freischwebegate-Elektroden der MIS- Transistoren des Speicherteils, der Gate-Elektroden der MIS- Transistoren des peripheren Schaltungsteils und zur Aus bildung einer notwendigen Verdrahtungsschicht wird eine polykristalline Si-(Silicium-)Schicht 21 einer Dicke von 350 nm auf dem Substrat 10 durch CVD (chemische Gasphasen abscheidung) ausgebildet. Wie in Fig. 11 gezeigt, wird unter Verwendung eines Photoresist-Films 22 als Maske die poly kristalline Si-Schicht 21 durch chemische Ätzung oder der gleichen zur Ausbildung der Gate-Elektroden G₁, G₂ und G₃ der MIS-Transistoren innerhalb des peripheren Schaltungs teils und zur Ausbildung einer Verdrahtungsschicht L₁ selektiv entfernt. Die polykristalline Si-Schicht 21, die Gate-Elektroden G₁, G₂ und G₃ und die Verdrahtungsschicht L₁ werden zur Herstellung eines niedrigen Schichtwider stands mit Phosphor als Fremdstoff dotiert. Die Phosphor dotierung wird vor Abscheidung des Photoresist-Films 22 durchgeführt. Diese Dotierung mit Phosphor kann jedoch auch ohne weiteres nach Ausbildung der Gate-Elektrode und der Verdrahtungsschicht und Entfernung des Photoresist- Films 22 ausgeführt werden.

i) Wie in Fig. 12 gezeigt, wird nach Entfernen des Photo resist-Films 22 das Substrat 10 in trockener O₂-Atmosphäre wärmebehandelt (auf 1000°C, 110 min). Das Ergebnis ist, daß die betreffenden Oberflächen der polykristallinen Si- Schicht 21, der Gate-Elektroden G₁, G₂ und G₃ und der Verdrahtungsschicht L₁ oxidiert und SiO₂-Filme 23a, 23b, 23c, 23d und 23e einer Dicke von ungefähr 120 nm auf den Schichten und den Elektroden ausgebildet werden. Diese SiO₂-Filme spielen die Rolle von Zwischenschicht- Isolationsfilmen.

j) Es wird eine zweite Schicht 24 aus polykristallinem Si durch CVD auf dem Substrat 10 in dem in Fig. 12 gezeigten Zustand ausgebildet. Die Dicke der polykristallinen Si-Schicht 24 be trägt ungeführt 350 nm. Die polykristalline Si-Schicht 24 wird mit Phos phor dotiert, um ihr einen niedrigen spezifischen Widerstand zu verleihen. Danach werden, wie in Fig. 13 gezeigt, unter Verwendung eines Photoresist- Films 25 als Maske die polykristalline Si-Schicht 24, der SiO₂-Film 23a und die polykristalline Si-Schicht 21 zur Ausbildung der Steuergate-Elektroden CG₁ und CG₂ und der Freischwebegate-Elektroden FG₁ und FG₂ der MIS-Speicher transistoren sukzessiv und selektiv geätzt.

k) Nach Entfernen des Photoresist-Films 25 wird der Gate-SiO₂-Film 16a′ geätzt. Wie in Fig. 14 gezeigt, wird unter Verwendung eines erneut ausgebildeten Photoresist- Films 26 als Maske die polykristalline Si-Schicht 24 zur Ausbildung von Verdrahtungsschichten L₂ und L₃ für den Anschluß der MIS-Transistoren des peripheren Teils und einer versetzten Gate-Elektrode G₄ selektiv geätzt. Ferner werden die freiliegenden SiO₂-Filme 23b, 23c und 23e und Gate-SiO₂-Filme 16b′, 16c′ und 16D′ vollständig geätzt und entfernt.

l) Wie in Fig. 15 gezeigt, wird nach Entfernen des Photoresist-Films 26 das Substrat 10 in trockenem O₂ bei 1000°C für 30 min erwärmt, wobei ein SiO₂-Film 27a einer Dicke von ungefähr 50 nm auf den Oberflächen der Gate-Elektroden CG₁, CG₂, G₁, G₂, G₃ und G₄ und der Verdrahtungsschichten L₂ und L₃ und ein SiO₂-Films 27b einer Dicke von ungefähr 30 nm auf den freiliegenden Ober flächenteilen des Substrats 10 ausgebildet werden. Danach wird unter Verwendung der Gate-Elektroden CG₁, CG₂, G₁, G₂, G₃ und G₄ und der Feld-SiO₂-Filme 15a, 15b, 15c und 15d ein n-Fremdstoff wie Phosphor und Arsen selektiv durch den SiO₂-Film 27b mittels Ionenimplantation in das Substrat 10 eingeführt. Danach wird das Substrat 10 einer Wärmebe handlung unterworfen, um so den eingeführten Fremdstoff im Substrat 10 auszubreiten und zu diffundieren und n⁺- Source-Bereiche S₁, S₂, S₃, S₄ sowie n⁺-Drain-Bereiche D₁, D₂, D₃, D₄ einer bestimmten Dicke auszubilden. Die Ausdehnungsdiffusion kann auch durch Wärmebehandlung des Substrats 10 nach Abscheiden eines PSG-Films im später noch zu beschreibenden Verfahrensschritt (n) durchgeführt werden. Beim Ausbilden der Source-Bereiche S₁, S₂, . . . und der Drain-Bereiche D₁, D₂, . . . kann die Einführung des Fremd stoffes durch Ionenimplantation auch durch eine Maßnahme ersetzt werden, bei der nach Entfernen des Photoresist- Films 26 Phosphor oder Arsen auf der freiliegenden Ober fläche des Substrats 10 abgeschieden und außerdem einer Ausdehnungsdiffusion unterworfen wird. Die Tiefe dieser Bereiche beträgt 0,3 bis O,5 µm, ihre Oberflächen-Fremd stoffkonzentration 10¹⁵ bis 10¹⁶ Atome/cm².

m) Wie in Fig. 16 gezeigt, wird zur leichten Ausbildung später noch zu erwähnender Kontaktlöcher der über den Source-Bereichen S₂, S₃ und S₄ sowie den Drain-Bereichen D₁, D₂, D₃ und D₄ liegende SiO₂-Film 27b under Verwendung eines Photoresist-Films 28 als Maske selektiv geätzt und entfernt.

n) Wie in Fig. 17 gezeigt, wird der Photoresist-Film 28 entfernt, wonach ein Phosphosilicatglas-(PSG-)Film 29 auf dem Substrat 10 zur Stabilisierung der Substratoberfläche und zur Zwischenschicht-Isolation ausgebildet wird. Die Dicke des PSG-Films 29 beträgt ungefähr 600 nm. Unter Verwendung eines Photoresist-Films 30 als Maske wird der PSG-Film 29 zur Ausbildung der Kontaktlöcher H₁, H₂, H₃, . . . und H₇ selektiv geätzt und entfernt.

o) Wie in Fig. 18 gezeigt, wird nach Entfernen des Photoresist-Films 30 Al (Aluminium) auf das Substrat 10 aufgedampft und zur Ausbildung einer Verdrahtungsschicht 31 gemustert. Obwohl nicht gezeigt, werden die Gate-Elek troden G₃ und G₄ durch die Al-Verdrahtungsschicht mit einander verbunden.

Durch das soweit beschriebene Verfahren werden die MIS-Transistoren Q₁ und Q₂ des Speicherteils und der Anreicherungs-MIS-Transistor Q_E1 für das Lesen, der Anreicherungs-MIS-Transistor Q_E2 für das Schreiben und der Anreicherungs-MIS-Transistor Q_E3 mit hoher Steh spannung, welche die MIS-Transistoren des peripheren Teils sind, ausgebildet.

Die funktionellen Wirkungen obiger Ausführungsform werden nun erläutert.

1) Wie aus Fig. 10 ersichtlich, wird durch Durchführen der thermischen Oxidation der Gate-SiO-Film 16b′ im Bereich B erneut ausgebildet und gleichzeitig der Gate- SiO₂-Film 16c zur Ausbildung des Gate-SiO-Films 16c′ im Be reich C weiter gezogen bzw. verdickt. Dementsprechend lassen sich die Gate-SiO₂-Filme 16b′ und 16c′ ungleicher Dicke leicht auf der Hauptfläche des einzigen Substrates 10 ausbilden.

2) Die Gate-Elektroden G₁, G₂ und G₃ der Transistoren des peripheren Schaltungsteils können durch selektives Ätzen der ersten Schicht 21 aus polykristallinem Si, die zu Beginn des Verfahrensschritts (h) ausgebildet worden ist, ausgebildet werden. Aus diesem Grund verhindert, selbst wenn beim Ausbilden des SiO₂-Films 23a als Zwischenschicht- Isolationsfilm auf der Oberfläche der ersten Schicht 21 aus polykristallinem Si im Speicherteil (Bereich A) im Verfahrensschritt (i) der Phosphor eine Herausdiffusion aus der mit Phosphor dotierten ersten polykristallinen Si- Schicht durchmacht, das Vorhandensein der Gate-Elektroden G₁, G₂ und G₃, daß Phosphor in das Substrat unterhalb der Gate-Elektroden G₁, G₂ und G₃ eingeführt wird. Dem entsprechend werden die Fremdstoffkonzentrationen der Substratoberfläche der Bereiche B, C und D durch die Herausdiffusion nicht verändert. Im peripheren Schaltungs teil erhält man daher Transistoren mit stabilen Schwellen spannungen.

3) Die Fremdstoffkonzentrationen der Substratoberflächen teile, die unter den dünnen Gate-SiO₂-Filmen 16a′ und 16b′ liegen, werden durch die zweimalige Ionenimplantation ange hoben. Daher können bei diesen in den Substratoberflächenteilen ausgebildeten MIS-Transistoren die Source- Drain-Abstände bzw. Kanallängen kurz gehalten werden. Dies ermöglichst die Herstellung einer integrierten Halbleiterschaltung mit ausgezeichneten elektrischen Eigenschaften und mit hoher Integrationsdichte.

4) Da der im Verfahrensschritt (e) ausgebildete Photo resist-Film 17 sowohl als Maske für die Ionenimplantation als auch als Maske für das Ätzen des SiO₂-Films verwendet werden kann, läßt sich die Anzahl der Herstellungsschritte vermindern.

5) Da der Zwischenschicht-Isolations-SiO₂-Film 23a der Transistoren des Speicherteils getrennt von den Gate-SiO₂- Filmen 16b′, 16c′ und 16d′ der Transistoren des peripheren Schaltungsteils ausgebildet werden kann, läßt sich die Dicke des Zwischenschicht-Isolationsfilms unabhängig und beliebig einstellen.

6) Die Gate-Elektroden der Transistoren des peripheren Schaltungsteils bestehen aus der ersten Schicht aus poly kristallinem Si, die zuerst ausgebildet worden ist und die Freischwebegate-Elektroden des Speicherteils bildet. Dementsprechend kann der MIS-Transistor Q_E3, der den für hohe Spannungen geeigneten zweischichtigen Gate-Elektroden aufbau aus polykristallinen Si hat, im peripheren Schaltungs teil ohne Erhöhung der Anzahl von Herstellungsschritten ausgebildet werden. Das heißt, die Gate-Elektrode G₄ des Tran sistors Q_E3 wird durch selektives Ätzen der zweiten Schicht aus polykristallinem Si, die die Steuergate-Elektrode des Speicherteils bildet, ausgebildet.

Im folgenden wird nun ein weiteres Beispiel, bei dem die Erfindung auf eine EPROM-Vorrichtung angewandt ist, unter Bezugnahme auf die Schnittansichten von Verfahrens stadien zeigenden Fig. 19 bis 26 beschrieben.

Ausführungsform 2

a) Durch den Verfahrensschritten (a) bis (d) der Aus führungsform 1 entsprechende Verfahrensschritte werden, wie in Fig. 19 gezeigt, Feld-SiO₂-Filme 41a, 41b, 41c und 41d auf der Oberfläche eines p-Si-Substrates 40 ausge bildet und ebenso werden Gate-SiO₂-Filme 42a, 42b, 42c einer Dicke von höchstens 50 nm durch Gate-Oxidation ausgebildet. Die Gate-Oxidation wurde hier allein in An betracht eines Speicherteils (Bereich A) durchgeführt. Dies ist so, weil die im peripheren Schaltungsteil (Be reiche B unc C) ausgebildeten SiO₂-Filme 42b und 42c, wie später noch ausgeführt wird, vollständig entfernt werden. In der Figur ist der Bereich A der Speicherteil, in dem ein MIS-Speichertransistor angeordnet ist, der Bereich B ein Niederspannungs-(5 V-)Teil, in dem ein eine Leseschaltung aufbauender MIS-Transistor angeordnet ist und der Bereich C ein Hochspannungs-(25 V-)Teil, in dem ein eine Schreibschaltung aufbauender MIS-Transistor ange ordnet ist.

Nach Ausbildung der Gate-SiO₂-Filme 42a, 42b und 42c wird Bor als Fremdstoff durch Ionenimplantation allein in das Substrat des Bereichs A durch den Gate-SiO₂-Film 42a durch Ionenimplantation eingeführt, um die Schwellenspannung (V_th) des Speichertransistors entsprechend zu steuern.

b) Wie in Fig. 20 gezeigt, wird zur Ausbildung der Frei schwebegate-Elektrode des Speicherteils eine polykristalline Si-Schicht einer Dicke von 350 nm auf dem gesamten Substrat 40 durch CVD ausgebildet. Diese polykristalline Si-Schicht wird durch Phosphorisation, d. h. Behandlung mit Phosphor, mit Phosphor dotiert. Durch selektives Ätzen dieser poly kristallinen Si-Schicht wird eine polykristalline Si-Schicht 43 auf dem Gate-SiO₂-Film 42a des Bereichs A ausgebildet. Danach werden die Gate-SiO₂-Filme 42a, 42b und 42c zur selektiven Freilegung der Oberfläche des Si-Substrates 40 geätzt.

c) Die zweite Gate-Oxidation wird durchgeführt. In Anbetracht der Herausdiffusion von in der polykristallinen Si-Schicht 43 enthaltenem Phosphor wird vor Durchführung der Gate-Oxidation eine Dampfoxidation bei niedriger Temperatur (800°C) für 10 min durchgeführt, um gleich zeitig einen SiO₂-Film einer Dicke von 50 nm auf der Oberfläche der polykristallinen Si-Schicht 43 des Speicher teils (Bereich A) und einen SiO₂-Film einer Dicke von 10 nm auf der Oberfläche des freiliegenden Si-Substrats auszu bilden. Danach werden die SiO₂-Filme so geätzt, daß ein SiO₂-Film einer Dicke von 30 nm auf der Oberfläche der polykristallinen Si-Schicht stehen bleibt und der auf der Oberfläche des Si-Substrats ausgebildete SiO₂-Films voll ständig entfernt wird. Nachfolgend wird, wie in Fig. 21 gezeigt, die Gate-Oxidation in trockener O₂-Atmosphäre bei 1000°C für 110 min durchgeführt, um so einen SiO₂- Film (Zwischenschicht-SiO₂-Film) 44 einer Dicke von 130 nm auf der Oberfläche der polykristallinen Si-Schicht und SiO₂-Filme (Gate-SiO₂-Filme) 45a, 45b und 45c einer Dicke von 80 nm auf der freiliegenden Oberfläche des Substrats auszubilden. Danach werden Photoresist-Filme 46a und 46b selektiv auf dem Substrat 40 in einer solchen Weise ausge bildet, daß sie nur die Bereiche A und C des Substrats abdecken. Unter Verwendung der Photoresist-Filme 46a und 46b als Maske wird Bor als Fremdstoff mittels Ionenimplanta tion selektiv nur in das Substrat des Bereichs B durch den Gate-SiO₂-Film 45b hindurch angeführt.

d) Wie in Fig. 22 gezeigt, wird unter Verwendung der Photoresist-Filme 46a und 46b als Maske nur der Gate-SiO₂- Film 45b des Bereichs B zur Freilegung der Substratober fläche 40′, in die Bor implantiert ist, vollständig geätzt.

e) Wie in Fig. 23 gezeigt, werden die Photoresist-Filme 46a und 46b entfernt und eine Gate-Oxidation in trockener O₂-Atmosphäre bei 1000°C für 60 min erneut durchgeführt. Damit werden ein Zwischenschicht-SiO₂-Film 47a einer Dicke von 160 nm auf der Oberfläche der polykristallinen Si- Schicht 43 des Bereichs A, ein Gate-SiO₂-Film 47b einer Dicke von 50 nm auf der Substratoberfläche des Bereichs B und ein Gate-SiO₂-Film 47c einer Dicke von 100 nm auf der Substratoberfläche des Bereichs C ausgebildet. Der Gate- SiO₂-Film 47c wird derart erhalten, daß der in Fig. 22 gezeigte Gate-SiO₂-Film 45c durch diese Gate-Oxidations behandlung weiter gezogen bzw. verdickt wird. Danach wird durch Ionenimplantation Bor als Fremdstoff in das Substrat eingeführt. Im Ergebnis wird die Oberflächen fremdstoffkonzentration des Substrats des Bereichs B zu 4×10¹¹ Atome/cm² und diejenige des Substrats des Bereichs C zu 2×10¹¹ Atome/cm².

Auch bei dieser Ausführungsform werden trotz der ungleichen Dicken der Gate-SiO₂-Filme des Niederspannungs teils (Bereich B) und des Hochspannungsteils (Bereich C) die Werte der Schwellenspannungen der in den betreffenden Teilen ausgebildeten Transistoren dank der Tatsache, daß die Oberflächenfremdstoffkonzentration des Substrates unterschiedlich ist, im wesentlichen gleich.

f) Eine zweite Schicht 48 aus polykristallinem Si wird in einer Dicke von ungefähr 350 nm durch CVD auf dem Substrat 40 in dem in Fig. 23 gezeigten Zustand ausgebildet und danach mit Phosphor dotiert, um ihr einen niedrigen spe zifischen Widerstand zu verleihen. Nachfolgend wird ein Photoresist-Film 49 in der in Fig. 24 gezeigten Weise selektiv ausgebildet. Unter Verwendung des Photoresist- Filmes 49 als Maske wird die zweite Schicht 48 aus poly kristallinem Si zur Ausbildung der Steuergate-Elektrode CG des Transistors des Speichersteils im Bereich A, der Gate-Elektrode G₁ des Transistors des Leseteils im Be reich B und der Gate-Elektrode G₂ des Transistors des Schreibteils im Bereich C selektiv geätzt.

g) Wie in Fig. 25 gezeigt, werden der freiliegende SiO₂-Film 47a und die darunterliegende polykristalline Si-Schicht 43 (FG) selektiv geätzt. Durch diese Ätzung werden die Gate-SiO₂-Filme 47b und 47c der Bereiche A, B und C geätzt und die Substratoberfläche dabei etwas ge ätzt.

In diesem Fall werden beim Ätzen der polykristallinen Si-Schicht 43 (FG) die Seitenflächen der polykristallinen Si-Schicht 48 geätzt. Um diesen Nachteil zu vermeiden, wird bevorzugt der gesamte periphere Schaltungsteil beim Ätzen der polykristallinen Si-Schicht 43 (FG) mit einem Photoresist-Film abgedeckt.

h) Wie in Fig. 26 gezeigt, wird nach Entfernen des Photoresist-Films 49 Phosphor oder Arsen auf der gesamten Oberfläche abgeschieden. Ferner wird in oxidierender Atmosphäre eine Ausdehnungsdiffusion durchgeführt, um so n⁺-Source Bereiche S₁ und S₂ sowie n⁺-Drain-Bereiche D₁ und D₂ auszubilden. Während der Ausdehnungsdiffusion werden auch die Gate-Elektroden CG, G₁ und G₂ mit Phosphor dotiert. Gleichzeitig wird ein SiO₂-Film 50 auf den Oberflächen der Bereiche S₁, S₂, D₁ und D₂ und den Oberflächen der Gate-Elektroden CG, G₁ und G₂ ausgebildet.

Die Abscheidung von Phosphor oder Arsen kann auch durch eine Maßnahme ersetzt werden, bei der das Substrat zur Ausbildung eines SiO₂-Films thermisch oxidiert und eine Ionenimplantation von Phosphor oder Arsen nachfolgend, gefolgt von der Diffusion, durchgeführt wird.

Danach wird das entstandene Substrat ähnlich dem Verfahrensschritt (m) der Ausführungsform 1 (Fig. 16 bis 18) weiter verarbeitet.

Durch das soweit beschriebene Verfahren werden MOS-Transistoren, die mit den Gate-SiO₂-Filmen ungleicher Dicke ausgebildet sind und deren Gate-Elektroden aus der die zweite Schicht (obere Schicht) bildenden polykristal linen Si-Schicht der Speicherteiltransistors bestehen, in den peripheren Schaltungsteilen ein und desselben Halbleitersubstrats erhalten.

Im folgenden werden die funktionalen Wirkungen obiger Ausführungsform beschrieben.

1) Wie aus Fig. 23 ersichtlich wird durch Durchführung der thermischen Oxidation in oxidierender Atmosphäre der neue Gate-SiO₂-Film 47b im Bereich B ausgebildet und gleichzeitig wächst der Gate-SiO₂-Film 45c und bildet den Gate-SiO₂-Film 47c im Bereich C. Dementsprechend lassen sich die beiden Gate-SiO₂-Filme 47b und 47c un gleicher Dicke ohne Schwierigkeiten auf der Hauptfläche des einzigen Substrats 40 ausbilden.

2) Da die zweite Schicht der polykristallinen Si-Schichten für die Gate-Elektroden des peripheren Schaltungsteils verwendet wird, ist die Verdrahtungsanordnung des peripheren Schaltungsteils stärker eingeschränkt als bei der vorstehenden Ausführungsform 1. Da jedoch die Musterung der zweiten poly kristallinen Si-Schicht, wie in Fig. 24 gezeigt, sofort voll ständig ist, kann das Verfahren vereinfacht werden.

3) Die Ausbildung des Gate-SiO₂-Films (42a) des Speicher teils kann unabhängig von der Ausbildung der Gate-SiO₂-Filme 47b, 47c des peripheren Schaltungsteils erfolgen, weshalb die Dicke des erstgenannten Films willkürlich ausgewählt werden kann.

4) Hinsichtlich den Einstellungen von V_th des peripheren Schaltungsteils ergeben sich die gleichen Wirkungen wie im Falle der Ausführungsform 1.

Die Erfindung ist den verschiedensten Abwandlungen zusätzlich zu den beiden vorstehenden Ausführungsformen zugänglich. So kann beispielsweise die zweite der poly kristallinen Si-Schichten durch eine Leiterschicht aus einem Metall wie etwa Mo (Molybdän) ersetzt werden. Da Mo ein hochschmelzendes Metall ist, kann es die Rolle einer Fremdstoffmaske zur Ausbildung von Source- und Drain- Bereichen spielen. Eine aus einem solchen Metall ausge bildete Verdrahtungsschicht hat verglichen mit einer Ver drahtungsschicht aus polykristallinem Si einen niedrigeren Verdrahtungswiderstand, was die Schaltgeschwindigkeit einer EPROM-Vorrichtung erhöhen kann.

Der Speicherfeldteil 2 gemäß der Erfindung (siehe Fig. 1) ist in der Draufsicht in der in Fig. 27 gezeigten Weise aufgebaut. In Fig. 27 bezeichnet 15 einen Feld- SiO₂-Film. CG bezeichnet ein Steuergate, das aus poly kristallinem Si besteht und eine Wortleitung bildet. FG bezeichnet eine Freischwebegate-Elektrode. B₁ und B₂ bezeichnen Bit-Leitungen aus Al. CH₁ bis CH₃ bezeichnen Kontaktabschnitte zwischen den betreffenden Bit-Leitungen B₁ bis B₃ und den im Substrat ausgebildeten Source- bzw. Drain-Bereichen.

Ein Schnitt längs A-A′ hat den Aufbau des Bereichs A in Fig. 18. Ein Schnitt längs B-B′ in Fig. 27 hat einen Aufbau, wie er in Fig. 28 gezeigt ist.

Claims

1. Integrierte Halbleiterschaltung mit in einem Halbleiter substrat angeordneten Speicher-MISFETs (A) und einer um diese herum angeordneten peripheren Schaltung aus Lese-MISFETs (B) und Schreib-MISFETs (C), wobei die Schreib-MISFETs (C) eine höhere Spannung durchschalten als die Lese-MISFETs (B), dadurch gekennzeichnet, daß die Lese-MISFETs (B)
eine dünnere Gate-Isolierschicht,
eine geringere Kanallänge und
eine höhere Dotierstoffkonzentration im Kanalgebiet
aufweisen als die Schreib-MISFETs (C).

2. Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Dicke der Gate-Isolierschicht und die Störstoffkonzentra tion im Kanalgebiet bei den Lese- und-Schreib-MISFETs (B, C) so gewählt sind, daß beide Transistoren im wesentlichen glei che Schwellenspannung aufweisen.

3. Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Lese- und die Schreib-MISFETs (B, C) Transistoren des Anreicherungstyps sind.

4. Schaltung nach einem der Ansprüche 1 bis 3, dadurch ge kennzeichnet, daß die Speicher-MISFETs (A) ein Floating-Gate (G_F) und ein Steuer-Gate (G_C) aufweisen und daß die Gate- Elektroden (G₁, G₂) der Lese- und Schreib-MISFETs (B, C) aus der gleichen Schicht wie die Floating-Gate-Elektroden (G_F) der Speicher-MISFETs (A) gebildet sind.

5. Schaltung nach einem der Ansprüche 1 bis 3, dadurch ge kennzeichnet, daß die Speicher-MISFETs (A) ein Floating-Gate (G_F) und ein Steuer-Gate (G_C) aufweisen und daß die Gate- Elektroden (G₁, G₂) der Lese- und Schreib-MISFETs (B, C) aus der gleichen Schicht wie die Steuer-Gate-Elektroden (G_C) der Speicher-MISFETs (A) gebildet sind.

6. Schaltung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die Gate-Elektroden aus polykristallinem Silizium beste hen.