KR100669996B1 - 불휘발성 반도체 기억장치 및 그 제조방법 및 반도체 장치및 그 제조방법 - Google Patents
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- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
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- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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Abstract
Description
Claims (40)
- (a)반도체기판의 회로영역에 형성된 제1 도체패턴으로 덮여있지 않은 영역의 상기 반도체기판을 에칭하여 홈을 형성하는 공정과,(b)상기 반도체기판상에 피착한 절연막을 연마하여, 상기 홈에 제1 절연막을 매립하는 공정과,(c)상기 공정 (b)의 후, 상기 반도체기판 상에 도전막을 형성하는 공정과,(d)상기 도전막을 패터닝하여, 트랜지스터의 게이트전극을 형성하는 공정을 포함하고,상기 제1 절연막은 소자분리영역을 형성하며,상기 제1 절연막 형성공정 전에, 상기 제1 도체패턴의 측벽에 사이드월 스페이서를 형성하는 공정을 갖고,상기 홈은, 상기 사이드월 스페이서에 대하여 자기정합적으로 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
- (a)반도체기판의 회로영역에 형성된 제1 도체패턴으로 덮여있지 않은 영역의 상기 반도체기판을 에칭하여 홈을 형성하는 공정과,(b)상기 반도체기판 상에 피착한 절연막을 연마하여, 상기 홈에 제1 절연막을 매립하는 공정과,(c)상기 공정 (b)의 후, 상기 제1 절연막 및 상기 제1 도체패턴 상에 제2 도전막을 형성하는 공정과,(d)상기 제2 도전막 상에 층간 절연막을, 상기 층간 절연막 상에 제3 도전막을 형성하는 공정과,(e)상기 제2 도전막, 제3 도전막을 패터닝하여, 트랜지스터의 게이트전극을 형성하는 공정을 포함하고,상기 제1 절연막은 소자분리영역을 형성하며,상기 제1 절연막 형성공정 전에, 상기 제1 도체패턴의 측벽에 사이드월 스페이서를 형성하는 공정을 갖고,상기 홈은, 상기 사이드월 스페이서에 대하여 자기정합적으로 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
- (a)반도체기판의 회로영역에 형성된 제1 도체패턴으로 덮여있지 않은 영역의 상기 반도체기판을 에칭하여 홈을 형성하는 공정과,(b)상기 반도체기판상에 피착한 절연막을 연마하여, 상기 홈에 제1 절연막을 매립하는 공정과,(c)상기 공정 (b)의 후, 상기 제1 반도체 패턴을 패터닝하여, 트랜지스터의 게이트전극을 형성하는 공정을 포함하고,상기 제1 도체패턴은, 소자분리되는 영역의 상기 제1 도체패턴이 제거되는 패턴으로 형성되고,상기 제1 절연막은 소자분리영역을 형성하며,상기 제1 절연막 형성공정 전에, 상기 제1 도체패턴의 측벽에 사이드월 스페이서를 형성하는 공정을 갖고,상기 홈은, 상기 사이드월 스페이서에 대하여 자기정합적으로 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
- 삭제
- (a)반도체기판의 회로영역에 형성된 제1 도전막을, 소자분리되는 영역의 상기 제1 도전막을 제거하도록 에칭하여, 상기 회로영역에 제1 도체패턴을 형성하는 공정과,(b)상기 제1 도체패턴으로 덮여있지 않은 상기 반도체기판을 에칭하여 홈을 형성하는 공정과,(c)상기 반도체기판 상에 피착한 절연막을 연마하여, 상기 홈에 제1 절연막을 매립하는 공정과,(d)상기 공정 (c)의 후, 상기 반도체기판 상에 도전막을 형성하는 공정과(e)상기 도전막을 패터닝하여, 트랜지스터의 게이트전극을 형성하는 공정을 포함하고,상기 제1 절연막은 소자분리영역을 형성하며,상기 제1 도전막 상에 제2 절연막이 피착되는 것과 동시에, 상기 제2 절연막과 상기 제1 도전막이 에칭되어, 상기 제1 도체패턴이 형성되고,상기 제1 절연막의 형성공정은, 상기 절연막을 연마한 후, 상기 절연막을 상기 제2 절연막까지 에칭하는 것에 의하여 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
- (a)반도체기판의 회로영역에 피착된 제1 도전막을, 소자분리되는 영역의 상기 제1 도전막을 제거하도록 에칭하여, 상기 회로영역에 제1 도체패턴을 형성하는 공정과,(b)상기 제1 도체패턴으로 덮여있지 않은 상기 반도체기판을 에칭하여 홈을 형성하는 공정과,(c)상기 반도체기판 상에 피착한 절연막을 연마하여, 상기 홈에 제1 절연막을 매립하는 공정과,(d)상기 공정 (c)의 후, 상기 제1 절연막 및 제1 도체패턴 상에, 제2 도전막을 형성하는 공정과,(e)상기 제2 도전막 상에 층간 절연막을, 상기 층간 절연막상에 제3 도전막을 형성하는 공정과,(f)상기 제2 도전막, 제3 도전막을 패터닝하여, 트랜지스터의 게이트전극을 형성하는 공정을 포함하고,상기 제1 절연막은 소자분리영역을 형성하며,상기 제1 도전막 상에 제2 절연막이 피착되는 것과 동시에, 상기 제2 절연막과 상기 제1 도전막이 에칭되어, 상기 제1 도체패턴이 형성되고,상기 제1 절연막의 형성공정은, 상기 절연막을 연마한 후, 상기 절연막을 상기 제2 절연막까지 에칭하는 것에 의하여 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
- (a)반도체기판의 회로영역에 피착된 제1 도전막을, 소자분리되는 영역의 상기 제1 도전막을 제거하도록 에칭하여, 상기 회로영역에 제1 도체패턴을 형성하는 공정과,(b)상기 제1 도체패턴으로 덮여있지 않은 상기 반도체기판을 에칭하여 홈을 형성하는 공정과,(c)상기 반도체기판 상에 피착한 절연막을 연마하여, 상기 홈에 제1 절연막을 매립하는 공정과,(d)상기 공정 (c)의 후, 상기 제1 도체패턴을 패터닝하여, 트랜지스터의 게이트전극을 형성하는 공정을 포함하고,상기 제1 절연막은 소자분리영역을 형성하며,상기 제1 도전막 상에 제2 절연막이 피착되는 것과 동시에, 상기 제2 절연막과 상기 제1 도전막이 에칭되어, 상기 제1 도체패턴이 형성되고,상기 제1 절연막의 형성공정은, 상기 절연막을 연마한 후, 상기 절연막을 상기 제2 절연막까지 에칭하는 것에 의하여 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
- 삭제
- 삭제
- 삭제
- 제 5항 내지 제 7항 중 어느 한 항에 있어서,상기 제1 절연막의 형성공정 전에, 상기 제1 도체패턴의 측벽에 사이드월 스페이서를 형성하는 공정을 갖고,상기 홈은, 상기 사이드월 스페이서에 대하여 자기정합적으로 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
- (a)반도체기판 상에 제1 도전막을 피착하는 공정과,(b)상기 제1 도전막을 에칭하여 제1 도체패턴을 형성하는 공정과,(c)상기 제1 도체패턴 상에 피착한 절연막을 연마하여, 상기 제1 도체패턴 사이에 제1 절연막을 형성하는 공정과,(d)상기 제1 도체패턴을 패터닝하여, 메모리셀의 부유게이트전극을 형성하는 공정을 포함하고,상기 제1 도전막 상에 제2 절연막이 피착되는 것과 동시에, 상기 제2 절연막과 상기 제1 도전막이 에칭되어, 상기 제1 도체패턴이 형성되며,상기 제1 절연막 형성공정은, 상기 절연막을 연마한 후, 상기 절연막을 상기 제2 절연막까지 에칭하는 것에 의하여 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
- 삭제
- 삭제
- 삭제
- (a)반도체기판 상에 제1 도전막을 피착하는 공정과,(b)상기 제1 도전막을 에칭하여 제1 도체패턴을 형성하는 공정과,(c)상기 제1 도체패턴 상에 피착한 절연막을 연마하여, 상기 제1 도체패턴 사이에 제1 절연막을 형성하는 공정과,(d)상기 공정(c)의 후, 상기 제1 절연막 및 상기 제1 도체패턴 상에 제2 도체패턴을 형성하는 공정과,(e)상기 제1 도체패턴 및 상기 제2 도체패턴을 패터닝하여, 메모리셀의 부유게이트 전극을 형성하는 공정을 포함하고,상기 제1 도전막 상에 제2 절연막이 피착되는 것과 동시에, 상기 제2 절연막 과 상기 제1 도전막이 에칭되어, 상기 제1 도체패턴이 형성되고,상기 제1 절연막의 형성공정에 있어서, 상기 제2 절연막은 연마시 스토퍼층으로서 작용하는 것을 특징으로 하는 반도체 장치의 제조방법.
- (a)반도체기판의 주면 상에 게이트 절연막을 형성하는 공정과,(b)상기 게이트 절연막 상에 제1 도체패턴을 형성하여, 상기 제1 도체패턴이 MISFET의 활성영역을 정의하도록 하는 공정과,(c)상기 반도체기판 상에 상기 제1 도체패턴과 자기정합적인 홈을 형성하여 상기 홈이 소자 분리 영역으로 작용하도록 하는 공정,(d)상기 홈상에 피착된 절연막을 연마하여, 상기 홈에 제1 절연막을 매립하는 공정,(e)상기 공정 (d) 후에, 상기 제1 도체패턴 상에 도전막을 형성하는 공정,(f)상기 도전막 및 상기 제1 도체패턴을 패터닝하는 공정을 포함하고,상기 공정(f)에서, 상기 도전막 및 상기 제1 도체패턴은 상기 MISFET의 게이트 전극 구조를 형성하도록 패터닝되는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 17항에 있어서,(g)상기 공정 (f) 후에, 상기 MISFET의 게이트 전극 구조 및 상기 제1 절연막에 의하여 덮여있지 않은 상기 기판 영역에 반도체 영역을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 17항에 있어서,상기 공정(c) 및 상기 공정(d)와의 사이에, 상기 기판의 상기 홈의 하부에 채널 스토퍼 영역을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- (a)반도체 기판의 제1 소자형성영역 상에 제1 게이트 절연막을 형성하고, 상기 기판의 제2 소자형성영역 상에 제2 게이트 절연막을 형성하는 공정과,(b)상기 제1 소자형성영역 및 상기 제2 소자형성영역 상에 제1 도체패턴을 형성하여 상기 제1 도체패턴이 상기 제1 소자형성영역 및 상기 제2 소자형성영역에서의 MISFET의 활성영역을 정의하는 공정과,(c)상기 반도체기판 상에, 상기 제1 소자형성영역 및 상기 제2 소자형성영역의 상기 제1 도체패턴과 자기정합적인 홈을 형성하는 공정,(d)상기 홈상에 피착된 절연막을 연마하여, 상기 홈에 제1 절연막을 매립하는 공정,(e)상기 공정 (d) 후에, 상기 제1 도체패턴 상에 도전막을 형성하는 공정,(f)상기 제1 소자형성영역 및 상기 제2 소자형성영역의 제2 도체패턴 상에 도전막을 형성하는 공정,(g)상기 제1 소자형성영역 및 상기 제2 소자형성영역의 상기 도전막 및 상기 제1 도체패턴을 패터닝하는 공정을 포함하고,상기 공정 (g)에서, 상기 도전막 및 상기 제1 도체패턴은, 상기 제1 소자형성영역 및 상기 제2 소자형성영역에서의 상기 MISFET의 게이트 전극 구조를 형성하도록 패터닝되는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 20항에 있어서,상기 제2 게이트 절연막이 상기 제1 게이트 절연막보다 두꺼운 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 20항에 있어서,(h)상기 공정 (g) 후에, 상기 제1 소자형성영역 및 제2 소자형성영역에서의 상기 MISFET의 상기 게이트 전극 구조에 의하여, 그리고 상기 제1 절연막에 의하여 덮여있지 않은 상기 기판 영역에 반도체 영역을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 20항에 있어서,상기 공정(c) 및 상기 공정(d)의 사이에, 상기 기판의 상기 홈의 하부에 채널 스토퍼 영역을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- (a)메모리셀 형성영역 및 주변회로 형성영역에 제1 패턴을 형성하는 공정과,(b)상기 메모리셀 형성영역에 있어서, 상기 제1 패턴으로 덮여있지 않은 상기 반도체기판을 에칭하여 홈을 형성하는 공정과,(c)상기 제1 패턴상을 포함하는 반도체기판상에 피착한 절연막을 연마하여, 상기 홈 내 및 상기 제1 패턴 사이에, 그 상면이 상기 반도체기판의 주면보다고 높게 되도록 제1 절연막을 매립하는 공정과,(d)상기 제1 패턴을 제거한 후에, 제1 도전막을 상기 주변회로형성영역 상에 형성함과 동시에, 상기 메모리셀 형성영역에 있어서, 상기 제1 절연막 사이에 매립하도록 형성하는 공정과,(e)상기 제1 도전막 상에 층간절연막을, 상기 층간절연막상에 제2 도전막을 형성하는 공정과,(f)상기 제1 도전막, 상기 제2 도전막을 패터닝하여, 상기 메모리셀 형성영역에 있어서 제어게이트 전극과 부유게이트 전극을 상기 주변부형성영역에 있어서 MISFET의 게이트 전극을 형성하는 공정을 포함하고,상기 MISFET의 게이트 전극은, 상기 제1 도전막과 상기 제2 도전막을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 24항에 있어서,상기 제1 절연막의 형성공정에 있어서, 상기 제1 패턴은, 연마시의 스토퍼층으로서 작용하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 24항에 있어서,상기 제1 패턴은, 절연막을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 24항에 있어서,상기 제1 패턴은, 제3 도전막과, 상기 제3 도전막 상에 형성된 제2 절연막을 포함하고,상기 제1 패턴 제거공정은, 상기 제2 절연막을 제거하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 삭제
- (a)반도체 기판 상에서, 상기 반도체 기판의 메모리셀 형성영역 및 주변회로 영역 상에 제1 패턴을 형성하고, 상기 제1 패턴에 의하여 덮여있지 않은 상기 메모리셀 형성 영역의 영역에 형성되며 상기 반도체 기판 내에서 연재하는 제1 홈을 형성하는 공정으로서,여기에서, 상기 메모리셀 형성영역의 상기 제1 홈은 제1 방향으로 스트라이프상으로 연재하여, 상기 제1 홈은 상기 제1 방향으로 가로질러 제2 방향으로 인접 하는 메모리셀들간 거리를 정의하는 공정과,(b)상기 제1 홈에 절연물질을 매립해서, 절연물질의 상부면이 상기 기판의 주면보다 높아지도록 하는 공정과,(c)상기 공정 (b) 후에, 상기 주변 회로영역 및 상기 메모리셀 형성영역에서 상기 제1 패턴을 제거하는 공정과,(d)상기 공정 (c) 후에, 상기 주변 회로 영역 내, 상기 메모리셀 형성 영역 내 및 상기 절연물질 상에 제1 도체패턴을 형성하여, 상기 제1 패턴이 상기 메모리셀 형성영역 내의 상기 절연물질 사이에 매립되는 공정;(e)상기 제1 도체패턴 상에 절연막을 형성하는 공정;(f)상기 절연막 상에 도전막을 형성하는 공정;(g)상기 도전막 및 상기 제1 도체패턴을 패터닝하는 공정을 포함하고,상기 공정 (g)에 있어서, 상기 메모리셀 형성영역의 상기 도전막은 상기 메모리셀의 제어 게이트 전극을 형성하기 위하여 페터닝되고,상기 공정 (g)에 있어서, 상기 메모리셀 형성영역의 상기 제1 도체패턴은 상기 메모리셀의 부유 게이트 전극을 형성하기 위하여 페터닝되고,상기 공정 (g)에 있어서, 상기 주변 회로 영역의 상기 도전막 및 상기 주변회로 영역의 상기 제1 도체패턴은, 상기 주변 회로 영역의 상기 MISFET의 게이트 전극을 형성하기 위하여 페터닝되는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 29항에 있어서,상기 제1 패턴은 절연막을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 29항에 있어서,상기 제1 패턴은 질화 실리콘 필름을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 29항에 있어서,상기 제1 패턴은 도전막 및 상기 도전막 상에 형성된 절연막을 포함하고, 상기 공정 (c)에 있어서, 상기 절연막은 상기 도전막을 남기기 위하여 제거되는 것을 특징으로 하는 반도체 장치의 제조방법.
- (a)반도체기판의 회로영역에 형성된 제1 도전막을, 소자분리되는 영역의 상기 제1 도전막을 제거하도록 에칭하여, 상기 회로영역에 제1 도체패턴을 형성하는 공정과,(b)상기 제1 도체패턴으로 덮여있지 않은 상기 반도체기판을 에칭하여 홈을 형성하는 공정과,(c)상기 반도체기판 상에 피착한 절연막을 연마하여, 상기 홈에 제1 절연막을 매립하는 공정과,(d)상기 공정 (c)의 후, 상기 반도체기판 상에 도전막을 형성하는 공정과(e)상기 도전막을 패터닝하여, 트랜지스터의 게이트전극을 형성하는 공정을 포함하고,상기 제1 절연막은 소자분리영역을 형성하며,상기 제1 도전막 상에 제2 절연막이 피착되는 것과 동시에, 상기 제2 절연막과 상기 제1 도전막이 에칭되어, 상기 제1 도체패턴이 형성되고,상기 제1 절연막 형성공정에 있어서, 상기 절연막은 상기 제2 절연막까지 연마되는 것을 특징으로 하는 반도체 장치의 제조방법.
- (a)반도체기판의 회로영역에 피착된 제1 도전막을, 소자분리되는 영역의 상기 제1 도전막을 제거하도록 에칭하여, 상기 회로영역에 제1 도체패턴을 형성하는 공정과,(b)상기 제1 도체패턴으로 덮여있지 않은 상기 반도체기판을 에칭하여 홈을 형성하는 공정과,(c)상기 반도체기판 상에 피착한 절연막을 연마하여, 상기 홈에 제1 절연막을 매립하는 공정과,(d)상기 공정 (c)의 후, 상기 제1 절연막 및 제1 도체패턴 상에, 제2 도전막을 형성하는 공정과,(e)상기 제2 도전막 상에 층간 절연막을, 상기 층간 절연막상에 제3 도전막을 형성하는 공정과,(f)상기 제2 도전막, 제3 도전막을 패터닝하여, 트랜지스터의 게이트전극을 형성하는 공정을 포함하고,상기 제1 절연막은 소자분리영역을 형성하며,상기 제1 도전막 상에 제2 절연막이 피착되는 것과 동시에, 상기 제2 절연막과 상기 제1 도전막이 에칭되어, 상기 제1 도체패턴이 형성되고,상기 제1 절연막 형성공정에 있어서, 상기 절연막은 상기 제2 절연막까지 연마되는 것을 특징으로 하는 반도체 장치의 제조방법.
- (a)반도체기판의 회로영역에 피착된 제1 도전막을, 소자분리되는 영역의 상기 제1 도전막을 제거하도록 에칭하여, 상기 회로영역에 제1 도체패턴을 형성하는 공정과,(b)상기 제1 도체패턴으로 덮여있지 않은 상기 반도체기판을 에칭하여 홈을 형성하는 공정과,(c)상기 반도체기판 상에 피착한 절연막을 연마하여, 상기 홈에 제1 절연막을 매립하는 공정과,(d)상기 공정 (c)의 후, 상기 제1 도체패턴을 패터닝하여, 트랜지스터의 게이트전극을 형성하는 공정을 포함하고,상기 제1 절연막은 소자분리영역을 형성하며,상기 제1 도전막 상에 제2 절연막이 피착되는 것과 동시에, 상기 제2 절연막과 상기 제1 도전막이 에칭되어, 상기 제1 도체패턴이 형성되고,상기 제1 절연막 형성공정에 있어서, 상기 절연막은 상기 제2 절연막까지 연마되는 것을 특징으로 하는 반도체 장치의 제조방법.
- (a)반도체기판의 회로영역에 형성된 제1 도전막을, 소자분리되는 영역의 상기 제1 도전막을 제거하도록 에칭하여, 상기 회로영역에 제1 도체패턴을 형성하는 공정과,(b)상기 제1 도체패턴으로 덮여있지 않은 상기 반도체기판을 에칭하여 홈을 형성하는 공정과,(c)상기 반도체기판 상에 피착한 절연막을 연마하여, 상기 홈에 제1 절연막을 매립하는 공정과,(d)상기 공정 (c)의 후, 상기 반도체기판 상에 도전막을 형성하는 공정과(e)상기 도전막을 패터닝하여, 트랜지스터의 게이트전극을 형성하는 공정을 포함하고,상기 제1 절연막은 소자분리영역을 형성하며,상기 제1 도전막 상에 제2 절연막이 피착되는 것과 동시에, 상기 제2 절연막과 상기 제1 도전막이 에칭되어, 상기 제1 도체패턴이 형성되고,상기 제1 절연막의 형성공정에 있이서, 상기 제2 절연막은, 연마시 스토퍼층으로서 작용하는 것을 특징으로 하는 반도체 장치의 제조방법.
- (a)반도체기판의 회로영역에 피착된 제1 도전막을, 소자분리되는 영역의 상기 제1 도전막을 제거하도록 에칭하여, 상기 회로영역에 제1 도체패턴을 형성하는 공정과,(b)상기 제1 도체패턴으로 덮여있지 않은 상기 반도체기판을 에칭하여 홈을 형성하는 공정과,(c)상기 반도체기판 상에 피착한 절연막을 연마하여, 상기 홈에 제1 절연막을 매립하는 공정과,(d)상기 공정 (c)의 후, 상기 제1 절연막 및 제1 도체패턴 상에, 제2 도전막을 형성하는 공정과,(e)상기 제2 도전막 상에 층간 절연막을, 상기 층간 절연막상에 제3 도전막을 형성하는 공정과,(f)상기 제2 도전막, 제3 도전막을 패터닝하여, 트랜지스터의 게이트전극을 형성하는 공정을 포함하고,상기 제1 절연막은 소자분리영역을 형성하며,상기 제1 도전막 상에 제2 절연막이 피착되는 것과 동시에, 상기 제2 절연막과 상기 제1 도전막이 에칭되어, 상기 제1 도체패턴이 형성되고,상기 제1 절연막의 형성공정에 있이서, 상기 제2 절연막은, 연마시 스토퍼층으로서 작용하는 것을 특징으로 하는 반도체 장치의 제조방법.
- (a)반도체기판의 회로영역에 피착된 제1 도전막을, 소자분리되는 영역의 상기 제1 도전막을 제거하도록 에칭하여, 상기 회로영역에 제1 도체패턴을 형성하는 공정과,(b)상기 제1 도체패턴으로 덮여있지 않은 상기 반도체기판을 에칭하여 홈을 형성하는 공정과,(c)상기 반도체기판 상에 피착한 절연막을 연마하여, 상기 홈에 제1 절연막을 매립하는 공정과,(d)상기 공정 (c)의 후, 상기 제1 도체패턴을 패터닝하여, 트랜지스터의 게이트전극을 형성하는 공정을 포함하고,상기 제1 절연막은 소자분리영역을 형성하며,상기 제1 도전막 상에 제2 절연막이 피착되는 것과 동시에, 상기 제2 절연막과 상기 제1 도전막이 에칭되어, 상기 제1 도체패턴이 형성되고,상기 제1 절연막의 형성공정에 있이서, 상기 제2 절연막은, 연마시 스토퍼층으로서 작용하는 것을 특징으로 하는 반도체 장치의 제조방법.
- (a)반도체기판 상에 제1 도전막을 피착하는 공정과,(b)상기 제1 도전막을 에칭하여 제1 도체패턴을 형성하는 공정과,(c)상기 제1 도체패턴 상에 피착한 절연막을 연마하여, 상기 제1 도체패턴 사이에 제1 절연막을 형성하는 공정과,(d)상기 제1 도체패턴을 패터닝하여, 메모리셀의 부유게이트전극을 형성하는 공정을 포함하고,상기 제1 도전막 상에 제2 절연막이 피착되는 것과 동시에, 상기 제2 절연막과 상기 제1 도전막이 에칭되어, 상기 제1 도체패턴이 형성되며,상기 제1 절연막 형성공정에 있어서, 상기 절연막은 상기 제2 절연막까지 연마되는 것을 특징으로 하는 반도체 장치의 제조방법.
- (a)반도체기판 상에 제1 도전막을 피착하는 공정과,(b)상기 제1 도전막을 에칭하여 제1 도체패턴을 형성하는 공정과,(c)상기 제1 도체패턴 상에 피착한 절연막을 연마하여, 상기 제1 도체패턴 사이에 제1 절연막을 형성하는 공정과,(d)상기 제1 도체패턴을 패터닝하여, 메모리셀의 부유게이트전극을 형성하는 공정을 포함하고,상기 제1 도전막 상에 제2 절연막이 피착되는 것과 동시에, 상기 제2 절연막과 상기 제1 도전막이 에칭되어, 상기 제1 도체패턴이 형성되며,상기 제1 절연막 형성공정에 있어서, 상기 제2 절연막은, 연마시의 스토퍼층으로서 작용하는 것을 특징으로 하는 반도체장치의 제조방법.
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