JP4472633B2 - 半導体集積回路装置および半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置および半導体集積回路装置の製造方法 Download PDF

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Description

本発明は一般に半導体装置に係り、特に不揮発性メモリ素子と論理素子とを集積化した半導体集積回路装置およびその製造工程に関する。
共通基板上にフラッシュメモリなどの不揮発性半導体メモリ素子とＣＭＯＳ素子などの論理素子を集積化したいわゆるハイブリッド半導体集積回路はＣＰＬＤ（complex
programmable logic device）あるいはＦＰＧＡ（field programmable gate array）などの製品群を構成し、そのプログラム可能な特徴により大きな市場を形成している。
一方、フラッシュメモリ素子と論理素子とでは素子構造が異なり、また動作電圧も異なっているため、フラッシュメモリ素子と論理素子とを集積化したハイブリッド半導体集積回路装置では、その製造工程が非常に複雑になる問題が生じる。このため、このようなハイブリッド半導体集積回路装置の製造工程を簡素化すべく、様々な提案がなされている。
特開平１０−１９９９９４号公報 特開平１１−２８４１５２号公報 特開２００１−１９６４７０号公報 特開２００２−３６８１４５号公報 特開平１０−７４８４６号公報 特開平１０−１６３４３０号公報 特表平１１−５１１９０４号公報 特開２００１−８５６２５号公報 特開平６−１８８３６４号公報 特開平６−３２７２３７号公報
例えば特開２００１−１９６４７０号公報には、このようなフラッシュメモリ素子と論理素子とを集積化した半導体集積回路装置を製造する際に、基板上にフラッシュメモリ素子の素子領域に対応したウェルと、高電圧トランジスタの素子領域に対応したウェルと、低電圧動作トランジスタの素子領域に対応したウェルとを形成し、その後でフラッシュメモリのフローティングゲートを形成する工程が記載されている。しかし、この従来の方法は直裁ではあるが、工程数が多く、製造費用が増大してしまう問題を有している。
一方、特開平１１−２８４１５２号公報には、論理素子を構成する低電圧動作トランジスタの熱処理による特性変動を可能な限り抑制するために、フラッシュメモリの素子領域および高電圧トランジスタの素子領域に対応したウェルを基板上にそれぞれ形成した後、さらにトンネル絶縁膜の形成、フローティングゲート電極の形成、およびＯＮＯ（oxide-nitride-oxide）構造の電極間絶縁膜の形成を行い、その後で論理回路形成領域から前記トンネル絶縁膜、その上のフローティングゲート電極および前記ＯＮＯ電極間絶縁膜を除去し、このように前記トンネル絶縁膜、その上のフローティングゲート電極および前記ＯＮＯ電極間絶縁膜を除去した素子領域に低電圧トランジスタの素子領域となるウェルを形成する技術が記載されている。しかしながら、この従来の技術では、低電圧トランジスタに対する熱の影響こそ最小化できるものの、低電圧動作トランジスタのどの工程が熱処理に敏感であるかを解明することなく低電圧動作トランジスタの製造工程全体を工程の一律に半導体集積回路装置の製造工程の後半に移動させているため、工程に自由度がなく、工程数を削減することができない。
さらに特開２００２−３６８１４５号公報、特開２００１−１９６４７０号公報、および特開平１０−１９９９９４号公報には、低電圧動作トランジスタのウェルを形成する際のイオン注入マスクを高電圧トランジスタの厚いゲート絶縁膜を除去する工程においてもマスクとして使うことにより、熱処理による低電圧動作トランジスタの特性変動を抑制しつつ、工程数の削減を行う技術が記載されている。
この従来の技術によれば、フラッシュメモリのフローティングゲート電極などを形成する際の熱の影響が低電圧動作トランジスタに及ぶのが抑制され、前記低電圧トランジスタに、フラッシュメモリと集積されない通常の低電圧トランジスタと同程度の動作特性を実現することができ、またマスク工程の数を減少させることが可能であるが、以下に説明するように、少なくとも二つの深刻な問題を生起してしまう。
図１Ａ〜１Ｃは、前記特開平２００２−３６８１４５号公報に記載の方法による、低電圧トランジスタのウェル形成プロセスを示す。
図１Ａを参照するに、シリコン基板１１中にはＳＴＩ構造の素子分離絶縁膜１２が形成されており、前記シリコン基板１１上には、先に形成されている高電圧トランジスタのゲート絶縁膜を構成する厚いシリコン酸化膜１２Ａが、前記素子分離絶縁膜１２に連続して形成されている。
図１Ｂの工程において前記シリコン基板１１上にはｎ型ウェル形成領域を覆うようにレジストパターン１３が形成され、前記レジストパターン１３をマスクにＢ+などのｐ型不純物元素が前記シリコン基板１１中にイオン注入され、前記シリコン基板１１中にはｐ型ウェル１１Ａが形成される。
この従来のプロセスでは次に図１Ｃの工程において、同じレジストパターン１３をマスクに前記シリコン酸化膜１２Ａが前記ｐ型ウェル１１Ａの表面においてシリコン基板１１の表面からエッチングにより除去される。すなわち、この従来の方法ではシリコン酸化膜１２Ａのエッチングの際のマスクを図１Ｂのイオン注入の際のマスクで兼用することにより、マスクプロセスの数を一つ減らしている。
次に図１Ｄの工程において前記レジストパターン１３が除去され、前記ｐ型ウェル１１Ａを覆うように別のレジストパターン１４が形成される。さらに前記レジストパターン１４をマスクにＰ+あるいはＡｓ+などのｎ型不純物元素を前記シリコン基板１１中にイオン注入し、前記ｐ型ウェル１１Ａに隣接してｎ型ウェル１１Ｂを形成する。
さらに図１Ｄの工程で前記レジストパターン１４をマスクに前記シリコン基板１１の表面から前記シリコン酸化膜１２Ａをエッチングにより除去することにより、図１Ｅに示す、素子分離絶縁膜１２の直下においてｐ型ウェル１１Ａとｎ型ウェル１１Ｂとが接する構造が形成される。
しかし、上記の図１Ａ〜１Ｅは前記レジストパターン１３とレジストパターン１４との間に位置ずれが生じていない理想的な場合を示しており、実際の超微細化半導体集積回路装置の製造工程では、図２Ａおよび２Ｂに、あるいは図３Ａおよび３Ｂに示すようにレジストパターン１３とレジストパターン１４とは位置ずれを生じることが避けられないものと考えられる。
図２Ａの例では、図１Ｄの工程においてレジストパターン１４がｐ型ウェル１１Ａの形成領域を超えてｎ型ウェル１１Ｂの形成領域にまで延在しており、この状況でｎ型不純物元素のイオン注入を行うと、図２Ａに示すようにｎ型ウェル１１Ａとｐ型ウェル１１Ｂとの間に無ドープ領域が形成されるばかりか、図２Ｂに示すように前記シリコン酸化膜１２Ａのエッチング工程の際に前記レジストパターン１４がはみ出した部分がエッチングされず、素子分離絶縁膜１２中に段差部１２Ｃが形成されてしまう。
一方、図３Ａは前記レジストパターン１４が前記ｐ型ウェル１１Ａの領域を完全に覆わなかった場合を示しており、このためＰ+やＡｓ+などのｎ型不純物元素をイオン注入すると、ｎ型ウェル１１Ｂが前記ｐ型ウェル１１Ａの境を越えてｐ型ウェル中に侵入してしまう。この場合、前記ｐ型ウェル１１Ａとｎ型ウェル１１Ｂとの境界部にはキャリアの枯渇した高抵抗領域が形成される。
また図３Ａの状態では、前記シリコン酸化膜１２Ａ中に前記ｐ型ウェル１１Ａにおいて前記シリコン酸化膜１２Ａを除去する際に形成された段差が露出しているため、図３Ａの状態で前記シリコン酸化膜１２Ａをエッチングにより除去すると、前記段差部に対応して深い溝１２Ｄが形成されてしまう。
このように素子分離絶縁膜１２の表面に溝が形成されると、このような溝を横切ってポリシリコンなどの配線パターンを形成した場合、溝中の導電性残渣により短絡が生じてしまう問題が生じる。このような深い溝中の導電性残渣はエッチングによって除去するのが困難である。
さらにこの従来の工程では、図１Ｄあるいは図２Ａ，図３Ａよりわかるようにレジストパターン１４がシリコン基板１１の露出面上に直接に形成されるため、レジスト膜中に含まれる不純物により基板表面が汚染されやすい問題を有している。このようなシリコン基板表面の汚染も、除去は容易でない。
さらに、この従来の半導体装置の製造方法を使って、基板上にフラッシュメモリ素子以外に、高電圧ｐチャネルＭＯＳトランジスタと高電圧ｎチャネルＭＯＳトランジスタ、低電圧ｐチャネルＭＯＳトランジスタと低電圧ｎチャネルＭＯＳトランジスタを有する半導体集積回路装置を形成しようとすると、プロセス開始から低電圧トランジスタのゲート絶縁膜の形成までの間に、高電圧ｐチャネルＭＯＳトランジスタおよび低電圧ｐチャネルＭＯＳトランジスタのそれぞれの素子領域となるｎ型ウェルを形成するのに２回、またフラッシュメモリセルトランジスタの素子領域となるｐ型ウェルを形成するのに１回、低電圧ｎチャネルＭＯＳトランジスタおよび高電圧ｎチャネルＭＯＳトランジスタのそれぞれの素子領域となるｐ型ウェルを形成するのに２回、またさらにフローティングゲート電極のパターニングに１回、フローティングゲート電極を覆うＯＮＯ電極間絶縁膜のパターニングに１回の、合計で７回のマスク工程が使われる。また前記高電圧ｐチャネルＭＯＳトランジスタを形成する際に、イオン種、加速電圧およびドーズ量を変えたイオン注入工程が３回、同様に前記孔電圧ｎチャネルＭＯＳトランジスタを形成する際にも、イオン種、加速電圧およびドーズ量を変えたイオン注入工程が３回、さらにフラッシュメモリセルの閾値制御のためのイオン注入が１回行われ、これに低電圧ｐチャネルＭＯＳトランジスタを形成するのにイオン注入工程が３回、低電圧ｎチャネルＭＯＳトランジスタを形成するのにイオン注入工程が３回、合計で１３回のイオン注入工程が必要になる。
一方、最近のフラッシュメモリを集積化した半導体集積回路装置ではさらに高い機能性が要求されるようになっており、従来の半導体集積回路装置のようにメモリセルトランジスタに高電圧のｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタ、低電圧のｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタを集積化しただけの構成では不十分で、高電圧ｐチャネルＭＯＳトランジスタを低閾値電圧トランジスタと高閾値電圧トランジスタとより構成し、高電圧ｎチャネルＭＯＳトランジスタを同様に低閾値電圧トランジスタと高閾値電圧トランジスタとより構成し、低電圧ｐチャネルＭＯＳトランジスタを高閾値トランジスタと低閾値トランジスタとより構成し、低電圧ｎチャネルＭＯＳトランジスタを高閾値トランジスタと低閾値トランジスタとより構成し、さらにメモリセルトランジスタ以外に中電圧ｐチャネルＭＯＳトランジスタおよび中電圧ｎチャネルＭＯＳトランジスタを形成する必要が現れつつある。この場合には、基板上に合計で１１種類の異なったトランジスタを形成することになる。
図４Ａ〜４Ｑは、前記従来の方法をこのような１１種類のトランジスタを含む半導体集積回路装置の製造に適用した仮想的な場合の製造工程を示す。
図４Ａを参照するに、ｐ型シリコン基板２１上にはＳＴＩ構造の素子分離膜１１Ｓにより、フラッシュメモリ素子が形成される素子領域１１Ａ（Flash Cell）と、高電圧低閾値ｎチャネルＭＯＳトランジスタが形成される素子領域１１Ｂ（ＨＶＮ−LowVt）と、高電圧高閾値nチャネルＭＯＳトランジスタが形成される素子領域１１Ｃ（ＨＶＮ−HighVt）と、高電圧低閾値ｐチャネルＭＯＳトランジスタが形成される素子領域１１Ｄ（ＨＶＰ−LowVt）と、高電圧高閾値ｐチャネルＭＯＳトランジスタが形成される素子領域１１Ｅ（ＨＶＰ−HighVt）と、中電圧ｎチャネルＭＯＳトランジスタが形成される素子領域１１Ｆと、中電圧ｐチャネルＭＯＳトランジスタが形成される素子領域１１Ｇと、低電圧高閾値ｎチャネルＭＯＳトランジスタが形成される素子領域１１Ｈ（ＬＶＮ−HighVt）と、低電圧低閾値nチャネルＭＯＳトランジスタが形成される素子領域１１Ｉ（ＬＶＮ−LowVt）と、低電圧高閾値ｐチャネルＭＯＳトランジスタが形成される素子領域１１Ｊ（ＬＶＰ−HighVt）と、低電圧低閾値ｐチャネルＭＯＳトランジスタが形成される素子領域１１Ｋ（ＬＶＰ−LowVt）とが画成されている。
次に図４Ｂの工程において図４Ａの構造上にレジストパターンＲ１を、前記メモリセル領域１１Ａ，高電圧低閾値ｎチャネルＭＯＳトランジスタ領域１１Ｂおよび高電圧高閾値ｎチャネルＭＯＳトランジスタ領域１１Ｃを露出するように形成し、ｎ型不純物元素を前記領域１１Ａ〜１１Ｃの深さ位置１１ｂにイオン注入により導入し、埋め込みｎ型ウェルを形成する。さらに同じレジストパターンＲ１をマスクにｐ型不純物元素を、前記領域１１Ａ〜１１Ｃ中、深さ位置１１ｐｗと深さ位置１１ｐｃにイオン注入により導入し、ｐ型ウェルおよびｐ型チャネルストッパ領域を形成する。さらに前記レジストパターンＲ１をマスクにｐ型不純物元素を深さ位置１１ｐｔにイオン注入により導入し、前記素子領域１１Ａ〜１１Ｃに形成されるｎチャネルＭＯＳトランジスタ、特に素子領域１１Ｂに形成される高電圧低閾値ｎチャネルＭＯＳトランジスタの閾値制御を行う。
さらに図４Ｃの工程において、前記高電圧高閾値ｎチャネルＭＯＳトランジスタの素子領域１１Ｃを露出する新たなレジストパターンＲ２を形成し、前記レジストパターンＲ２マスクに前記素子領域１１Ｃにｐ型不純物元素を深さ位置１１ｐｔにイオン注入し、前記深さ位置１１ｐｔの不純物濃度を所定値に増加させることにより、前記領域１１Ｃに形成される高電圧高閾値ｎチャネルＭＯＳトランジスタの閾値制御を行う。
次に図４Ｄの工程において前記高電圧低閾値ｐチャネルＭＯＳトランジスタの素子領域１１Ｄおよび高電圧高閾値ｐチャネルＭＯＳトランジスタの素子領域１１Ｅを露出する新たなレジストパターンＲ３を形成し、前記領域１１Ｄおよび１１Ｅ中、深さ位置１１ｎｗおよび１１ｎｃに、ｎ型不純物元素を順次イオン注入により導入し、ｎ型ウェルおよびｎ型チャネルストッパ領域を形成する。さらに図４Ｄの工程では前記レジストパターンＲ３をマスクに前記ｎ型不純物元素を前記領域１１Ｄおよび１１Ｅ中、深さ位置１１ｎｔにイオン注入により導入し、前記素子領域１１Ｄおよび１１Ｅに形成されるｐチャネルＭＯＳトランジスタ、特に素子領域１１Ｄに形成されるｐチャネルＭＯＳトランジスタの閾値制御を行う。
次に図４Ｅの工程において前記高電圧高閾値ｐチャネルＭＯＳトランジスタの素子領域１１Ｅを露出するレジストパターンＲ４が形成され、前記レジストパターンＲ４をマスクに前記シリコン基板１１中、深さ位置１１ｎｔにｎ型不純物元素をイオン注入することにより、前記素子領域１１Ｅにおいて深さ位置１１ｎｔの不純物濃度を所定値に増加させ、前記領域１１Ｅに形成される高電圧ｐチャネルＭＯＳトランジスタの閾値制御を行う。
さらに図４Ｆの工程において前記メモリセル領域１１Ａを露出するレジストパターンＲ５を形成し、前記レジストパターンＲ５をマスクにｐ型不純物元素をイオン注入し、前記素子領域１１Ａにおいて深さ位置１１ｐｔの不純物濃度を所定値に増大させ、前記メモリセル領域１１Ａに形成されるメモリセルトランジスタの閾値制御を行う。
この従来の工程を拡張した工程では、図４Ｆの工程までで、前記シリコン基板上に形成されるメモリセルトランジスタおよび高電圧ｐチャネルおよびｎチャネルＭＯＳトランジスタの閾値制御は終了し、図４Ｇの工程において前記シリコン基板１１上にトンネル絶縁膜１２が一様に形成される。
さらに図４Ｈの工程において前記トンネル絶縁膜上にフローティングゲート電極となるポリシリコン膜がＣＶＤ法などにより堆積され、これを、図示を省略したマスクプロセスによりパターニングすることにより、前記素子領域１１Ａ上にフローティングゲート電極１３が形成される。
さらに図４Ｈの工程では前記トンネル絶縁膜１２上に前記フローティングゲート電極１３を覆うようにＯＮＯ構造の電極間絶縁膜１４が形成され、図４Ｉの工程において前記電極間絶縁膜１４およびその下のトンネル絶縁膜１２を、レジストパターンＲ６を使ってパターニングすることにより、前記トンネル絶縁膜１２が他の素子領域１１Ｂ〜１１Ｋの表面から除去される。またこのＯＮＯ電極間絶縁膜１４の形成工程に伴う熱処理により、先の工程で導入された不純物元素が活性化される。
図４Ｉの工程ではさらに、前記マスクＲ６を用いて前記ＯＮＯ膜１４を除去し、前記メモリセル領域１１Ａを除く領域のシリコン表面を露出し、熱酸化により前記素子領域１１Ａに形成されるメモリセルトランジスタのトンネル絶縁膜および前記素子領域１１Ｂ〜１１Ｅに形成される高電圧ＭＯＳトランジスタのゲート絶縁膜となる厚い酸化膜１５が一様に形成される。
次に図４Ｊの工程において前記酸化膜１５上に前記中電圧ｎチャネルＭＯＳトランジスタの素子領域１１Ｆを露出するようにレジストパターンＲ７が形成され、前記レジストパターンＲ７をマスクにｐ型不純物元素が前記素子領域１１Ｆ中に、図４Ｂの工程と同様に深さ位置１１ｐおよび深さ位置１１ｐｗに、順次イオン注入により導入される。これにより、前記素子領域１１Ｆに形成されるｎチャネル中電圧トランジスタのｐ型チャネルストッパ領域およびｐ型ウェルが形成される。また図４Ｊの工程では、前記深さ位置１１ｐｔ中の不純物濃度を所定値に増大させることにより、前記素子領域１１Ｆに形成される中電圧ｎチャネルＭＯＳトランジスタの閾値制御を行う。図４Ｊの工程では前記イオン注入工程の後、前記酸化膜１５を前記素子領域１１Ｆにおいて除去する。
さらに図４Ｋの工程において新たなレジストパターンＲ８をマスクに、ｎ型不純物元素が前記中電圧ｐチャネル素子領域１１Ｇ中に、図４Ｅの工程と同様にして、深さ位置１１ｎと１１ｎｗ、さらに１１ｎｔに、イオン注入により順次導入される。また図４Ｋの工程では、前記深さ位置１１ｎｔ中の不純物濃度を所定値に増大させることにより、前記素子領域１１Ｇに形成されるｐチャネルＭＯＳトランジスタの閾値制御を行う。
図４Ｋの工程では、さらに前記イオン注入工程の後、前記シリコン酸化膜１５がエッチングにより除去される。
次に図４Ｌの工程において前記レジストパターンＲ８が除去され、さらに熱酸化処理を行うことにより、前記中低電圧ｎチャネルＭＯＳトランジスタの素子領域１１Ｆおよび中電圧ｎチャネルＭＯＳトランジスタの素子領域１１Ｇを覆うように、前記シリコン酸化膜よりも薄いシリコン酸化膜１６が、前記中電圧ＭＯＳトランジスタのゲート絶縁膜として形成される。なお図４Ｌの工程では、前記レジストパターンＲ７に対するレジストパターンＲ８の位置ずれに起因して、素子分離絶縁膜１１Ｓ上に先に図２Ｂで説明したのと同様な凸部が形成されているのがわかる。
次に図４Ｍの工程において前記シリコン基板１１上に前記低電圧高閾値ｎチャネルＭＯＳトランジスタの素子領域１１Ｈおよび低電圧低閾値ｎチャネルＭＯＳトランジスタの素子領域１１Ｉを露出するように、新たなレジストパターンＲ９が形成され、前記レジストパターンＲ９をマスクにｐ型不純物元素が深さ位置１１ｐｃおよび１１ｐｗにイオン注入により導入される。さらに同じレジストパターンＲ９をマスクに前記素子領域１１Ｈおよび１１Ｉから前記シリコン酸化膜１５をエッチングにより除去する。これにより、前記素子領域１１Ｈおよび１１Ｉにおいて、ｐ型チャネルストッパおよびｐ型ウェルが形成される。
さらに図４Ｎの工程において前記低電圧高閾値ｎチャネルＭＯＳトランジスタの素子領域１１Ｈを露出するように新たなレジストパターンＲ１０が形成され、前記レジストパターンＲ１０をマスクにｐ型不純物元素を深さ位置１１ｐｔにイオン注入により導入することにより、前記低電圧高閾値ｎチャネルＭＯＳトランジスタの閾値制御がなされる。
次に図４Ｏの工程において前記シリコン基板１１上に前記低電圧高閾値ｐチャネルＭＯＳトランジスタの素子領域１１Ｊおよび低電圧低閾値ｐチャネルＭＯＳトランジスタの素子領域１１Ｋを露出するように、新たなレジストパターンＲ１２が形成され、前記レジストパターンＲ１１をマスクにｎ型不純物元素が深さ位置１１ｎｃおよび１１ｎｗにイオン注入により導入される、さらに同じレジストパターンＲ１１をマスクに前記素子領域１１Ｊおよび１１Ｋから前記シリコン酸化膜１５をエッチングにより除去する。これにより、前記素子領域１１Ｊおよび１１Ｋにおいてｎ型チャネルストッパ拡散領域およびｎ型ウェルが形成される。
さらに図４Ｐの工程において前記低電圧高閾値ｎチャネルＭＯＳトランジスタの素子領域１１Ｈを露出するように新たなレジストパターンＲ１２が形成され、前記レジストパターンＲ１２をマスクにｎ型不純物元素を深さ位置１１ｎｔにイオン注入により導入することにより、前記低電圧高閾値ｐチャネルＭＯＳトランジスタの閾値制御がなされる。
最後に図４Ｑの工程において前記レジストパターンＲ１２を除去し、熱処理により前記素子領域１１Ｆ〜１１Ｋに導入された不純物元素を活性化した後、前記素子領域１１Ｈ〜１１Ｋ上に、前記低電圧ｎチャネルあるいはｐチャネルＭＯＳトランジスタのゲート絶縁膜として、前記シリコン酸化膜１６よりも薄いシリコン酸化膜１７を形成する。
この特開２００１−１９６４７０号公報記載の技術をそのまま拡張した半導体集積回路装置の製造方法では、図４Ｂの工程、図４Ｃの工程、図４Ｄの工程、図４Ｅの工程、図４Ｆの工程、図４Ｈの工程、図４Ｉの工程、図４Ｊの工程、図４Ｋの工程、図４Ｍの工程、図４Ｎの工程、図４Ｏの工程、図４Ｐの工程の、合計で１３回のマスク工程が必要とされ、また図４Ｂの工程で４回、図４Ｃの工程で１回、図４Ｄの工程で３回、図４Ｅの工程で１回、図４Ｆの工程で１回、図４Ｊの工程で３回、図４Ｋの工程で３回、図４Ｍの工程で２回、図４Ｎの工程で１回、図４Ｏの工程で２回、図４Ｐの工程で１回の、合計で２２回、図４Ｂの深さ１１ｐｔへのイオン注入工程および図４Ｄの深さ１１ｎｔへのイオン注入工程を省略しても合計で２０回のイオン注入工程が必要になる。
また、先にも説明したように図４Ａ〜４Ｑの工程では、特に図４Ｋの工程、図４Ｎの工程、図４Ｏの工程、図４Ｐの工程でレジスト膜がシリコン基板表面に直接に接してしまい、汚染を生じやすい。このような汚染を生じたシリコン基板を酸化してゲート絶縁膜となる酸化膜を形成した場合には、ゲート絶縁膜のリーク電流特性など電気特性が劣化してしまい、形成されるトランジスタの特性が劣化する。
さらに図４Ｌに示すように、レジストパターンの位置ずれにより、素子分離絶縁膜１１Ｓの表面には凸部あるいは溝部が形成されるおそれがある。
ところで、本発明の発明者は、本発明の基礎となる研究において、高速低電圧トランジスタの熱処理による特性劣化について検討したところ、このような熱処理による特性の劣化としては閾値電圧やドレイン電流などの変動による要因と、素子分離絶縁膜を介して隣接するｐ型あるいはｎ型のウェルとｎ+型あるいはｐ+型の拡散領域との間に生じるパンチスルーによる要因の二つが存在し、このうち前者の要因による特性変動は１０％以下であり、閾値電圧制御あるいはイオン注入条件の最適化により、容易に克服できることを見出した。
一方、後者の要因は深刻であり、対策が必要である。
図５Ａは、図５Ｂに示すモデル構造について、ｐ型ウェル中１Ａ中に形成されたｎ+型拡散領域２と、前記ｐ型ウェル１Ａに隣接するｎ型ウェル１Ｂとの間のパンチスルーによるリーク電流を、前記ｎ+型拡散領域２とｎ型ウェル１Ｂとの間の距離ｘを変化させながら求めた結果を示す。ただし図５Ｂのモデル構造はシリコン基板１中に形成されており、前記ｐ型ウェル１Ａとｎ型ウェル１Ｂとは接しており、基板１の表面には前記ｐ型ウェル１Ａとｎ型ウェル１Ｂとの間にＳＴＩ型の素子分離絶縁膜３が形成されている。また前記距離ｘは、前記ｎ型ウェル１Ｂの側面と前記ｎ+型拡散領域２との間の水平距離として定義される。
図５Ａを参照するに、前記距離ｘ、すなわち半導体装置の微細化とともにリーク電流は大きく変化し、特に前記距離ｘが０．５μｍ以下に減少するとリーク電流は急増することがわかる。ただし図５Ａ中、■および◆はフラッシュメモリセルを高速論理素子と共に搭載した半導体装置についての結果を、また×は高速論理素子のみを搭載した半導体装置についての結果を示す。◆のフラッシュメモリセルでは、■の場合よりもｎ型ウェル１Ｂの不純物濃度を低減させている。
図５Ａの結果は、いずれの素子であっても、微細化によりパンチスルーによるリーク電流が急増することを示している。図５Ａからは、パンチスルーはフラッシュメモリセルを形成する工程を付加することにより顕著に顕れている。これは、フラッシュセル等のウェル分離幅は大きく確保できるため問題ないが、高速動作のために極限まで微細化される低電圧トランジスタにおいて深刻な問題となる。
図６は、図５Ｂのリーク電流経路に沿った、前記モデル構造のバンド構造図を示す。
図６を参照するに、前記ｐ型ウェル１Ａはｎ型拡散領域２とｎ型ウェル１Ｂとの間で伝導帯Ｅｃにポテンシャル障壁を形成し、このポテンシャル障壁の幅が十分に大きく高さが十分に高ければ、半導体素子のソース／ドレイン間に駆動電圧が印加された場合でもパンチスルー電流が効果的に阻止される。一方、図６に示すようにｐ型ウェル１Ａとｎ型ウェル１Ｂとの間に、例えばフラッシュメモリセルの付加工程に伴う熱処理などによりｐ型およびｎ型不純物元素の相互拡散が生じると、前記ｐ型ウェル１Ａの不純物濃度は低下し、これに伴ってポテンシャル障壁の高さΔＥも図６中、破線で示したように低減してしまう。このような場合には、図５Ａで説明したパンチスルーによるリーク電流は非常に深刻な問題となる。特にｎ+型拡散領域２とｎ型ウェル１Ｂとの間隔が減少すると、パンチスルー電流は急増する。
このように図５Ｂの構造でｐ型ウェル１Ａとｎ型ウェル１Ｂとの間でｐ型およびｎ型不純物元素の相互拡散が生じた場合には、図７に示すように前記ｐ型ウェル１Ａの前記ｎ型ウェル１Ｂに接する部分にホール濃度の低いｐ-型領域１Ｃが、またｎ型ウェル１Ｂの前記ｐ型ウェル１Ａに接する部分に電子濃度の低いｎ-型領域１Ｄが形成される。ただし図７は、図５Ｂの一部を拡大して示す図であり、ｐ型あるいはｎ型不純物元素の等濃度ラインを破線で示している。
図７を参照するに、前記ｐ-型領域１Ｃではホール濃度が、図７中に破線で示すように前記ｎ型ウェル１Ｂに向かって緩やかに減少し、またｎ-型領域１Ｄでは、電子濃度が、同じく破線で示すようにｐ型ウェル１Ａに向かって緩やかに減少するのがわかる。
このように、前記ｐ型ウェル１Ａとｎ型ウェル１Ｂとの境界においてｐ型不純物元素とｎ型不純物元素の相互拡散が生じると、ｐ型ウェルのうち、不純物濃度の高い部分１Ａの割合が減少し、トランジスタに駆動電圧を印加した場合に電子が容易にｎ+型拡散領域２からｎ型ウェル１Ｂへと、あるいはｎ型ウェル１Ｂからｎ+型拡散領域２へと、図７中に概略的に示した経路Ａを通ってリークすることが可能になる。
同様の現象が、ホールについても生じる。
なお、図７においてｐ型不純物元素とｎ型不純物元素とでは拡散係数が異なるため、ｐ-型領域１Ｃの広がりとｎ-型領域１Ｄの広がりとは同じではなく、また領域１Ｃと１Ｄとの境界の位置もシフトするが、これらは以上の考察に影響しない。
ところで、フラッシュメモリ素子と論理素子とでは動作電圧が大きく異なっており、フラッシュメモリ素子と論理素子とを集積化したハイブリッド半導体集積回路装置では、低電圧で動作する高速ＣＭＯＳ素子の他に、高電圧を必要とするフラッシュメモリ素子を駆動するための高電圧トランジスタを共通の基板上に形成する必要がある。しかもフラッシュメモリ素子を高電圧で駆動する高電圧トランジスタは、高速ＣＭＯＳ素子を駆動するのに使われる低い電源電圧でスイッチング動作が可能である必要があり、このため低い閾値電圧を有することが要求される。
ところで、ＣＭＯＳ素子などの高速論理素子を構成するＭＯＳトランジスタは高速動作のために微細化されているが、これに伴い、素子分離に使われるＳＴＩ型素子分離絶縁膜のアスペクト比を増加させる必要が生じている。しかし、かかる素子分離絶縁膜のアスペクト比を増加させた場合、深い素子分離溝をＳｉＯ2などの絶縁膜で充填することが困難になる問題が生じる。
このような事情で、フラッシュメモリ素子と高速論理素子とを混載した、いわゆるハイブリッド型の半導体集積回路装置では素子分離絶縁膜の深さを高速論理素子の微細化に比例して低減する必要が生じている。
このような浅い素子分離絶縁膜を使った場合、高速低電圧ＭＯＳトランジスタが形成される論理回路領域では、素子分離絶縁膜の直下にチャネルを有し隣接する一対のｎ型およびｐ型ウェル、さらにこれらのウェル中に形成されたｎ型あるいはｐ型ソース／ドレイン拡散領域とにより形成される寄生フィールドトランジスタの閾値電圧が減少し、隣接する素子間で前記寄生フィールドトランジスタの導通によるパンチスルーが生じやすくなる。しかし、このような高速低電圧ＭＯＳトランジスタの素子領域では、同時にトランジスタの駆動電圧も減少するため、結局のところパンチスルーの発生は抑制され、問題は生じない。また必要に応じて、素子分離絶縁膜直下の領域において不純物濃度を増大させ、寄生フィールドトランジスタの閾値電圧を増大させることも可能である。
一方、フラッシュメモリ素子などの不揮発性半導体メモリ素子が形成されるメモリセル領域では、このような動作電圧の低減が生じることはない。そこで、このようなメモリセル領域およびその制御回路では、素子分離絶縁膜直下のチャネルを通って生じる寄生フィールドトランジスタの導通は、論理素子の微細化に伴って素子分離絶縁膜の深さを低減させた場合、非常に深刻な問題となる。特に高電圧トランジスタは、集積回路装置内部での電荷のポンピングにより発生された高電圧で動作されるが、このような高電圧トランジスタが形成される素子領域を画成する素子分離絶縁膜下の寄生フィールドトランジスタの閾値電圧が低減した場合、昇圧に使われる電荷がパンチスルー電流としてリークしてしまい、消費電力が著しく悪化してしまう。
もちろん、このような不揮発性半導体メモリ素子と論理素子とを集積化した半導体集積回路装置では、論理素子形成領域において素子分離絶縁膜の深さを減少させ不揮発性半導体メモリ素子の形成領域において素子分離絶縁膜の深さを増大させることも可能ではあるが、このような構成はマスクプロセスの増加を招き、受け入れることはできない。
一方、寄生フィールドトランジスタの閾値電圧は、素子分離絶縁膜直下に形成されるチャネルストッパ領域の不純物濃度を増大させることで増加させることができるのが知られている。
そこで本発明の発明者は、本発明の基礎となる研究において、不揮発性半導体メモリ素子の素子領域を画成する素子分離構造において、素子分離絶縁膜直下のチャネルストッパ不純物の濃度を増大させた半導体集積回路装置を作製した。
しかし、このような半導体集積回路装置では、チャネルストッパ不純物濃度を増大させると高電圧トランジスタの閾値電圧も増大してしまい、所望の例えば０．２Ｖ程度の低い閾値電圧を有する高電圧ＭＯＳトランジスタの作製は非常に困難であることが見出された。また、このようにチャネルストッパ不純物濃度を増大させると、特に高電圧トランジスタの素子領域においては接合耐圧が低下し、リーク電流が増大する問題が生じる。
ところで、フラッシュメモリ素子などの不揮発性半導体素子では、情報の書き込みや消去の際に、高い電圧が必要とされる。フラッシュメモリ素子をＣＭＯＳ素子など他の論理素子などと共に、共通の基板上に集積化した半導体集積回路装置では、このような高電圧を、外部から前記基板上の論理素子などを駆動するのに供給される電源電圧を、基板上に設けたチャージポンプなどの昇圧回路により昇圧することにより発生している。
一方、最近の半導体集積回路装置では、動作速度の向上に伴って論理素子は非常に微細化されており、これに伴って、半導体集積回路装置に供給される電源電圧も１．２Ｖあるいはそれ以下にまで低減されている。
このような事情で、最近の半導体集積回路装置で使われるチャージポンプ回路は、１．２Ｖあるいは１．０Ｖという非常に低い電源電圧から、所望の１０Ｖあるいは１２Ｖ程度の高電圧を発生することが要求されている。
チャージポンプ回路は一般に、ダイオード接続された一対のＭＯＳトランジスタと、前記一対のＭＯＳトランジスタの中間ノードに一端を接続されたポンピングキャパシタとよりなる構成を有し、前記ポンピングキャパシタの他端にクロック信号を供給することにより前記キャパシタ中に電荷を蓄積し、所望の昇圧を行う。
従来より、一導電型のウェルと、前記ウェルに対して反対導電型を有する拡散層とを備え、トランジスタと同一の構造を有する素子が昇圧キャパシタとして、使われている。このような素子ではゲート電極とゲート電極直下のシリコン層中に形成される反転層との間で容量が形成され、反転型キャパシタと呼ばれている。
図８は、このような反転型キャパシタ２１０の例を示す。
図８を参照するに、ポンピングキャパシタ２１０は一導電型のシリコン基板２１１上に形成されており、前記シリコン基板２１１上にはゲート絶縁膜に対応する絶縁膜２１２を介してゲート電極に対応するキャパシタ電極２１３が形成されている。さらに前記シリコン基板２１１中には前記キャパシタ電極２１３の両側に一対の逆導電型の拡散領域２１１Ａ，２１１Ｂが形成され、前記拡散領域２１１Ａ，２１１Ｂを共通接続してキャパシタの第１の端子を形成し、また前記ゲート電極２１３により第２の端子を形成する。
最近の超微細化半導体集積回路装置では、半導体集積回路装置で使われる電源電圧が低下するにつれて、このような反転キャパシタを使った従来のチャージポンプは適切な動作を行えなくなってきている。
図９Ａは、図８のキャパシタ２１０において、前記シリコン基板２１１をｐ型に、拡散領域２１１Ａ，２１１Ｂをｎ型にドープした正電圧昇圧キャパシタの場合について、前記電極２１３への電圧印加に伴って生じる３つの動作領域、すなわち蓄積領域、空乏領域および反転領域を示す。
図９Ａを参照するに、このような反転型キャパシタでは、前記電極２１３に大きな正電圧を印加して前記シリコン基板２１１中、電極２１３直下に反転層を形成することにより、大きなキャパシタンスを実現できる。
一方、図９Ａよりわかるように、このような反転型キャパシタでは高周波数で動作された場合には、反転領域において得られるキャパシタンスが著しく減少してしまう。また、このような反転型キャパシタでは、電源電圧が小さい場合、チャージポンプから得られる電流出力が非常に小さくなってしまう。
同様な問題は、導電型を反転させた負電圧昇圧キャパシタの場合にも生じる。図９Ｂは、このような負電圧昇圧キャパシタにおける蓄積領域、空乏領域および反転領域の形成を示す。
これに対し、特表平１１−５１１９０４は、このような反転型キャパシタに伴う問題点を解決するために、図１０Ａあるいは図１０Ｂに示す、蓄積型あるいはウェルキャパシタ型と呼ばれるポンピングキャパシタを開示している。このうち図１０Ａは正電圧昇圧キャパシタ２１０Ａを、図１０Ｂは負電圧昇圧キャパシタ１１０Ｂを示す。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図１０Ａを参照するに、前記正電圧昇圧キャパシタ２１０Ａはシリコン基板２１１（図示せず）中に形成されたｎ型ウェル２１１Ｎ上に形成されており、前記拡散領域２１１Ａ，２１１Ｂとして、ｎ+型拡散領域が形成されている。
これに対し図１０Ｂの負電圧昇圧キャパシタ２１０Ｂでは、前記シリコン基板２１１中にｎ型ウェル２１１Ｎが形成され、前記ｎ型ウェル２１１Ｎ中にｐ型ウェル２１１Ｐが形成されている。さらに前記ｐ型ウェル２１１Ｐ中には前記拡散領域２１１Ａ，２１１Ｂとして、ｐ+型の拡散領域が形成されている。
図１０Ａの昇圧キャパシタ２１０Ａでは、前記電極２１３に正電圧を印加することで、前記図９Ｂの蓄積領域における動作を実現することができる。また図１０Ｂの昇圧キャパシタ２１０Ｂでは、前記電極２１３に負電圧を印加することで、図９Ａの蓄積領域における動作を実現することができる。
このような蓄積領域における動作では、昇圧キャパシタのキャパシタンスは、図１０Ａの素子２１０Ａでは電極２１３に印加される電圧が正である限り、また図１０Ｂの素子２１０Ｂでは電極２１３に印加される電圧が負である限り、電圧の大きさがゼロに近接しても一定であると考えられ、このような事情から、フラッシュメモリを含む低電圧高速半導体集積回路装置で使われるポンピングキャパシタとしては、蓄積領域で動作される図１０Ａあるいは１０Ｂの素子を使うのが、電圧損失がゼロとなるため好ましいと考えられている。
しかしながら、図１０Ａ，１０Ｂに示した、印加電圧によらない一定のキャパシタンスは、電極２１３が、シリコンとは大きく異なった仕事関数を有する金属などの材料で形成された場合に得られるだけであり、実際には図１１あるいは図１２に示すように、印加電圧が低い場合にキャパシタンスが著しく低減する現象が生じることが見出された。ただし図１１は図９Ａの正電圧昇圧キャパシタ特性に対応し、図１２は図９Ｂの負電圧昇圧キャパシタ特性に対応している。図１１，１２は、本発明の発明者が、本発明の基礎となる研究において見出したものである。因みに、前記特表平１１−５１１９０４号公報は、前記電極１３の導電型については触れていない。
図１１あるいは図１２を参照するに、印加電圧の大きさが１．０〜１．２Ｖ程度ではキャパシタンスに著しい減少が生じており、このようなポンピングキャパシタを使って１．０Ｖあるいは１．２Ｖの電源電圧を例えば５Ｖ程度まで昇圧しようとするのは非効率である。
このような問題は、図１０Ａあるいは１０Ｂの構成において前記電極２１３としてシリコンとは大きく異なった仕事関数を有する金属などの材料を使えば回避できる可能性はあるが、このような場合でも、ｎチャネル型キャパシタとｐチャネル型キャパシタとで異なった仕事関数を有する、異なった金属材料を使う必要がある。しかし、このように半導体集積回路装置の製造工程時に、異なった金属材料を使って金属ゲート電極を形成するのは、製造工程を複雑にしてしまい、受け入れられるものではない。
そこで本発明は上記の課題を解決した、新規で有用な半導体集積回路装置およびその製造方法を提供することを概略的目的とする。
本発明の具体的な課題は、基板上に不揮発性メモリ素子と論理素子とを集積化した半導体集積回路装置において、微細化した場合にも論理素子の拡散領域とこれに隣接する逆導電型ウェルとの間に十分な耐圧が確保でき、基板上に形成されるトランジスタの種類が多い場合でも少ない工程で製造でき、またゲート酸化膜の汚染を回避できる半導体集積回路装置およびその製造方法を提供することにある。
本発明の他の課題は、半導体基板上に高電圧トランジスタと低電圧トランジスタとを集積化した半導体集積回路装置において、前記低電圧トランジスタが微細化され、その結果、前記半導体基板上に形成される素子分離絶縁膜の深さおよび膜厚が減少された場合であっても、前記高電圧トランジスタが形成される素子領域において素子分離構造直下にチャネルを有する寄生フィールドトランジスタの導通を、製造工程数を増大させることなく、また前記高電圧トランジスタの閾値電圧を増大させることなく、抑制することのできる半導体集積回路装置を提供することにある。
本発明さらに他の課題は、基板上に、不揮発性半導体素子と論理素子と共に、約１．２Ｖあるいはそれ以下の低電圧であっても効率的に昇圧できる昇圧素子を集積化した半導体集積回路装置およびその製造方法を提供することにある。
一の側面によれば本発明は、基板と、
前記基板上に形成されたメモリセルウェルと、
前記メモリセルウェル上に形成された不揮発性半導体メモリ素子と、
前記基板上に形成された第１のウェルと、
前記第１のウェル上に形成された第１の膜厚のゲート絶縁膜を有する第１のトランジスタと、
前記基板上に形成された第２のウェルと、
前記第２のウェル上に形成された、前記第１の膜厚のゲート絶縁膜を有し、前記第１のトランジスタに対して逆のチャネル導電型を有する第２のトランジスタと、
前記基板上に形成された第３のウェルと、
前記第３のウェル上に形成された、前記第１の膜厚よりも小さい第２の膜厚のゲート絶縁膜を有する第３のトランジスタと、
前記基板上に形成された第４のウェルと、
前記第４のウェル上に形成された、前記第２の膜厚のゲート絶縁膜を有し、前記第３のトランジスタに対して逆のチャネル導電型を有する第４のトランジスタとを含み、
前記第１のウェルと第２のウェルとは隣接して形成され、前記第３のウェルと第４のウェルとは隣接して形成され、
前記メモリセルウェルは第１の導電型を有し、前記第１および第３のウェルは前記第１の導電型を有し、前記第２および第４のウェルは前記第１の導電型とは逆の第２の導電型を有し、
前記第１および第２のウェルの少なくとも一方、および前記第３および第４のウェルの少なくとも一方は、前記メモリセルウェルの不純物濃度分布プロファイルよりも急峻な不純物濃度分布プロファイルを有し、
前記第２のウェルは前記第１のウェルの不純物濃度プロファイルよりも急峻な不純物濃度プロファイルを有することを特徴とする半導体集積回路装置を提供する。
他の側面によれば本発明は、フラッシュメモリ素子と論理素子とを半導体基板上に有する半導体集積回路装置の製造方法であって、
前記半導体基板上に、前記フラッシュメモリ素子に対応して第１の素子領域を、また前記論理素子に対応して第２および第３の素子領域と第４および第５の素子領域を前記第２および第３の素子領域が隣接し第４および第５の素子領域が隣接するように画成する工程と、
前記半導体基板中、前記第１の素子領域に第１のウェルを、前記第２の素子領域に第２のウェルを、前記第４の素子領域に第４のウェルを、いずれも第１の導電型で同時に形成する工程と、
前記シリコン基板上に第１のゲート絶縁膜を、前記フラッシュメモリ素子のトンネル絶縁膜として成長する工程と、
前記第１のゲート絶縁膜上に第１の導電体膜を成長する工程と、
前記第１の導電体膜をパターニングし、前記第１の導電膜を前記第１の領域に、フローティングゲート電極として残し、前記第２〜第５の領域から除去する工程と、
前記第１の導電体膜上に誘電体膜を成長する工程と、
前記誘電体膜を成長した後、前記半導体基板中、前記第３の素子領域に第３のウェルを、前記第５の素子領域に第５のウェルを前記第３のウェルが前記第２のウェルに隣接するように、また前記第５のウェルが前記第４のウェルに隣接するように形成する工程と、
前記誘電体膜および前記第１のゲート絶縁膜を、前記シリコン基板上の前記第２〜第５の素子領域から除去する工程と、
前記第２〜第５の素子領域上に、第２のゲート絶縁膜を成長する工程と、
前記第４および第５の素子領域上において前記第２のゲート絶縁膜を選択的に除去する工程と、
前記第４および第５の素子領域上に、前記第２のゲート絶縁膜よりも膜厚の薄い第３のゲート絶縁膜を成長する工程と、
前記誘電体膜、および前記第２および第３のゲート絶縁膜上に第２の導電体膜を成長する工程と、
前記第２の導電体膜をパターニングし、前記第１の素子領域に不揮発性メモリのコントロールゲートを、また前記第２〜第５の素子領域に周辺トランジスタのゲート電極を形成する工程と、を含むことを特徴とする半導体集積回路装置の製造方法を提供する。
本発明によれば、基板上に複数の、種類の異なるトランジスタを有する半導体集積回路装置の製造の際に、マスク工程の数およびイオン注入工程の数を低減できる。またその際、本発明では隣接して形成される導電型の異なる一対のウェルのうち、少なくとも一方のウェルにおける不純物濃度分布を、メモリセルトランジスタが形成されるウェルにおける不純物濃度分布よりも鋭いプロファイルを有するように形成できるため、半導体集積回路装置のパンチスルー耐性が劣化することがない。また、本発明によれば、レジスト膜によるシリコン基板の汚染が回避され、またシリコン基板上における凹凸形成の問題が回避される。
本発明のその他の課題および特徴は、以下に図面を参照しながら行う本発明の詳細な説明より明らかとなろう。
本発明によれば、基板上に複数の、種類の異なるトランジスタを有する半導体集積回路装置の製造の際に、マスク工程の数およびイオン注入工程の数を低減できる。またその際、本発明では隣接して形成される導電型の異なる一対のウェルのうち、少なくとも一方のウェルにおける不純物濃度分布を、メモリセルトランジスタが形成されるウェルにおける不純物濃度分布よりも鋭いプロファイルを有するように形成できるため、半導体集積回路装置のパンチスルー耐性が劣化することがない。また、本発明によれば、レジスト膜によるシリコン基板の汚染が回避され、またシリコン基板上における凹凸形成の問題が回避される。
［原理］
次に本発明の原理を、シリコン基板上にメモリセルと高電圧ｎチャネルおよびｐチャネルＭＯＳトランジスタ、低電圧ｎチャネルおよびｐチャネルＭＯＳトランジスタを集積化した構成の半導体集積回路装置を例に、図１３Ａ〜１３Ｌを参照しながら説明する。
図１３Ａを参照するに、ｐ型あるいはn型のシリコン基板２１上にはＳＴＩ構造の素子分離絶縁膜２１Ｓにより、フラッシュメモリ素子の素子領域（Flash Cell）２１Ａと高電圧ｎチャネルＭＯＳトランジスタ領域（ＨＶＮ）と、高電圧ｐチャネルＭＯＳトランジスタ領域（ＨＶＰ）２１Ｃと、低電圧ｎチャネルＭＯＳトランジスタ領域（ＬＶＮ）と、低電圧ｐチャネルＭＯＳトランジスタ領域（ＬＶＰ）とが画成される。
次に図１３Ｂの工程で、前記シリコン基板２１上に、図示を省略したシリコン酸化膜を介して、前記素子領域２１Ａ，２１Ｂを露出するレジストパターンＲ２１を形成し、前記レジストパターンＲ２１をマスクにｎ型不純物元素を、前記シリコン基板２１の深部に設定された埋め込みｎ型ウェル注入深さ２１ｂまで、イオン注入により導入する。
次に図１３Ｃの工程において前記シリコン基板２１上に、前記素子領域２１Ａ，２１Ｂおよび低電圧ｎチャネルＭＯＳトランジスタの素子領域２１Ｄを露出する新たなレジストパターンＲ２２を形成し、さらに前記レジストパターンＲ２２をマスクにｐ型不純物元素を、前記領域２１Ａ，２１Ｂおよび２１Ｄ中、深さ位置２１ｐｗと深さ位置２１ｐｃとに、加速電圧およびドーズ量を変えながら順次イオン注入により導入し、ｐ型ウェルおよびｐ型チャネルストッパ領域をそれぞれ形成する。
次に図１３Ｄの工程において前記シリコン基板２１上に前記フラッシュメモリ素子領域２１Ａを露出する新たなレジストパターンＲ２３を形成し、前記レジストパターンＲ２３をマスクに、前記素子領域２１Ａ中、ｐ型閾値制御注入深さ２１ｐｔにｐ型不純物元素をイオン注入し、前記メモリセル領域１１Ａに形成されるメモリセルトランジスタの閾値制御を行う。
さらに図１３Ｅの工程において前記レジストパターンＲ２３および図示していないシリコン酸化膜が除去され、さらに前記シリコン基板２１の表面にシリコン酸化膜２２が、前記フラッシュメモリ素子のトンネル絶縁膜として１０ｎｍの厚さに形成される。
次に図１３Ｆの工程において前記シリコン酸化膜２２上に一様にポリシリコン膜を堆積し、さらにこれを、図示を省略したマスクプロセスによりパターニングすることで、前記素子領域２１Ａにおいて前記シリコン酸化膜２２上にポリシリコンパターンよりなるフローティングゲート電極２３を形成する。さらに図１３Ｆの工程では、前記シリコン酸化膜２２上に前記フローティングゲート電極２３を覆うようにＯＮＯ構造の電極間絶縁膜２４が形成されている。
次に図１３Ｇの工程において前記電極間絶縁膜２４上に低電圧ｎチャネルＭＯＳトランジスタの素子領域２１Ｄを露出するように新たなレジストパターンＲ２４が形成され、前記レジストパターンＲ２４をマスクに前記素子領域２１Ｄ中、ｐ型閾値制御注入深さ２１ｐｔにｐ型不純物元素をイオン注入により導入することで、前記素子領域２１Ｄに形成されるｎチャネルＭＯＳトランジスタの閾値制御がなされる。
さらに図１３Hの工程において前記ONO膜２４上に高電圧ｐチャネルＭＯＳトランジスタの素子領域２１Ｃおよび低電圧チャネルＭＯＳトランジスタの素子領域２１Ｅを露出するように新たなレジストパターンＲ２５が形成され、さらに前記レジストパターンＲ２５をマスクに前記素子領域２１Ｃおよび２１Ｅにおいて前記シリコン基板中、深さ位置２１ｎｗおよび深さ位置２１ｎｃにｎ型不純物元素をイオン注入工程により導入し、ｎ型ウェルおよびｎ型チャネルストッパ領域をそれぞれ形成する。
さらに図１３Ｉの工程において前記ＯＮＯ膜２４上に新たなレジストパターンＲ２６を前記低電圧ｐチャネルＭＯＳトランジスタの素子領域２１Ｅが露出されるように形成し、さらに前記レジストパターンＲ２６をマスクにｎ型不純物元素を前記素子領域２１Ｅ中、閾値制御注入位置２１ｎｔまでイオン注入により導入することにより、前記素子領域２１Ｅに形成される低電圧ｐチャネルＭＯＳトランジスタの閾値制御がなされる。
さらに図１３Ｊの工程においてレジストパターンＲ２７を使ったパターニング工程により前記ＯＮＯ膜２４およびその下のシリコン酸化膜２２が前記素子領域２１Ｂ〜２１Ｅより除去され、前記シリコン酸化膜２２は前記素子領域２１Ａ上にのみ、トンネル絶縁膜として残される。
さらに図１３Ｋの工程において前記レジスト膜Ｒ２７が除去され、前記シリコン基板２１の露出表面上に前記素子領域２１Ｂおよび２１Ｃに形成される高電圧ＭＯＳトランジスタのゲート絶縁膜として使われるシリコン酸化膜２５が、１３ｎｍの厚さに形成される。さらに図１３Ｋの工程では前記素子領域２１Ｄおよび２１Ｅを露出するようにレジストパターンＲ２８が形成され、さらに前記レジストパターンＲ２８をマスクに前記シリコン酸化膜２５が、前記素子領域２１Ｄおよび２１Ｅから除去される。
さらに図１３Ｌの工程において前記レジストパターンＲ２８が除去され、前記素子領域２１Ｄおよび２１Ｅ上に前記低電圧ＭＯＳトランジスタのゲート絶縁膜としてシリコン酸化膜２６が前記シリコン酸化膜２５よりも薄く形成される。
図１３Ａ〜１３Ｌの工程では、マスク工程は図１３Ｂ，図１３Ｃ，図１３Ｄ，図１３Ｆ，図１３Ｇ，図１３Ｈ，図１３Ｉ，図１３Ｊ，図１３Ｋの合計で９回、イオン注入工程は図１３Ｂの工程で１回、図１３Ｃの工程で２回、図１３Ｄの工程で１回、図１３Ｇの工程で１回、図１３Ｈの工程で２回、図１３Ｉの工程で１回の合計で８回必要であるが、これは特開２００１−１９６４７０号公報に記載の方法で対応する構造を形成した場合に比べてマスク工程の数は増加しているが、イオン注入工程の数は大幅に減少している。また図１３Ｈの工程で深さ位置２１ｎｃへのイオン注入工程を省略した場合は、イオン注入工程の総数は７回となる。
また図１３Ａ〜１３Ｌの工程では、レジストパターンがシリコン表面に接することがなく、レジストによるシリコン表面の汚染、およびこれに伴うゲート絶縁膜の電気特性の劣化の問題が回避される。さらに本発明の工程では、図２Ｂあるいは３Ｂで説明した、微細パターンの形成が必要な低電圧トランジスタ領域内において、素子分離絶縁膜上における突起あるいは溝の形成の問題は生じない。
ところで、図１３Ａ〜１３Ｌの本発明の半導体集積回路装置の製造方法では、図１３Ｃの工程において高電圧ｎチャネルＭＯＳトランジスタの素子領域２１Ｂと低電圧ｎチャネルＭＯＳトランジスタの素子領域２１Ｄとで同時にイオン注入工程を行い、また図１３Ｈの工程において高電圧ｐチャネルＭＯＳトランジスタの素子領域２１Ｃと低電圧ｐチャネルＭＯＳトランジスタの素子領域２１Ｅとで同時にイオン注入工程を行うことにより、マスク工程の増大を回避していることに注意すべきである。
このうち、図１３Ｃのイオン注入工程は前記ＯＮＯ電極間絶縁膜２４の形成工程よりも前に実行されており、このため特に前記低電圧ｎチャネルＭＯＳトランジスタの素子領域２１Ｄに導入された不純物元素の分布は、前記ＯＮＯ電極間絶縁膜２４の形成工程における熱処理に伴い生じる拡散の結果、ブロードなものになってしまう。
このようなブロードな不純物元素の分布プロファイルは、先に図６および図７で説明したパンチスルー機構を考えると、微細化された高電圧ＭＯＳトランジスタあるいは低電圧ＭＯＳトランジスタのパンチスルー耐圧を低下させ、好ましくない結果をもたらすように思われるが、本発明では他方の高電圧ＭＯＳトランジスタおよび低電圧ＭＯＳトランジスタ、すなわち素子領域２１Ｃおよび２１Ｅへのイオン注入は、前記ＯＮＯ電極間絶縁膜２４の形成工程の後に図１３Ｈの工程で行われているため、これらの素子領域においては、導入された不純物元素はシャープなプロファイルを形成する。
図１４は、図１３Ａ〜１３Ｌの工程で製造された半導体集積回路装置のうち、素子領域２１Ｄと素子領域２１Ｅを含む領域におけるウェル形成の様子を概略的に示した図である。ただし図１４中、破線は図７と同様に、シリコン基板２１中におけるｐ型あるいはｎ型不純物元素の等濃度ラインを示している。
図１４を参照するに、前記素子領域２１Ｄにはｐ型ウェルが図１３Ｃにおけるイオン注入の結果形成されており、前記ｐ型ウェル中にはｎチャネルＭＯＳトランジスタの一部を構成するｎ+型の拡散領域が形成されている。
図１４よりわかるように、図１３Ｆの工程におけるＯＮＯ電極間絶縁膜２４の形成工程に伴い、前記素子領域２１Ｅ中においては素子領域２１Ｄからのｐ型不純物元素の拡散が生じる。
一方前記素子領域２１Ｅでは、イオン注入工程が図１３Ｆの工程の後で実行されるため、素子領域２１Ｅから素子領域２１Ｄへのｎ型不純物元素の拡散は生じない。すなわち前記基板２１中、素子分離絶縁膜２１Ｓの直下においては、ｎ型不純物元素の濃度が前記素子領域２１Ｅと素子領域２１Ｄの境界部において急減する。一方、前記素子領域２１Ｅ中においては、ｎ型不純物元素の活性化により生じるキャリア電子の発生が、前記素子領域２１Ｅへと素子領域２１Ｄから拡散したｐ型不純物元素の活性化により相殺され、電子濃度の低減した領域が形成されてしまう。
本発明では、このような電子濃度の低減を補うべく、前記素子領域２１Ｅ中へのｎ型不純物元素のドーズ量を従来の場合よりも増大させ、これにより、前記経路Ａに沿ったパンチスルーの発生を抑制する。
また本発明では、高電圧ｎチャネルＭＯＳトランジスタが形成される素子領域２１Ｂのイオン注入工程がメモリセル領域２１Ａのイオン注入工程と同時に行われるため、工程数が削減される。その際、素子領域２１Ｂへのイオン注入工程も図１３ＦのＯＮＯ電極間絶縁膜２４の形成工程よりも前に行われ、従って素子領域２１Ｂにおけるｐ型不純物元素の分布プロファイルはブロードなものになるが、反対導電型の高電圧ＭＯＳトランジスタが形成される素子領域２１Ｃへのイオン注入工程が図１３ＦのＯＮＯ膜２４の形成工程よりも後で実行されるため、素子領域２１Ｃにおけるｎ型不純物元素の分布はシャープであり、図９で説明したのと同様に、パンチスルーによるリーク電流の発生が効果的に抑制される。
このように、本発明によれば、基板上においてフラッシュメモリなどの不揮発性メモリ素子を、動作電圧の異なる様々なｎ型およびｐ型ＭＯＳトランジスタと集積化した半導体集積回路装置の微細化を、パンチスルー耐圧を確保しつつ行うことが可能となり、またこのような半導体集積回路装置を製造する際の工程数を削減することが可能になる。またこのような半導体集積回路装置を製造する際に生じるゲート酸化膜の、不純物による汚染を確実に回避することが可能になる。

［第１実施例］
図１５は、本発明の第１実施例による半導体集積回路装置４０の構成を示す。
図１５を参照するに、半導体集積回路装置４０はフラッシュメモリ素子を搭載した０．１３μｍルールの論理集積回路装置であり、ｐ型あるいはｎ型のシリコン基板４１上にＳＴＩ構造の素子分離絶縁膜４１Ｓにより画成された素子領域４１Ａ〜４１Ｋを有し、前記素子領域４１Ａにはフラッシュメモリ素子が、前記素子領域４１Ｂには高電圧低閾値ｎチャネルＭＯＳトランジスタが、前記素子領域４１Ｃには高電圧高閾値ｎチャネルＭＯＳトランジスタが、前記素子領域４１Ｄには高電圧低閾値ｐチャネルＭＯＳトランジスタが、前記素子領域４１Ｅには高電圧高閾値ｐチャネルＭＯＳトランジスタが形成される。これらの高電圧ｐチャネルあるいはｎチャネルＭＯＳトランジスタは、前記フラッシュメモリ素子を制御する制御回路を構成する。
さらに前記素子領域４１Ｆには２．５Ｖの電源電圧で動作する中電圧ｎチャネルＭＯＳトランジスタが、前記素子領域４１Ｇには同じく２．５Ｖの電源電圧で動作する中電圧ｐチャネルＭＯＳトランジスタが形成され、さらに前記素子領域４１Ｈには１．２Ｖの電源電圧で動作する低電圧高閾値ｎチャネルＭＯＳトランジスタが、前記素子領域４１Ｉには１．２Ｖの電源電圧で動作する低電圧低閾値ｎチャネルＭＯＳトランジスタが、前記素子領域４１Ｊには前記１．２Ｖの電源電圧で動作する低電圧高閾値ｐチャネルＭＯＳトランジスタが、さらに前記素子領域４１Ｅには前記１．２Ｖの電源電圧で動作する低電圧低閾値ｐチャネルＭＯＳトランジスタが形成される。これらの低電圧ｐチャネルおよびｎチャネルＭＯＳトランジスタは、中電圧ｐチャネルおよびｎチャネルＭＯＳトランジスタから構成される入出力回路とともに、高速論理回路を構成する。
前記素子領域４１Ａ〜４１Ｃにはｐ型ウェルが形成され、前記素子領域４１Ｄおよび４１Ｅにはｎ型ウェルが形成され、前記素子領域４１Ｆにはｐ型ウェルが、前記素子領域４１Ｇにはｎ型ウェルが形成される。さらに前記素子領域４１Ｈおよび４１Ｉにはｐ型ウェルが、前記素子領域４１Ｊおよび４１Ｋにはｎ型ウェルが形成される。
前記素子領域４１Ａの表面にはトンネル絶縁膜４２が形成され、前記トンネル絶縁膜４２上にはポリシリコンよりなるフローティングゲート電極４３およびＯＮＯ構造を有する電極間絶縁膜４４が順次形成されている。さらに前記電極間絶縁膜４４上にはポリシリコンよりなるコントロールゲート電極４５が形成されている。
一方、前記素子領域４１Ｂ〜４１Ｅの表面には、高電圧トランジスタのためのゲート絶縁膜４６が形成されており、前記ゲート絶縁膜４６上には、前記素子領域４１Ｂにおいてポリシリコンゲート電極４７Ｂが、前記素子領域４１Ｃにおいてポリシリコンゲート電極４７Ｃが、前記素子領域４１Ｄにおいてポリシリコンゲート電極４７Ｄが、前記素子領域４１Ｅにおいてポリシリコン電極４７Ｆが形成されている。
また前記素子領域４１Ｆおよび４１Ｇの表面には、中電圧トランジスタのための、前記ゲート絶縁膜４６よりも薄いゲート絶縁膜４８が形成されており、前記ゲート絶縁膜４８上には、前記素子領域４１Ｆにおいてポリシリコンゲート電極４７Ｆが、また前記素子領域４１Ｇにおいてポリシリコンゲート電極４７Ｇが形成されている。
さらに前記素子領域４１Ｈ〜４１Ｋの表面には、低電圧トランジスタのためのゲート絶縁膜５０が形成されており、前記ゲート絶縁膜５０上には、前記素子領域４１Ｈにおいてポリシリコンゲート電極４７Ｈが、前記素子領域４１Ｉにおいてポリシリコンゲート電極４７Ｉが、前記素子領域４１Ｊにおいてポリシリコンゲート電極４７Ｊが、前記素子領域４１Ｋにおいてポリシリコン電極４７Ｋが形成されている。
また、前記素子領域４１Ａにおいては、前記フローティングゲート電極４３と電極間絶縁膜４４とコントロールゲート電極４５とよりなる積層ゲート電極構造４７Ａの両側に、ソース領域およびドレイン領域を形成する一対の拡散領域が形成されている。同様に、前記素子領域４１Ｂ〜４１Ｈの各々においても、ゲート電極の両側に、ソース領域およびドレイン領域を形成する一対の拡散領域が形成されている。
前記拡散領域４１Ａ〜４１Ｋにおいては、様々な深さに様々な不純物元素がウェル形成あるいは閾値制御のために、様々な濃度で導入されるが、前記拡散領域４１Ａ〜４１Ｋにおいて行われるイオン注入工程については、以下に、図１６Ａ〜１６Ｚおよび１６ＡＡ〜１６ＡＢを参照しながら説明する。
図１６Ａを参照するに、前記シリコン基板４１上には先にも説明したようにＳＴＩ型の素子分離膜４１Ｓが形成され、これにより素子領域４１Ａ〜４１Ｋが画成されている。また図示は省略するが、図１６Ａの工程では前記シリコン基板４１の表面が酸化され、１０ｎｍ程度の膜厚のシリコン酸化膜が形成されている。
次に図１６Ｂの工程において図１６Ａの構造上に素子領域４１Ａ〜４１Ｃを露出するレジストパターンＲ４１を形成し、さらに前記レジストパターンＲ４１をマスクにＰ+を、前記素子分離絶縁膜４１Ｓの下端よりも深い深さ位置４１ｂに、２ＭｅＶの加速電圧下、２×１０13ｃｍ-2のドーズ量でイオン注入し、ｎ型埋め込み不純物領域を形成する。
さらに図１６Ｂの工程では、前記レジストパターンＲ４１をマスクにＢ+を深さ位置４１ｐｗに、４００ｋｅＶの加速電圧下、１．５×１０13ｃｍ-2のドーズ量でイオン注入し、ｐ型ウェルを形成する。さらに図１６Ｂの工程では、前記レジストパターンＲ６１をマスクにＢ+を深さ位置４１ｐｃに、１００ｋｅＶの加速電圧下、２×１０12ｃｍ-2のドーズ量でイオン注入する。これにより、前記深さ位置４１ｐｃにｐ型のチャネルストッパ領域が形成される。ただし前記深さ位置４１ｂ，４１ｐｗおよび４１ｐｃは相対的なイオン注入深さを表し、深さ位置４１ｐｗは前記素子分離絶縁膜４１Ｓよりも深く、深さ位置４１ｂよりも浅い。また前記深さ位置４１ｐｃは前記深さ位置４１ｐｗよりも浅く、前記素子分離絶縁膜４１Ｓの下端に略対応している。前記深さ位置４１ｐｃにｐ型不純物元素を導入することにより、パンチスルー耐性が向上すると同時に、形成されるトランジスタの閾値特性を制御することができる。
次に図１６Ｃの工程で前記メモリセル領域４１Ａを露出するレジストパターンＲ４２を形成し、Ｂ+を４０ｋｅＶの加速電圧下、６×１０13ｃｍ-2のドーズ量で、前記基板表面近傍の浅い深さ位置４１ｐｔにイオン注入し、前記素子領域４１Ａに形成されるメモリセルトランジスタの閾値制御を行う。
さらに図１６Ｄの工程で前記レジストパターンＲ４２を除去し、前記シリコン基板４１の表面に形成されていたシリコン酸化膜をＨＦ水溶液中で除去した後、９００〜１０５０℃の温度で３０分間熱酸化処理を行い、前記トンネル絶縁膜４２となるシリコン酸化膜を約１０ｎｍの膜厚に形成する。
なおこのトンネル絶縁膜４２の形成工程において、先に素子領域４１Ａ〜４１Ｃに導入されたｐ型不純物元素は０．１〜０．２μｍ程度の距離まで拡散する。
次に図１６Ｅの工程において図１６Ｄの構造上に不純物をドープしたポリシリコン膜をＣＶＤ法により堆積し、さらにこれをパターニングして前記素子領域４１Ａ上に前記フローティングゲート電極４３を形成する。さらに前記フローティングゲート電極４３の形成の後、前記シリコン酸化膜４２上にＣＶＤ法により酸化膜と窒化膜とをそれぞれ５ｎｍおよび１０ｎｍの厚さに堆積し、さらにこれを９５０℃のウェット雰囲気中で酸化することにより、ＯＮＯ構造を有する誘電体膜を、前記電極間絶縁膜４４として形成する。
この図１６Ｅの工程では、前記ＯＮＯ膜４４の形成の際における熱処理に伴い、先に素子領域４１Ａ〜４１Ｃに導入されたｐ型不純物元素は、さらに０．１〜０．２μｍの距離を拡散する。これらの熱処理の結果、前記素子領域１２Ａ〜１２Ｃに形成されるｐ型ウェルでは、図１６Ｅの工程の後、ｐ型不純物元素の分布がブロードに変化する。
次に図１６Ｆの工程において、図１６Ｅの構造上に前記素子領域４１Ｃ，４１Ｆおよび４１Ｈ〜４１Ｉを露出する新たなレジストパターンＲ４３が図１６Ｅの構造上に形成され、さらに前記レジストパターンＲ４３をマスクにＢ+をまず４００ｋｅＶの加速電圧下、１．５×１０12ｃｍ-2のドーズ量で、次いで１００ｋｅＶの加速電圧下、８×１０12ｃｍ-2のドーズ量でイオン注入し、前記素子領域４１Ｆおよび４１Ｈ〜４１Ｉ中、前記素子分離絶縁膜４１Ｓの深さよりも深い深さ位置４１ｐｗおよび前記素子分離絶縁膜４１Ｓの下端に略等しい深さ位置４１ｐｃに、ｐ型ウェルおよびｐ型チャネルストッパ領域となるｐ型不純物領域がそれぞれ形成される。また先にｐ型不純物を導入されている前記素子領域４１Ｃにおいてはｐ型ウェルの不純物濃度が増加し、前記素子領域４１Ｃに形成される高電圧高閾値ｎチャネルＭＯＳトランジスタの閾値制御がなされる。
このようにして素子領域４１Ｆおよび４１Ｈ，４１Ｉに形成されたｐ型ウェルにおいては、導入されたＢは活性化熱処理以外に熱処理を受けることがなく、シャープな分布を保持する。
次に図１６Ｇの工程において前記ＯＮＯ膜４４上に、前記素子領域４１Ｄ，４１Ｅ，４１Ｇ，４１Ｊおよび４１Ｋを露出するように新たなレジストパターンＲ４４が形成され、さらに前記レジストパターンＲ４４をマスクにＰ+を前記シリコン基板４１中に、６００ｋｅＶの加速電圧下、１．５×１０13ｃｍ-3のドーズ量で、ついで２４０ｋｅＶの加速電圧下、３×１０12ｃｍ-3のドーズ量でイオン注入し、これにより、前記素子領域４１Ｄおよび４１Ｅ，さらに素子領域４１Ｇにおいて前記素子分離絶縁膜４１Ｓよりも深い深さ位置４１ｎｗにｎ型ウェルを、また前記素子分離絶縁膜４１Ｓの下端に略対応する深さ位置４１ｎｃにｎ型チャネルストッパ領域を形成する。なお、高電圧低閾値ｐチャネルＭＯＳトランジスタの閾値電圧は、前記チャネルストッパ不純物により、０．２Ｖに制御されている。
次に図１６Ｈの工程において、前記ＯＮＯ膜４４上に前記素子領域４１Ｅと４１Ｇ，４１Ｊと４１Ｋを露出するレジストパターンＲ４５を形成し、前記レジストパターンＲ４５をマスクに、Ｐ+を２４０ｋｅＶの加速電圧下、６．５×１０12ｃｍ-2のドーズ量で、前記素子領域４１Ｅ，４１Ｇ，４１Ｊおよび４１Ｋ中、前記素子分離絶縁膜４１Ｓの下端に対応した深さ位置４１ｎｃにイオン注入し、前記素子領域４１Ｅ，４１Ｇ，４１Ｊおよび４１Ｋに形成されるｎ型チャネルストッパ領域の不純物濃度を増加させる。これにより、特に素子領域４１Ｅに形成される高電圧高閾値ｐチャネルＭＯＳトランジスタの閾値制御がなされる。
次に図１６Ｉの工程において、前記ＯＮＯ膜４４上に前記素子領域４１Ｆを露出するレジストパターンＲ４６を形成し、前記レジストパターンＲ４６をマスクにＢ+を３０ｋｅＶの加速電圧下、５×１０12ｃｍ-2のドーズ量で、前記素子領域４１Ｆ中、基板表面近傍の浅い深さ位置４１ｐｔにイオン注入し、前記素子領域４１Ｆに形成される中電圧ｎチャネルＭＯＳトランジスタの閾値を制御する。
さらに図１６Ｊの工程において、前記ＯＮＯ膜４４上に前記素子領域４１Ｇを露出するレジストパターンＲ４７を形成し、前記レジストパターンＲ４７をマスクにＡｓを１５０ｋｅＶの加速電圧下、３×１０12ｃｍ-2のドーズ量で、前記素子領域４１Ｇ中、基板表面近傍の浅い深さ位置４１ｎｔにイオン注入し、前記素子領域４１Ｇに形成される中電圧ｐチャネルＭＯＳトランジスタの閾値制御を行う。
さらに図１６Ｋの工程において、前記素子領域４１Ｈを露出するレジストパターンＲ４８を前記ＯＮＯ膜４４上に形成し、さらに前記レジストパターンＲ４８をマスクに前記素子領域４１Ｈ中、基板表面近傍の浅い深さ位置４１ｐｔにＢ+を１０ｋｅＶの加速電圧下、５×１０12ｃｍ-2のドーズ量でイオン注入し、前記素子領域４１Ｈに形成される低電圧高閾値ｎチャネルＭＯＳトランジスタの閾値制御を行う。なお、前記素子領域４１Ｈの深さ位置４１ｐｔは、素子領域４１Ｆの深さ位置４１ｐｔよりも基板表面に寄っている。
次に図１６Ｌの工程において、前記素子領域４１Ｊを露出するレジストパターンＲ４９を前記ＯＮＯ膜４４上に形成し、さらに前記レジストパターンＲ４９をマスクに前記素子領域４１Ｊ中、基板表面近傍の浅い深さ位置４１ｎｔにＢ+を１０ｋｅＶの加速電圧下、５×１０12ｃｍ-2のドーズ量でイオン注入し、前記素子領域４１Ｊに形成される低電圧高閾値ｐチャネルＭＯＳトランジスタの閾値制御を行う。前記素子領域４１Ｊの深さ位置４１ｎｔも、先の深さ位置４１Ｇの深さ位置４１ｎｔより基板表面に寄っている。
次に図１６Ｍの工程において、前記ＯＮＯ膜４４およびその下のシリコン酸化膜２２がレジストパターンＲ５０をマスクにパターニングされ、前記素子領域４１Ｂ〜４１Ｋにわたり、前記シリコン基板４１の表面が露出される。
さらに図１６Ｎの工程において前記レジストパターンＲ５０が除去され、８５０℃で熱酸化処理を行うことにより、前記高電圧ＭＯＳトランジスタのゲート絶縁膜４６となるシリコン酸化膜を１３ｎｍの厚さに形成する。図１６Ｎの工程では、さらに前記シリコン酸化膜４６上に素子領域４１Ｆ〜４１Ｋを露出するレジストパターンＲ５１が形成され、前記レジストパターンＲ５１をマスクに前記シリコン酸化膜４６をパターニングすることにより、前記素子領域４１Ｆ〜４１Ｋにわたり、前記シリコン基板表面を再び露出する。
さらに図１６Ｏの工程において前記レジストパターンＲ５１が除去され、熱酸化処理により、前記中電圧ＭＯＳトランジスタのゲート絶縁膜４８となるシリコン酸化膜を４．５ｎｍの厚さに形成する。図１６Ｏの工程では、さらに前記シリコン酸化膜４８上に素子領域４１Ｈ〜４１Ｋを露出するレジストパターンＲ５２が形成され、前記レジストパターンＲ５２をマスクに前記シリコン酸化膜４８をパターニングすることにより、前記素子領域４１Ｈ〜４１Ｋにおいて前記シリコン基板の表面が再び露出される。
さらに図１６Ｐの工程において前記レジストパターンＲ５２が除去され、熱酸化処理を行うことにより、前記低電圧ＭＯＳトランジスタのゲート絶縁膜５０となるシリコン酸化膜が、２．２ｎｍの厚さに形成される。
なお図１６Ｐまでの工程で熱酸化処理が繰り返し行われるため、図１６Ｐの状態では前記ゲート絶縁膜４２は１６ｎｍ，ゲート絶縁膜４６は５ｎｍの膜厚まで成長している。
図１６Ａから図１６Ｐまでの工程で、マスク工程は図１６Ｂ，図１６Ｃ，図１６Ｅ，図１６Ｆ，図１６Ｇ，図１６Ｈ，図１６Ｉ，図１６Ｊ，図１６Ｋ，図１６Ｌ，図１６Ｍ，図１６Ｎ，図１６Ｑの合計で１３回有るが、これは図１３Ａ〜１３Ｌで説明した、従来技術を拡張した場合と同じである。しかし、本実施例の工程では、レジスト膜がゲート酸化膜の形成工程直前にシリコン基板表面に接することはなく、形成されるゲート酸化膜の不純物による汚染の問題が回避される。またマスクずれによる、シリコン基板表面における凹凸の形成の問題も生じない。
さらに、本実施例では、イオン注入工程の回数が、図１６Ｂの工程で３回、図１６Ｃの工程で１回、図１６Ｆの工程で２回、図１６Ｇの工程で２回、図１６Ｈの工程で１回、図１６Ｉの工程で１回、図１６Ｊの工程で１回、図１６Ｋの工程で１回、図１６Ｌの工程で１回の合計で１３回であり、図１３Ａ〜１３Ｌの仮想的な場合にくらべて大きく減少しているのがわかる。
次に図１６Ｑの工程において図１６Ｐの構造上にポリシリコン膜４５をＣＶＤ法により１８０ｎｍの厚さに堆積し、さらにその上にＳｉＮ膜４５ＮをプラズマＣＶＤ法により、反射防止膜および同時にエッチングストッパ膜として３０ｎｍの厚さに堆積する。さらに図１６Ｑの工程では前記ポリシリコン膜４５をレジストプロセスによりパターニングすることにより、前記フラッシュメモリ素子領域４４Ａにおいて前記電極間絶縁膜４４上にコントロールゲート電極４５を積層した構成の積層ゲート電極構造４７Ａが形成される。
次に図１６Ｒの工程において、図１６Ｑの構造を熱酸化処理することにより前記積層ゲート電極構造４７Ａの側壁面に熱酸化膜（図示せず）を形成し、さらに前記積層ゲート電極構造４７Ａおよびポリシリコン膜４５をマスクに前記素子領域４１Ａ中にＢ+をイオン注入し、前記積層ゲート電極４７Ａの両側にソース領域４１Ａｓとドレイン領域４１Ａｄとを形成する。
さらに図１６Ｒの工程では前記ソース領域４１ｓおよびドレイン領域４１ｄの形成後、熱ＣＶＤ工程およびＲＩＥ法によるエッチバック工程を行い、前記積層ゲート電極構造４７Ａの側壁面にＳｉＮよりなる側壁絶縁膜４７ｓを形成する。その際、前記ポリシリコン膜４５上のＳｉＮ膜４５Ｎは、側壁絶縁膜４７ｓの形成と同時に除去される。
前記側壁絶縁膜４７ｓの形成工程の後、図１６Ｒの工程では前記素子領域４１Ｂ〜４１Ｋにおいてポリシリコン膜４５がパターニングされ、ゲート電極４７Ｂ〜４７Ｋが、素子領域４１Ｂ〜４１Ｋにそれぞれ対応して形成される。
次に図１６Ｓの工程において図１６Ｒの構造上に前記素子領域４１Ｊおよび４１Ｋを露出するレジストパターンＲ５２を基板４１上に形成し、前記レジストパターンＲ５２およびゲート電極４７Ｊ，４７ＫをマスクにＢ+を０．５ｋｅＶの加速電圧下、３．６×１０14ｃｍ-2のドーズ量でイオン注入し、次いでＡｓ+を８０ｋｅＶの加速電圧下、６．５×１０12ｃｍ-2のドーズ量および２８°の角度で４回斜め注入し、前記素子領域４１Ｊおよび４１Ｋ中、ゲート電極４７Ｊあるいは４７Ｋの両側に、ｎ-型のポケット領域を伴うｐ-型のソースエクステンション領域４１Ｊｓあるいは４１Ｋｓ、および同じくｎ-型のポケット領域を伴うｐ-型のドレインエクステンション領域４１Ｊｄあるいは４１Ｋｄが形成される。
次に図１６Ｔの工程で図１６ＳのレジストパターンＲ５２が除去され、前記素子領域４１Ｈおよび４１Ｉを露出するレジストパターンＲ５３が基板４１上に形成される。さらに前記レジストパターンＲ５３およびゲート電極４７Ｈ，４７ＩをマスクにＡｓ+を３ｋｅＶの加速電圧下、１．１×１０15ｃｍ-2のドーズ量でイオン注入し、次いでＢＦ2+を３５ｋｅＶの加速電圧下、９．５×１０12ｃｍ-2のドーズ量および２８°の角度で４回斜め注入し、前記素子領域４１Ｈおよび４１Ｉ中、ゲート電極４７Ｈあるいは４７Ｉの両側に、ｐ-型のポケット領域を伴うｎ-型のソースエクステンション領域４１Ｈｓあるいは４１Ｉｓ、および同じくｐ-型のポケット領域を伴うｎ-型のドレインエクステンション領域４１Ｈｄあるいは４１Ｉｄが形成される。
さらに図１６Ｕの工程で図１６ＴのレジストパターンＲ５２は除去され、新たに前記素子領域４１Ｇを露出するレジストパターンＲ５３が基板４１上に形成される。さらに前記レジストパターンＲ５３および前記ゲート電極４７ＧをマスクにＢＦ2+を１０ｋｅＶの加速電圧下、７．０×１０13ｃｍ-3のドーズ量でイオン注入を行い、前記ゲート電極４７Ｇの両側にｐ型ソース領域４１Ｇｓおよびｎ型ドレイン領域４１Ｇｄが形成される。
さらに図１６Ｖの工程で図１６ＵのレジストパターンＲ５３は除去され、新たに前記素子領域４１Ｆを露出するレジストパターンＲ５４が基板４１上に形成される。さらに前記レジストパターンＲ５４および前記ゲート電極４７ＦをマスクにＡｓ+を１０ｋｅＶの加速電圧下、２．０×１０13ｃｍ-3のドーズ量で、次いでＰ+を１０ｋｅＶの加速電圧下、３．０×１０13ｃｍ-2のドーズ量でイオン注入し、前記ゲート電極４７Ｆの両側にｎ型ソース領域４１Ｆｓおよびｎ型ドレイン領域４１Ｆｄが形成される。
次に図１６Ｗの工程で前記レジストパターンＲ５４は除去され、素子領域４１Ｄおよび４１Ｅを露出するレジストパターンＲ５５が基板４１上に形成される。さらに前記レジストパターンＲ５５およびゲート電極４７Ｄ，４７ＥをマスクにＢＦ2+を前記素子領域４１Ｄおよび４１Ｅに８０ｋｅＶの加速電圧下、４．５×１０13ｃｍ-2のドーズ量でイオン注入し、前記素子領域４１Ｄにおいては前記ゲート電極４７Ｄの両側にｐ型ソース領域４１Ｄｓおよびｐ型ドレイン領域４１Ｄｄが、また前記素子領域４１Ｅにおいては前記ゲート電極４７Ｅの両側にｐ型ソース領域４１Ｅｓおよびｐ型ドレイン領域４１Ｅｄが形成される。
さらに図１６Ｘの工程で前記レジストパターンＲ５５は除去され、素子領域４１Ｂおよび４１Ｃを露出するレジストパターンＲ５６が基板４１上に形成され、前記レジストパターンＲ５６およびゲート電極４１Ｂ，４１ＣをマスクにＰ+を３５ｋｅＶの加速電圧下、４．０×１０13ｃｍ-2のドーズ量でイオン注入し、前記素子領域４１Ｂにおいては前記ゲート電極４７Ｂの両側にｎ型ソース領域４１Ｂｓおよびｎ型ドレイン領域４１Ｂｄが、また前記素子領域４１Ｃにおいては前記ゲート電極４７Ｃの両側にｎ型ソース領域４１Ｃｓおよびｎ型ドレイン領域４１Ｃｄが形成される。
さらに図１６Ｙの工程において図１６ＸのレジストパターンＲ５６は除去され、さらに前記基板４１上に前記積層ゲート電極構造４７Ａおよびゲート電極４７Ｂ〜４７Ｋを覆うようにＣＶＤ法によりシリコン酸化膜が一様に１００ｎｍの厚さに堆積され、さらにこれをＲＩＥ法により基板４１の表面が露出するまでエッチバックすることにより、前記積層ゲート電極構造４７Ａおよび各々のゲート電極４７Ｂ〜４７Ｋの側壁面に側壁酸化膜を形成する。
さらに図１６Ｙに示すように前記基板４１上に前記素子領域４１Ａ〜４１Ｃおよび素子領域４１Ｆ、さらに素子領域４７Ｈおよび４７Ｉを露出するようにレジストパターンＲ５７を形成し、さらに前記レジストパターンＲ５７および積層ゲート電極構造４７Ａ、ゲート電極４７Ｂおよび４７Ｃ、ゲート電極４７Ｆおよびゲート電極４７Ｈ，４７Ｉ、およびこれらの側壁酸化膜をマスクに、Ｐ+を１０ｋｅＶの加速電圧下、６．０×１０15ｃｍ-2のドーズ量でイオン注入し、それぞれの素子領域４１Ａ〜４１Ｃ，４１Ｆ，４１Ｈおよび４１Ｉにおいてｎ+型のソース領域およびドレイン領域（図示せず）を形成する。
さらに図１６Ｚの工程において、前記基板４１上に前記素子領域４１Ｄおよび４１Ｅおよび素子領域４１Ｇ、さらに素子領域４７Ｊおよび４７Ｋを露出するようにレジストパターンＲ５８を形成し、さらに前記レジストパターンＲ５８およびゲート電極４７Ｄ，４７Ｅ、４７Ｇ，４７Ｊおよび４７Ｋ、およびこれらの側壁酸化膜をマスクに、Ｂ+を５ｋｅＶの加速電圧下、４．０×１０15ｃｍ-2のドーズ量でイオン注入し、それぞれの素子領域４１Ｄ〜４１Ｅ，４１Ｇ，４１Ｊおよび４１Ｋにおいてｐ+型のソース領域およびドレイン領域（図示せず）を形成する。
さらに図１６ＡＡの工程において前記レジスト膜Ｒ５８を除去し、周知の方法によりゲート電極４７Ａ〜４７Ｋの露出表面およびソース領域、ドレイン領域の露出表面にシリサイド層（図示せず）を形成し、さらに前記基板４１上に絶縁膜５１を堆積し、コンタクトホールを形成し、さらに前記コンタクトホールを介して各素子領域４１Ａ〜４１Ｋのソース領域およびドレイン領域にコンタクトするように、前記絶縁膜５１上に配線パターン５３を形成する。
さらに図１６ＡＢの工程において図１６ＡＡの構造上に多層配線構造５４を形成し、前記多層配線構造上にパッド電極５５を形成し、全体をパッシベーション膜５６で覆い、必要に応じてパッシベーション膜５６にコンタクト開口部５６Ａを形成することにより、図１５で説明した集積回路装置４０が完成する。
本実施例では、素子領域４１Ｄ〜４１Ｋへのイオン注入工程が、図１６ＥのＯＮＯ膜形成工程よりも後で行われるため、これらの素子領域におけるｎ型あるいはｐ型のウェル中にはシャープな不純物分布が実現し、このためパンチスルーによるリーク電流を効果的に抑制することが可能になる。なお、図１６Ａ〜１６ＡＢの説明において深さ位置４１ｂ，４１ｐｗ，４１ｐｃ，４１ｐｔ，４１ｎｗ，４１ｎｃ，４１ｎｔなどは、イオン注入深さを表すが、熱処理あるいは熱活性化工程の後でも導入された不純物元素はこれらの位置において濃度の極大を示し、不純物濃度分布のピークを表すと考えられる。
また本実施例では、高電圧ｎチャネルＭＯＳトランジスタが形成される素子領域４１Ｂおよび４１Ｃにおいてｐ型ウェルを構成する不純物元素の分布はブロードになっており、このためこれらの素子領域では接合耐圧が向上する好ましい効果が得られる。

［第２実施例］
次に、本発明第２実施例による半導体集積回路装置の製造工程を、図１７Ａ〜１７Ｐを参照しながら説明する。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図１７Ａを参照するに、この工程は先の図１６Ａの工程に対応しており、シリコン基板４１上にＳＴＩ型の素子分離絶縁膜４１Ｓにより、素子領域４１Ａ〜４１Ｋが画成される。また図示はしないが、図１７Ａの状態では前記シリコン基板４１の表面は厚さが１０ｎｍの熱酸化膜により覆われている。
次に図１７Ｂの工程において図１７Ａの構造上に素子領域４１Ａ〜４１Ｃを露出するレジストパターンＲ６１を形成し、さらに前記レジストパターンＲ６１をマスクにＰ+を、前記素子分離絶縁膜４１Ｓの下端よりも深い深さ位置４１ｂに、２ＭｅＶの加速電圧下、２×１０13ｃｍ-2のドーズ量でイオン注入し、ｎ型埋め込み不純物領域を形成する。
さらに図１７Ｂの工程では図１６Ｂの工程と同様にして、前記レジストパターンＲ６１をマスクにＢ+を深さ位置４１ｐｗに、４００ｋｅＶの加速電圧下、１．５×１０13ｃｍ-2のドーズ量でイオン注入し、ｐ型ウェルを形成する。さらに図１２Ｂの工程では、前記レジストパターンＲ６１をマスクにＢ+を深さ位置４１ｐｃに、１００ｋｅＶの加速電圧下、２×１０12ｃｍ-2のドーズ量でイオン注入する。これにより、前記深さ位置４１ｐｃにｐ型のチャネルストッパ領域が形成される。
次に図１７Ｃの工程において前記シリコン基板４１上に前記高電圧高閾値ｎチャネルＭＯＳトランジスタの素子領域４１Ｃおよび中電圧ｎチャネルＭＯＳトランジスタの素子領域４１Ｆ，さらに低電圧高閾値ｎチャネルＭＯＳトランジスタの素子領域４１Ｈおよび低電圧低閾値ｎチャネルＭＯＳトランジスタの素子領域４１Ｉを露出するレジストパターンＲ６２を新たに形成し、Ｂ+を前記深さ位置４１ｐｃに、最初に４００ｋｅＶの加速電圧下、１．５×１０12ｃｍ-2のドーズ量で、ついで１００ｋｅＶの加速電圧下、６×１０12ｃｍ-2のドーズ量で、それぞれ深さ位置４１ｐｗおよび４１ｐｃにイオン注入し、前記素子領域４１Ｃにおいて高電圧高閾値ｎチャネルＭＯＳトランジスタの閾値制御を行い、また素子領域４１Ｆおよび４１Ｈ，４１Ｉにおいて、これらの素子領域に形成されるｎチャネルＭＯＳトランジスタのｐ型ウェルおよびｐ型チャネルストッパ領域を形成する。
次に図１７Ｄの工程で前記シリコン基板４１上に前記素子領域４１Ａを露出するレジストパターンＲ６３を新たに形成し、前記レジストパターンＲ６５をマスクにＢ+を４０ｋｅＶの加速電圧下、６×１０13ｃｍ-2のドーズ量で深さ位置４１ｐｔにイオン注入し、前記素子領域４１Ａに形成されるフラッシュメモリセルトランジスタの閾値制御を行う。
次に図１７Ｅの工程において前記レジストパターンＲ６３は除去され、さらに前記シリコン基板４１の表面に図１７Ａの工程で形成されていたシリコン酸化膜をＨＦ水溶液中で除去した後、前記シリコン基板４１を９００〜１０５０℃の温度で３０分間熱酸化処理し、トンネル絶縁膜４２となるシリコン酸化膜を前記シリコン基板４１の表面に１０ｎｍの厚さに形成する。
次に図１７Ｆの工程において前記素子領域４１Ａ中、前記シリコン酸化膜４２上にポリシリコン膜をＣＶＤ法により９０ｎｍの厚さに形成し、さらにこれを図示を省略したレジストプロセスを使ってパターニングし、フローティングゲート電極４３を形成する。さらに図１７Ｆの工程では、このようにして形成して得られた構造上に、前記フローティングゲート電極４３を覆うように酸化膜と窒化膜とを、それぞれ５ｎｍおよび１０ｎｍの厚さに形成する。さらにこのようにして形成した窒化膜の表面を、９５０℃の温度で９０分間熱酸化処理することにより、前記シリコン酸化膜４２上に前記フローティングゲート電極４３を覆うように、厚さが３０ｎｍのＯＮＯ構造を有する電極間絶縁膜４４を形成する。
この図１７Ｅおよび１７Ｆの工程では、前記熱処理の結果、前記素子領域４１Ａ〜４１Ｃ，４１Ｆおよび４１Ｈ〜４１Ｉに導入されている不純物元素は、０．１〜０．２μｍ程度の距離を拡散し、その結果、これらの素子領域に形成されるｐ型ウェルでは、ｐ型不純物元素の分布がブロードになる。
次に図１７Ｇの工程において図１７Ｆの構造上に前記素子領域４１Ｄ〜４１Ｅ，素子領域４１Ｇおよび素子領域４１Ｊ〜４１Ｋを露出するようにレジストパターンＲ６４が新たに形成され、さらに前記レジストパターンＲ６４をマスクにＰ+を最初に６００ｋｅＶの加速電圧下、１．５×１０13ｃｍ-2のドーズ量で深さ位置４１ｎｗにイオン注入し、これらの素子領域においてｎ型ウェルを形成する。さらに図１７Ｇの工程では前記レジストパターンＲ６４をマスクにＰ+を２４０ｋｅＶの加速電圧下、３×１０12ｃｍ-2のドーズ量で深さ位置４１ｎｃにイオン注入を行い、これらの素子領域において素子分離絶縁膜４１Ｓの下端部の深さに対応してｎ型チャネルストッパ領域を形成する。またこれにより、前記素子領域４１Ｄに形成される高電圧低閾値ｐチャネルＭＯＳトランジスタの閾値制御を行う。
次に図１７Ｈの工程において前記ＯＮＯ膜４４上に前記素子領域４１Ｅ，４１Ｇおよび４１Ｊ〜４１Ｋを露出するレジストパターンＲ６５が新たに形成され、前記レジストパターンＲ６５をマスクにＰ+を２４０ｋｅＶの加速電圧下、６．５×１０12ｃｍ-2のドーズ量で深さ位置４１ｎｃにイオン注入を行い、前記素子領域４１Ｅに形成されるｐチャネルＭＯＳトランジスタの閾値制御を行うと同時に、前記素子領域４１Ｇおよび４１Ｊ〜４１Ｋに形成されるｐチャネルＭＯＳトランジスタのｎ型チャネルストッパ領域において不純物濃度を増加させる。
次に図１７Ｉの工程において前記ＯＮＯ膜４４上に前記素子領域４１Ｆを露出するレジストパターンＲ６６を新たに形成し、さらに前記レジストパターンＲ６６をマスクにＢ+を３０ｋｅＶの加速電圧下、５×１０12ｃｍ-2のドーズ量で深さ位置４１ｐｔにイオン注入し、前記素子領域４１Ｆに形成される中電圧ｎチャネルＭＯＳトランジスタの閾値制御を行う。
さらに図１７Ｊの工程において前記ＯＮＯ膜４４上に前記素子領域４１Ｇを露出するレジストパターンＲ６７を新たに形成し、さらに前記レジストパターンＲ６７をマスクにＡｓ+を１５０ｋｅＶの加速電圧下、３×１０12ｃｍ-2のドーズ量で深さ位置４１ｎｔにイオン注入し、前記素子領域４１Ｇに形成される中電圧ｐチャネルＭＯＳトランジスタの閾値制御を行う。
次に図１７Ｋの工程において前記ＯＮＯ膜４４上に前記素子領域４１Ｈを露出するレジストパターンＲ６８を新たに形成し、さらに前記レジストパターンＲ６８をマスクにＢ+を１０ｋｅＶの加速電圧下、５×１０12ｃｍ-2のドーズ量で深さ位置４１ｐｔにイオン注入し、前記素子領域４１Ｆに形成される低電圧ｎチャネルＭＯＳトランジスタの閾値制御を行う。なお、素子領域４１Ｈにおける深さ位置４１ｐｔは他の素子領域、例えば素子領域４１Ｆの深さ位置４１ｐｔとは異なり、基板４１の表面に寄っている。
さらに図１７Ｌの工程において前記ＯＮＯ膜４４上に前記素子領域４１Ｊを露出するレジストパターンＲ６９を新たに形成し、さらに前記レジストパターンＲ６９をマスクにＡｓ+を１００ｋｅＶの加速電圧下、３×１０12ｃｍ-2のドーズ量で深さ位置４１ｎｔにイオン注入し、前記素子領域４１Ｈに形成される中電圧ｐチャネルＭＯＳトランジスタの閾値制御を行う。前記素子領域４１Ｊにおける深さ位置４１ｎｔも他の素子領域４１Ｇの深さ位置４１ｎｔよりは、基板表面の側に寄っている。
さらに図１７Ｍの工程において前記ＯＮＯ膜４４がレジストパターンＲ７０によりパターニングされ、前記素子領域４１Ｂ〜４１Ｋにおいてシリコン基板４１の表面が露出される。
さらに図１７Ｎの工程において前記レジストパターンＲ７０を除去し、前記シリコン基板を８５０℃で熱酸化処理することにより、前記シリコン基板表面に、前記高電圧ＭＯＳトランジスタのゲート絶縁膜４６となるシリコン酸化膜を１３ｎｍの厚さに形成する。
図１７Ｎの工程では、さらに前記素子領域４１Ａ〜４１Ｅを覆うレジストパターンＲ７１が新たに形成され、前記レジストパターンＲ７１をマスクに前記シリコン酸化膜４６をパターニングすることにより、前記素子領域４１Ｆ〜４１Ｋにおいてシリコン基板４１の表面が露出されている。
さらに図１７Ｏの工程で前記レジストパターンＲ７１は除去され、さらに前記シリコン基板４１を熱酸化処理することにより、前記素子領域４１Ｆ〜４１Ｋ上に前記中電圧ＭＯＳトランジスタのゲート絶縁膜４８となるシリコン酸化膜を４．５ｎｍの厚さに形成する。さらに図１７Ｏの工程では、前記素子領域４１Ａ〜４１Ｇを覆うレジストパターニングＲ７２が新たに形成され、前記レジストパターンＲ７２をマスクに前記シリコン酸化膜４８をパターニングすることにより、前記素子領域４１Ｈ〜４１Ｋにおいて前記シリコン基板４１の表面を露出する。
さらに図１７Ｐの工程において前記レジストパターンＲ７２を除去し、前記シリコン基板４１を熱酸化処理することにより、前記素子領域４１Ｈ〜４１Ｋ上に前記低電圧ＭＯＳトランジスタのゲート絶縁膜５０となるシリコン酸化膜５０が２．２ｎｍの厚さに形成される。
本実施例でも、マスク工程の数は図１７Ａ〜１７Ｐまでの間で１３回、またイオン注入工程も１２回で、先に図４Ａ〜４Ｑで説明した従来技術を拡張した場合に比べて特にイオン注入工程の数が大幅に減少していることがわかる。また、本実施例でもレジストパターンはＯＮＯ膜４４上に形成され、レジスト膜がシリコン基板表面に直接に形成される工程は存在しない。このためレジスト膜による基板の汚染の問題が生じることはなく、またシリコン基板表面への凹凸の形成も生じない。
本実施例では、中電圧ＭＯＳトランジスタおよび低電圧ＭＯＳトランジスタが形成される素子領域４１Ｆ，４１Ｈおよび４１Ｉにおいて、ｐ型ウェルおよびチャネルストッパ領域がＯＮＯ膜４４の形成前に形成されるため、これらのウェルではウェルを構成するｐ型不純物元素の分布はメモリセル領域４１Ａあるいは素子領域４１Ｂおよび４１Ｃと同様にブロードになる。しかし、この場合でも隣接する素子領域４１Ｄ〜４１Ｅ，４１Ｇおよび４１Ｊ〜４１Ｋではｎ型ウェルのイオン注入がＯＮＯ膜４４の形成工程後に形成されるため、ウェルを形成するｎ型不純物元素の分布は熱処理の影響を受けることがなくシャープである。従って、先に図１４で説明した隣接するｐ型ウェルとｎ型ウェルとの間で素子分離絶縁膜の下端に沿って生じるパンチスルーは、本実施例においても効果的に抑制される。

［第３実施例］
次に、本発明の第３実施例による半導体集積回路装置の製造方法を、図１８Ａ〜１８Ｐを参照しながら説明する。ただし図中、先に説明した部分には同一の参照符号を付し、説明を省略する。
図１８Ａを参照するに、この工程は先の図１６Ａあるいは１７Ａの工程に対応しており、シリコン基板４１上にＳＴＩ型の素子分離絶縁膜４１Ｓにより、素子領域４１Ａ〜４１Ｋが画成される。また図示はしないが、図１８Ａの状態では前記シリコン基板４１の表面は厚さが１０ｎｍの熱酸化膜により覆われている。
次に図１８Ｂの工程において図１８Ａの構造上に素子領域４１Ａ〜４１Ｃを露出するレジストパターンＲ８１を形成し、さらに前記レジストパターンＲ８１をマスクにＰ+を、前記素子分離絶縁膜４１Ｓの下端よりも深い深さ位置４１ｂに、２ＭｅＶの加速電圧下、２×１０13ｃｍ-2のドーズ量でイオン注入し、ｎ型埋め込み不純物領域を形成する。
さらに図１８Ｂの工程では図１６Ｂあるいは図１７Ｂの工程と同様にして、前記レジストパターンＲ８１をマスクにＢ+を深さ位置４１ｐｗに、４００ｋｅＶの加速電圧下、１．５×１０13ｃｍ-2のドーズ量でイオン注入し、ｐ型ウェルを形成する。さらに図１８Ｂの工程では、前記レジストパターンＲ６１をマスクにＢ+を深さ位置４１ｐｃに、１００ｋｅＶの加速電圧下、２×１０12ｃｍ-2のドーズ量でイオン注入する。これにより、前記深さ位置４１ｐｃにｐ型のチャネルストッパ領域が形成される。
次に図１８Ｃの工程において、前記シリコン基板４１上に前記素子領域４１Ｄ〜４１Ｅ、４１Ｇおよび４１Ｊ〜４１Ｋを露出するレジストパターンＲ８２を新たに形成し、さらにＰ+を６００ｋｅＶの加速電圧下、２×１０13ｃｍ-2のドーズ量で深さ位置１４ｎｗにイオン注入し、前記素子領域においてｎ型ウェルを形成する。また図１４Ｃの工程では次いで前記レジストパターンＲ８２をマスクにＰ+を２４０ｋｅＶの加速電圧下、１×１０12ｃｍ-2のドーズ量で深さ位置１４ｎｃにイオン注入し、前記素子領域においてｎ型チャネルストッパ領域を形成する。
次に図１８Ｄの工程において、前記シリコン基板４１上に前記素子領域４１Ｅ、４１Ｇおよび４１Ｊ〜４１Ｋを露出するレジストパターンＲ８３を新たに形成し、さらにＰ+を２４０ｋｅＶの加速電圧下、４．５×１０12ｃｍ-2のドーズ量でイオン注入し、これらの素子領域において深さ位置１４ｎｃの不純物濃度を増大させる。これにより、前記素子領域４１Ｅに形成される高電圧高閾値ｐチャネルＭＯＳトランジスタの閾値を制御し、さらに素子領域４１Ｇに形成される中電圧ｐチャネルＭＯＳトランジスタおよび４１Ｊ〜４１Ｋに形成される低電圧ｐチャネルＭＯＳトランジスタのチャネルストッパ濃度を増大させる。
次に図１８Ｅの工程において、前記シリコン基板４１上に前記素子領域４１Ａを露出するレジストパターンＲ８４を新たに形成し、さらに前記レジストパターンＲ８４をマスクにＢ+を４０ｋｅＶの加速電圧下、６×１０13ｃｍ-2のドーズ量で深さ位置４１ｐｔにイオン注入し、前記素子領域４１Ａに形成されるフラッシュメモリセルトランジスタの閾値制御を行う。
次に図１８Ｆの工程で前記レジストパターンＲ８４を除去し、さらに前記シリコン基板４１表面に形成されていたシリコン酸化膜をＨＦ水溶液中で除去した後、前記基板４１に対して９００〜１０５０℃で３０分間熱酸化処理を行い、前記トンネル絶縁膜４２を構成するシリコン酸化膜４２を１０ｎｍの厚さに形成する。
さらに図１８Ｇの工程で前記シリコン酸化膜４２上にポリシリコン膜をＣＶＤ法により９０ｎｍの厚さに堆積し、さらにこれを図示を省略したレジストプロセスによりパターニングすることにより、素子領域４１Ａにおいて前記シリコン酸化膜４２上にポリシリコンフローティングゲート電極パターン４３を形成する。
さらに図１８Ｇの工程では前記シリコン酸化膜４２上に前記フローティングゲート電極パターン４３を覆うように、ＯＮＯ構造を有する絶縁膜が、前記フラッシュメモリ素子の電極間絶縁膜４４として、酸化膜および窒化膜をＣＶＤ法によりそれぞれ５ｎｍおよび１０ｎｍの厚さに堆積し、さらに前記窒化膜の表面を９５０℃で９０分間熱酸化処理することにより、堆積される。この図１８Ｆおよび１８Ｇの熱処理工程の結果、先に前記素子領域４１Ａ〜４１Ｅ，４１Ｇ，４１Ｉ〜４１Ｋに導入された不純物元素の分布プロファイルはブロードなものに変化する。
次に図１８Ｈの工程において、図１８Ｇの構造上に前記素子領域４１Ｃと４１Ｆと４１Ｈ〜４１Ｉを露出するレジストパターンＲ８５が新たに形成され、前記レジストパターンＲ８５をマスクにＢ+を１００ｋｅＶの加速電圧下、８×１０12ｃｍ-2のドーズ量でイオン注入し、前記素子領域４１Ｃに形成される高電圧高閾値ｎチャネルＭＯＳトランジスタの閾値を制御し、さらに前記素子領域４１Ｆ，４１Ｈおよび４１Ｉに形成される中電圧あるいは低電圧ｎチャネルＭＯＳトランジスタのｐ型チャネルストッパ領域を形成する。なお、ｎ型ウェルおよびｐ型ウェルにおける不純物元素の分布は緩やかであっても、チャネルストッパ不純物の分布が急峻であれば、パンチスルーを抑制できることが実験的にも明らかとなっている。
さらに図１８Ｉの工程において前記ＯＮＯ膜４４上に前記素子領域４１Ｆを露出するレジストパターンＲ８６を新たに形成し、さらに前記レジストパターンＲ８６をマスクに、Ｂ+を３０ｋｅＶの加速電圧下、５×１０12ｃｍ-2のドーズ量で深さ位置４１ｐｔにイオン注入し、前記素子領域４１Ｆに形成される中電圧ｎチャネルＭＯＳトランジスタの閾値制御を行う。
さらに図１８Ｊの工程において前記ＯＮＯ膜４４上に前記素子領域４１Ｇを露出するレジストパターンＲ８７を新たに形成し、さらに前記レジストパターンＲ８７をマスクに、Ａｓ+を１５０ｋｅＶの加速電圧下、３×１０12ｃｍ-2のドーズ量で前記深さ位置４１ｎｔにイオン注入し、前記素子領域４１Ｇに形成される中電圧ｐチャネルＭＯＳトランジスタの閾値制御を行う。
次に図１８Ｋの工程において前記ＯＮＯ膜４４上に前記素子領域４１Ｈを露出するレジストパターンＲ８８を新たに形成し、さらに前記レジストパターンＲ８８をマスクに、Ｂ+を１０ｋｅＶの加速電圧下、５×１０12ｃｍ-2のドーズ量で前記深さ位置４１ｐｔにイオン注入し、前記素子領域４１Ｈに形成される低電圧高閾値ｐチャネルＭＯＳトランジスタの閾値制御を行う。
次に図１８Ｌの工程において前記ＯＮＯ膜４４上に前記素子領域４１Ｊを露出するレジストパターンＲ８９を新たに形成し、さらに前記レジストパターンＲ８９をマスクに、Ａｓ+を１００ｋｅＶの加速電圧下、５×１０12ｃｍ-2のドーズ量で深さ位置４１ｎｔにイオン注入し、前記素子領域４１Ｊに形成される低電圧高閾値ｐチャネルＭＯＳトランジスタの閾値制御を行う。
さらに図１８Ｍの工程において前記ＯＮＯ膜４４上に前記素子領域４１Ｂ〜４１Ｋを連続して露出するレジストパターンＲ９０を新たに形成し、さらに前記レジストパターンＲ９０をマスクに前記ＯＮＯ膜４４およびその下のシリコン酸化膜４２を前記シリコン基板表面が前記素子領域４１Ｂ〜４１Ｋにおいて露出するまでパターニングする。
さらに図１８Ｎの工程において前記レジストパターンＲ９０を除去し、前記シリコン基板４１を８５０℃で熱酸化処理することにより、前記シリコン基板表面に、前記高電圧ＭＯＳトランジスタのゲート絶縁膜４６となるシリコン酸化膜を１３ｎｍの厚さに形成する。
図１８Ｎの工程では、さらに前記素子領域４１Ａ〜４１Ｅを覆うレジストパターンＲ９１が新たに形成され、前記レジストパターンＲ９１をマスクに前記シリコン酸化膜４６をパターニングすることにより、前記素子領域４１Ｆ〜４１Ｋにおいてシリコン基板４１の表面が露出されている。
さらに図１８Ｏの工程で前記レジストパターンＲ９１は除去され、さらに前記シリコン基板４１を熱酸化処理することにより、前記素子領域４１Ｆ〜４１Ｋ上に前記中電圧ＭＯＳトランジスタのゲート絶縁膜４８となるシリコン酸化膜を４．５ｎｍの厚さに形成する。さらに図１８Ｏの工程では、前記素子領域４１Ａ〜４１Ｇを覆うレジストパターニングＲ９２が新たに形成され、前記レジストパターンＲ９２をマスクに前記シリコン酸化膜４８をパターニングすることにより、前記素子領域４１Ｈ〜４１Ｋにおいて前記シリコン基板４１の表面を露出する。
さらに図１８Ｐの工程において前記レジストパターンＲ９２を除去し、前記シリコン基板４１を熱酸化処理することにより、前記素子領域４１Ｈ〜４１Ｋ上に前記低電圧ＭＯＳトランジスタのゲート絶縁膜５０となるシリコン酸化膜５０が２．２ｎｍの厚さに形成される。
本実施例でも、マスク工程の数は図１８Ａ〜１８Ｐまでの間で１３回、またイオン注入工程も１３回で、先に図４Ａ〜４Ｑで説明した従来技術を拡張した場合に比べて特にイオン注入工程の数が大幅に減少していることがわかる。また、本実施例でもレジストパターンはＯＮＯ膜４４上に形成され、レジスト膜がシリコン基板表面に直接に形成される工程は存在しない。このためレジスト膜による基板の汚染の問題が生じることはなく、またシリコン基板表面への凹凸の形成も生じない。
本実施例では、高電圧ｎチャネルＭＯＳトランジスタおよび高電圧ｐチャネルＭＯＳトランジスタが形成される前記素子領域４１Ｂ〜４１Ｅでのウェル形成が、前記ＯＮＯ膜４４の形成工程の前に実行されていることに注意すべきである。
この場合、隣接するｐ型ウェルとｎ型ウェルとの境界ではｐ型不純物元素とｎ型不純物元素の相互拡散が生じ、先に図７で説明したような状況が発生する可能性がある。
そこで本実施例ではこの問題を回避するために、図１８Ｈの工程において前記素子領域４１Ｃ中にｐ型チャネルストッパ領域を、急峻な分布で形成する。このような急峻な分布を有するｐチャネルストッパ領域を形成することにより、図１９に示すように素子領域４１Ｃ中のｎ+型拡散領域と素子領域４１Ｄ中のｎ型ウェルとの間のパンチスルーが効果的に抑制されるのが見出された。一方、ｎ型ウェル中のｐ+型拡散領域とこれに隣接するｐ型ウェルとの間のパンチスルーは元来生じにくい傾向にあり、前記ｎ型ウェルの不純物濃度をｐ型ウェルに対して多少増加させることで抑止することが可能である。
図１９を参照するに、素子領域４１Ｄ中のｎ側ウェル中には素子領域４１Ｃのｐ型ウェルからｐ型不純物元素が広範囲に拡散しているが、ｐ型チャネルストッパ不純物元素ＣＨＳｔは急峻な分布を有するのがわかる。

［第４実施例］
図２０は、本発明の第１実施例による半導体集積回路装置１２０の構成を説明する図である。
図２０を参照するに、シリコン基板１２１上はＳＴＩ構造を形成する素子分離絶縁膜１２１Ｓにより低電圧素子領域１２０Ａと高電圧素子領域１２０Ｂとが画成されており、前記低電圧領域１２０Ａ上には前記素子分離絶縁膜１２１Ｓにより、素子領域１２１Ａおよび１２１Ｂが、また前記高電圧領域１２０Ｂには前記素子分離絶縁膜１２１Ｓにより素子領域１２１Ｃおよび１２１Ｄが画成されている。
前記素子領域１２１Ａ上には、第１の膜厚を有する第１のゲート絶縁膜１２２Ａを介してポリシリコンゲート電極１２３Ａが形成され、前記ポリシリコンゲート電極１２３Ａ上には金属シリサイド膜１２４Ａが形成されている。同様に前記素子領域１２１Ｂ上には、前記第１の膜厚を有するゲート絶縁膜１２２Ｂを介してポリシリコンゲート電極１２３Ｂが形成され、前記ポリシリコンゲート電極１２３Ｂ上には金属シリサイド膜１２４Ｂが形成されている。
同様に前記素子領域１２１Ｃ上には、第２の、前記第１の膜厚よりも大きい膜厚を有するゲート絶縁膜１２２Ｃを介してポリシリコンゲート電極１２３Ｃが形成され、前記ポリシリコンゲート電極１２３Ｃ上には金属シリサイド膜１２４Ｃが形成されている。同様に前記素子領域１２１Ｄ上には、前記第２の膜厚を有するゲート絶縁膜１２２Ｄを介してポリシリコンゲート電極１２３Ｄが形成され、前記ポリシリコンゲート電極１２３Ｄ上には金属シリサイド膜１２４Ｄが形成されている。
前記素子領域１２１Ａ中には、前記ゲート電極１２３Ａの両側にｎ-型のＬＤＤ領域１２５ａおよび１２５ｂが形成され、同様に前記素子領域１２１Ｂ中には前記ゲート電極１２３Ｂの両側にｎ-型のＬＤＤ領域１２５ｃおよび１２５ｄが形成される。また前記素子領域１２１Ｃ中には、前記ゲート電極１２３Ｃの両側にｎ-型のＬＤＤ領域１２５ｅおよび１２５ｆが形成され、同様に前記素子領域１２１Ｄ中には前記ゲート電極１２３Ｄの両側にｎ-型のＬＤＤ領域１２５ｇおよび１２５ｈが形成される。
さらに前記ゲート電極１２３Ａ〜１２３Ｄの各々には、側壁面上に一対の側壁絶縁膜が形成され、前記素子領域１２１Ａでは前記シリコン基板１２１中、前記側壁絶縁膜の外側にｎ+型の拡散領域１２６ａおよび１２６ｂが形成される。同様に前記素子領域１２１Ｂでは前記シリコン基板２１中、前記側壁絶縁膜の外側にｎ+型の拡散領域１２６ｃ，１２６ｄが、前記素子領域１２１Ｃでは前記シリコン基板１２１中、前記側壁絶縁膜の外側にｎ+型の拡散領域１２６ｅ，１２６ｆが、さらに前記素子領域１２１Ｄでは前記シリコン基板１２１中、前記側壁絶縁膜の外側にｎ+型の拡散領域１２６ｇ，１２６ｈが形成される。さらに前記ｎ+型拡散領域１２６ａおよび１２６ｂの表面にはシリサイド層１２７ａおよび１２７ｂが、前記拡散領域１２６ｃおよび１２６ｄの表面にはシリサイド層１２７ｃ，１２７ｄが、前記拡散領域１２６ｅおよび１２６ｆの表面にはシリサイド層１２７ｅ，１２７ｆが、前記拡散領域１２６ｇおよび１２６ｈの表面にはシリサイド層１２７ｇ，１２７ｈが、それぞれ形成される。
また図２０の半導体集積回路装置１２０では前記低電圧領域１２０Ａ中、素子領域１２１Ａ，１２１Ｂにおいて、前記素子分離絶縁膜１２１Ｓの深さに略対応した深さ位置１２１ｐｃにｐ型のチャネルストッパ領域１２１が形成され、その下の深さ位置２１ｐｗにｐ型ウェルが形成されている。また前記素子領域１２１Ａ，１２１Ｂの基板表面近傍には、ｐ型のチャネルドープ領域がトランジスタ１２０ＴＡ，１２０ＴＢの閾値制御のために形成されている。
一方、前記高電圧領域１２０Ｂにおいては基板深部の深さ位置１２１ｎにｎ型の埋め込み領域が形成され、その上に、前記深さ位置１２１ｐｗに対応してｐ型ウェルが、また前記深さ位置ｐｃに対応してｐ型チャネルストッパ領域が形成される。また低電圧領域１２０Aと高電圧領域１２０Bとの間の素子分離絶縁膜１２１Sの下には、前記ｎ型埋め込み領域に到達するｎ型不純物領域が形成されている。
本実施例の半導体集積回路装置では、前記高電圧領域１２０Ｂにおいて深さ位置ｐｃに形成されるチャネルストッパ領域のｐ型不純物元素濃度は、前記低電圧領域１２０Ａにおいて前記深さ位置ｐｃに形成されるチャネルストッパ領域のｐ型不純物元素濃度よりも低く設定されており、これにより、前記高電圧トランジスタ１２０ＴＣ，１２０ＴＤの閾値電圧が制御される。またこれにより、高電圧トランジスタ１２０ＴＣ，１２０ＴＤについて大きな接合耐圧が確保され、所望の高電圧動作を安定して行うことが可能になる。
さらに図２０の半導体集積回路装置１２０では、前記低電圧領域１２０Ａにおいては前記素子分離絶縁膜１２１Ｓ上にポリシリコン層１２７Ａと金属シリサイド層１２８Ａを積層した導体パターンＷＡが、あるいはポリシリコン層１２７Ｂと金属シリサイド層１２８Ｂを積層した導体パターンＷＢが形成され、また前記高電圧領域１２０Ｂにおいては前記素子分離絶縁膜１２１Ｓ上にポリシリコン層１２７Ｃと金属シリサイド層１２８Ｃを積層した導体パターンＷＣが、あるいはポリシリコン層１２７Ｄと金属シリサイド層１２８Ｄを積層した導体パターンＷＤが、配線パターンとして形成されているが、このうち前記導体パターンＷＡ，ＷＢを形成するポリシリコン層１２７Ａあるいは１２７Ｂはｎ+型にドープされているのに対し、導体パターンＷＣ，ＷＤを形成するポリシリコン層１２７Ｃ，１２７Ｄは不純物によりドープされていない、いわゆるｉ型（真性）ポリシリコンより構成されている。
そこで、前記導体パターンＷＣあるいはＷＤに電圧が印加された場合、この電圧は直接にその下の素子分離絶縁膜２１Ｓには印加されず、前記非ドープポリシリコン層中に空乏層が形成される。すなわち前記導体パターンＷＣあるいはＷＤ中を伝送される電圧は、前記素子分離絶縁膜１２１Ｓに前記空乏層を介して印加されることになり、その結果、前記導体パターンＷＣ下の素子分離絶縁膜１２１Ｓ直下に形成される寄生フィールドトランジスタの閾値が増大する。これにより、例えばこのような寄生フィールドトランジスタの導通により生じる、前記トランジスタ１２０ＴＣの一部を構成するn型拡散領域１２６ｆと、これに前記素子分離絶縁膜１２１Ｓを隔てて隣接するトランジスタ１２０ＴＤのｎ型ウェルとの間のパンチスルーが効果的に遮断される。
例えば素子分離絶縁膜１２１Ｓの幅が０．６μｍで深さが３００ｎｍの場合、前記ポリシリコン配線パターン１２３Ｃ，１２３Ｄを非ドープとすることにより、前記素子分離絶縁膜１２１Ｓ直下に形成される寄生フィールドトランジスタの閾値電圧を１０Ｖから１５Ｖに増大させることができる。
なお、前記半導体集積回路装置１２０では、前記導体パターンＷＣあるいはＷＤの表面に低抵抗シリサイド層１２８Ｃあるいは１２８Ｄが形成されているため、これらの導体パターンの抵抗が増大することはない。
このように、本実施例の半導体集積回路装置１２０では前記高電圧領域１２１Ｂにおいて素子分離絶縁膜１２１Ｓの深さを増大させることなく、また前記トランジスタ１２０ＴＣのチャネルストッパ不純物濃度を増大させることなく前記素子分離絶縁膜１２１Ｓ直下を通るリーク電流の電流路を遮断でき、このため浅い素子分離絶縁膜１２１Ｓを使って低電圧領域１２０Ａに形成される低電圧高速半導体素子の微細化を、素子分離絶縁膜１２１Ｓのアスペクト比の問題を生じることなく実現することが可能になる。
また本実施例では前記トランジスタ１２０ＴＣのチャネルストッパ不純物濃度が増大しないため、トランジスタ１２０ＴＣの閾値が増大することがない。
また先にも説明したように、前記高電圧領域１２０Ｂにおいて深さ位置１２１ｐｃに形成されるｐ型チャネルストッパの不純物濃度を素子領域１２１Ｃと１２１Ｄとで変化させることにより、例えばトランジスタ１２０ＴＣおよび１２０ＴＤを、前記トランジスタ１２０ＴＣの閾値電圧がトランジスタ１２０ＴＤの閾値電圧よりも低くなるように形成することが可能である。
また同様に前記低電圧領域１２０Ａにおいても、素子領域１２１Ａと１２１Ｂとで深さ位置１２１ｐｃにおけるｐ型チャネルストッパの不純物濃度を変化させることにより、前記低電圧トランジスタ１２０ＴＡおよび１２０ＴＢを、前記トランジスタ１２０ＴＡの閾値電圧がトランジスタ１２０ＴＢの閾値電圧よりも低くなるように形成することが可能である。
図２１Ａ〜２１Ｊは、図２０の半導体集積回路装置１２０の製造工程を示す。
図２１Ａを参照するに、前記シリコン基板１２１上には前記素子分離絶縁膜１２１Ｓにより素子領域１２１Ａ〜１２１Ｄが画成されており、前記シリコン基板の表面には、図示はしていないが、膜厚が１０ｎｍ程度のシリコン酸化膜が形成されている。図２１Ｂの工程においては、前記素子領域１２１Ａおよび１２１Ｂを含む低電圧領域１２０ＡレジストパターンＲ１０１で覆った状態で、最初に前記高電圧領域１２０Ｂ中の深さ位置１２１ｎにｎ型不純物元素をイオン注入してｎ型埋め込み不純物領域を形成する。
さらに図２１Ｂの工程において同じレジストパターンR１０１をマスクに前記深さ位置１２１ｐｗおよび１２１ｐｃにp型不純物元素をイオン注入し、前記高電圧領域１２０Ｂにp型ウェルおよびｐ型チャネルストッパ領域を形成する。
さらに図２１Ｃの工程では、前記低電圧領域１２０Ａと高電圧領域１２０Ｂとの境界に位置する素子分離絶縁膜１２１Ｓの一部を露出するようにレジストパターンＲ１０２が形成され、前記レジストパターンＲ１０２をマスクにｎ型不純物元素を前記深さ位置１２１ｎまでイオン注入することにより、前記ｎ型埋め込み不純物領域を、前記高電圧領域１２０Ｂを包むように形成する。
さらに図２１Ｄの工程において、前記高電圧領域１２０Ｂを覆うレジストパターンＲ１０３を形成し、前記素子領域１２１Ａおよび１２１Ｂ中、前記素子分離絶縁膜１２１Ｓ直下の領域も含めてｐ型不純物元素をイオン注入により導入し、前記高電圧領域１２０Ｂの中深さ位置１２１ｐｗに対応する深さ位置１２１ｐｗにｐ型ウェルを、また前記高電圧領域１２０Ｂ中の深さ位置１２１ｐに対応する深さ位置１２１ｐｃにｐ型チャネルストッパ領域を形成する。さらに前記素子領域１２１Ａ，１２１Ｂでは基板表面近傍領域の深さ位置１２１ｐｔに、閾値制御のためｐ型不純物元素をイオン注入し、チャネルドープ領域を形成する。
次に図２１Ｅの工程において前記レジスト膜Ｒ１０３を除去し、さらに前記シリコン基板１２１の表面を熱酸化処理し、前記素子領域１２１Ｃ，１２１Ｄ上に、前記高電圧領域１２０Ｂに形成される高電圧ＭＯＳトランジスタ１２０ＴＣ，１２０ＴＤのゲート絶縁膜１２２Ｃあるいは１２２Ｄとなる熱酸化膜１２２を１５ｎｍの膜厚に形成する。
図２１Ｅの工程では、さらに前記酸化膜１２２上に前記高電圧領域１２０Ｂを覆うレジストパターンＲ１０４を形成し、前記レジストパターンＲ１０４をマスクに前記酸化膜１２２を除去し、前記シリコン基板１２１の表面を前記素子領域１２１Ａ，１２１Ｂにおいて露出させている。
次に図２１Ｆの工程において前記レジストパターンＲ１０４を除去し、さらに前記シリコン基板１２１の表面を再び熱酸化処理し、前記素子領域１２１Ａ，１２１Ｂ上に、前記低電圧領域１２０Ａに形成される低電圧ＭＯＳトランジスタ１２０ＴＡ，１２０ＴＢのゲート絶縁膜１２２Ａあるいは１２２Ｂとなる熱酸化膜を、２ｎｍの膜厚に形成する。
さらに図２１Ｆの工程では、このようにして熱酸化膜１２２Ａ，１２２Ｂ，１２２Ｃ，１２２Ｄを形成されたシリコン基板１２１上に、不純物元素を含まない非ドープポリシリコン膜を一様に堆積し、さらにこれをパターニングすることにより、前記素子領域１２１Ａ中、前記熱酸化膜１２２Ａ上に前記低電圧ＭＯＳトランジスタ１２０ＴＡのゲート電極１２３Ａを、前記素子領域１２１Ｂ中、前記熱酸化膜１２２Ｂ上に前記低電圧ＭＯＳトランジスタ１２０ＴＢのゲート電極１２３Ｂを、前記素子領域１２１Ｃ中、前記熱酸化膜１２２Ｃ上に前記高電圧ＭＯＳトランジスタ１２０ＴＣのゲート電極１２３Ｃを、さらに前記素子領域１２１Ｄ中、前記熱酸化膜１２２Ｄ上に前記高電圧ＭＯＳトランジスタ１２０ＴＤのゲート電極１２３Ｄを、それぞれ形成する。
さらに図２１Ｆの工程では、前記ポリシリコン膜のパターニングにより、前記低電圧領域１２０Aにおいては前記素子分離絶縁膜１２１S上にポリシリコンパターン１２７Ａ，１２７Ｂが、また前記高電圧領域１２０Ｂにおいては前記素子分離絶縁膜１２１Ｓ上にポリシリコンパターン１２７Ｃ，１２７Ｄが形成される。
次に図２１Ｇの工程において前記図２１Ｆの構造上に、前記低電圧領域１２０Ａにおいて前記ポリシリコンゲート電極１２３Ａおよび１２３Ｂを、また前記ポリシリコンパターン１２７Ａ，１２７Ｂを連続して覆うように、さらに前記高電圧領域１２０Ｂにおいて前記ポリシリコンパターン１２７Ｃ，１２７Ｄを覆うようにレジストパターンＲ１０５が形成され、さらに前記レジストパターンＲ１０５をマスクにｎ型不純物元素をイオン注入し、前記素子領域１２１Ｃ中、前記ゲート電極１２３Ｃの両側に一対のｎ-型ＬＤＤ領域１２５ｅ，１２５ｆを形成する。また同時に前記素子領域１２１Ｄ中、前記ゲート電極１２３Ｄの両側に一対のｎ-型ＬＤＤ領域１２５ｇ、１２５ｈを形成する。
このイオン注入工程により、前記ポリシリコンゲート電極１２３Ｃ、１２３Ｄもｎ-型にドープされる。
次に図２１Ｈの工程において、前記低電圧領域１２０Ａにおいて前記ポリシリコンパターン１２７Ａ，１２７Ｂを覆うように、また前記高電圧領域１２０Ｂを連続的に覆うようにレジストパターンＲ１０６を形成し、前記レジストパターンＲ１０６をマスクにｎ型不純物元素を図２１Ｇの工程とは異なったドーズ量でイオン注入し、前記素子領域１２１Ａ中、前記ゲート電極１２３Ａの両側に一対のｎ-型ＬＤＤ領域１２５ａ，１２５ｂを、また前記素子領域１２１Ｂ中、前記ポリシリコンゲート電極１２３Ｂの両側に一対のｎ-型ＬＤＤ領域１２５ｃ，１２５ｄを形成する。
さらに図２１Ｉの工程において前記ポリシリコンゲート電極１２３Ａ〜１２３Ｄおよびポリシリコンパターン１２７Ａ〜１２７Ｄの各々に、一対の側壁絶縁膜を形成し、図２１Ｊの工程において図２１Ｉの構造のうち、前記ポリシリコンパターン１２７Ｃおよび１２７ＤをレジストパターンＲ１０７で覆い、ｎ型不純物元素をイオン注入することにより、前記素子領域１２１Ａにおいては前記ゲート電極１２３Ａの両側、前記側壁絶縁膜の外側にｎ+型拡散領域１２６ａ，１２６ｂが、前記素子領域１２１Ｂにおいては前記ゲート電極１２３Ｂの両側、前記側壁絶縁膜の外側にｎ+型拡散領域１２６ｃ，１２６ｄが、前記素子領域１２１Ｃにおいては前記ゲート電極１２３Ｃの両側、前記側壁絶縁膜の外側にｎ+型拡散領域１２６ｅ，１２６ｆが、前記素子領域１２１Ｄにおいては前記ゲート電極１２３Ｄの両側、前記側壁絶縁膜の外側にｎ+型拡散領域１２６ｇ，１２６ｈが形成される。
図２１Ｊの工程では、イオン注入工程に伴って前記ゲート電極１２３Ａ〜１２３Ｄおよびポリシリコンパターン１２７Ａ，１２７Ｂはｎ+型にドープされるが、前記ポリシリコンパターン１２７Ｃ，１２７Ｄはレジストパターン１２７Ｃにより覆われているため、イオン注入がなされることがなく、従って導電性を有さない。
そこで、図２１Ｊの工程の後、前記レジストパターンＲ１０７を除去し、さらにコバルト膜などの金属膜を堆積した後、熱処理し、未反応の金属膜をエッチングにより除去することにより、先に図１５で説明したシリサイド膜１２４Ａ〜１２４Ｄ，１２７ａ〜１２７ｈ、および１２８Ａ〜１２８Ｄを有する構造が得られる。
なお前記図２１Ｇおよび２１Ｈの工程は、前記レジストパターンＲ１０５あるいはＲ１０６を省略して実行することも可能である。この場合には、前記ポリシリコンパターン１２７Ａ〜１２７Ｄがｎ-型にドープされるが、このような場合でも前記ポリシリコンパターン１２７Ａ〜１２７Ｄ中に形成されるキャリア密度はわずかであり、本発明の効果が多少減じられるに過ぎない。
なお本実施例中、図２１Ｊの工程では、イオン注入工程の際にポリシリコンパターン１２７Ｃ，１２７ＤをレジストパターンＲ１０７により覆う必要があるが、ポリシリコンパターン１２７Ａあるいは１２７Ｂは必ずしも覆う必要がない。このため本実施例では、低電圧トランジスタのゲート電極１２３Ａ，１２３Ｂと同様に微細化されたポリシリコンパターン１２７Ａ，１２７Ｂ、厳密なレジストプロセスを行うことにより覆う工程は省略しており、素子分離幅の大きな高電圧領域１２０Ａ上に形成されたポリシリコンパターン１２７Ｃ，１２７Ｄのみを、レジストパターンＲ１０７により覆っている。その際、前記レジストパターンＲ１０７に対応するマスクデータは、高電圧ＭＯＳトランジスタのゲート電極１２３Ｃ，１２３Ｄに対応するマスクデータを使い、これを位置合わせ余裕分だけ拡大することで容易に形成できる。このため、本実施例で使われるレジストパターンＲ１０７の形成に困難が生じることはない。

［第５実施例］
図２２は、本発明の第５実施例による半導体集積回路装置１４０の構成を示す。
図２２を参照するに、半導体集積回路装置１４０はフラッシュメモリ素子を搭載した０．１３μｍルールの論理集積回路装置であり、ｐ型あるいはｎ型のシリコン基板１４１上にＳＴＩ構造の素子分離絶縁膜１４１Ｓにより画成された素子領域１４１Ａ〜１４１Ｋを有し、前記素子領域１４１Ａにはフラッシュメモリ素子が、前記素子領域１４１Ｂには高電圧低閾値ｎチャネルＭＯＳトランジスタが、前記素子領域１４１Ｃには高電圧高閾値ｎチャネルＭＯＳトランジスタが、前記素子領域１４１Ｄには高電圧低閾値ｐチャネルＭＯＳトランジスタが、前記素子領域１４１Ｅには高電圧高閾値ｐチャネルＭＯＳトランジスタが形成される。
前記フラッシュメモリ素子は読み出し時には５Ｖの駆動電圧で動作され、一方、書き込みあるいは消去時には１０Ｖ程度の電圧で駆動される。そこで、これらの素子領域１４１Ｂ〜１４１Ｅに形成される高電圧ｐチャネルあるいはｎチャネルＭＯＳトランジスタは、前記フラッシュメモリ素子を、前記駆動電圧で駆動する制御回路を構成する。すなわち、前記素子領域１４１Ｂ〜１４１Ｅは、前記基板１４１中において高電圧領域１４０Ａを形成する。
さらに前記素子領域１４１Ｆには２．５Ｖあるいは３．３Ｖの電源電圧で動作する中電圧ｎチャネルＭＯＳトランジスタが、前記素子領域１４１Ｇには同じく２．５Ｖの電源電圧で動作する中電圧ｐチャネルＭＯＳトランジスタが形成され、これらの中電圧トランジスタは、半導体集積回路装置１４０の入出力回路を構成する。すなわち、前記素子領域１４１Ｆ，１４１Ｇは、前記基板１４１中において中電圧領域を形成する。
さらに前記素子領域１４１Ｈには１．２Ｖの電源電圧で動作する低電圧高閾値ｎチャネルＭＯＳトランジスタが、前記素子領域１４１Ｉには１．２Ｖの電源電圧で動作する低電圧低閾値ｎチャネルＭＯＳトランジスタが、前記素子領域１４１Ｊには前記１．２Ｖの電源電圧で動作する低電圧高閾値ｐチャネルＭＯＳトランジスタが、さらに前記素子領域１４１Ｋには前記１．２Ｖの電源電圧で動作する低電圧低閾値ｐチャネルＭＯＳトランジスタが形成される。これらの低電圧ｐチャネルおよびｎチャネルＭＯＳトランジスタは、中電圧ｐチャネルおよびｎチャネルＭＯＳトランジスタとともに、高速論理回路を構成する。前記素子領域１４１Ｈ〜１４１Ｋは、前記基板１４１中において低電圧領域１４０Ｃを形成する。
前記素子領域１４１Ａ〜１４１Ｃにはｐ型ウェルが形成され、前記素子領域１４１Ｄおよび１４１Ｅにはｎ型ウェルが形成され、前記素子領域１４１Ｆにはｐ型ウェルが、前記素子領域１４１Ｇにはｎ型ウェルが形成される。さらに前記素子領域１４１Ｈおよび１４１Ｉにはｐ型ウェルが、前記素子領域１４１Ｊおよび１４１Ｋにはｎ型ウェルが形成される。
前記素子領域１４１Ａの表面にはトンネル絶縁膜１４２が形成され、前記トンネル絶縁膜１４２上にはポリシリコンよりなるフローティングゲート電極１４３およびＯＮＯ構造を有する電極間絶縁膜１４４が順次形成されている。さらに前記電極間絶縁膜１４４上にはポリシリコンよりなるコントロールゲート電極１４５が形成されている。前記フローティングゲート電極１４３、電極間絶縁膜１４４およびコントロールゲート電極１４５は、積層フローティングゲート構造１４７Ａを形成する。
一方、前記素子領域１４１Ｂ〜１４１Ｅの表面には、高電圧トランジスタのためのゲート絶縁膜１４６が形成されており、前記ゲート絶縁膜１４６上には、前記素子領域１４１Ｂにおいてポリシリコンゲート電極１４７Ｂが、前記素子領域１４１Ｃにおいてポリシリコンゲート電極１４７Ｃが、前記素子領域１４１Ｄにおいてポリシリコンゲート電極１４７Ｄが、前記素子領域１４１Ｅにおいてポリシリコン電極１４７Ｆが形成されている。
また前記素子領域１４１Ｆおよび１４１Ｇの表面には、中電圧トランジスタのための、前記ゲート絶縁膜１４６よりも薄いゲート絶縁膜１４８が形成されており、前記ゲート絶縁膜１４８上には、前記素子領域１４１Ｆにおいてポリシリコンゲート電極１４７Ｆが、また前記素子領域１４１Ｇにおいてポリシリコンゲート電極１４７Ｇが形成されている。
さらに前記素子領域１４１Ｈ〜１４１Ｋの表面には、低電圧トランジスタのためのゲート絶縁膜１５０が形成されており、前記ゲート絶縁膜１５０上には、前記素子領域１４１Ｈにおいてポリシリコンゲート電極１４７Ｈが、前記素子領域１４１Ｉにおいてポリシリコンゲート電極１４７Ｉが、前記素子領域１４１Ｊにおいてポリシリコンゲート電極１４７Ｊが、前記素子領域１４１Ｋにおいてポリシリコン電極１４７Ｋが形成されている。
また、前記素子領域１４１Ａにおいては、前記フローティングゲート電極１４３と電極間絶縁膜１４４とコントロールゲート電極１４５とよりなる積層ゲート電極構造１４７Ａの両側に、ソース領域およびドレイン領域を形成する一対の拡散領域が形成されている。同様に、前記素子領域１４１Ｂ〜１４１Ｈの各々においても、ゲート電極の両側に、ソース領域およびドレイン領域を形成する一対の拡散領域が形成されている。
また前記積層フローティングゲート電極構造１４７Ａのコントロールゲート電極１４５、およびゲート電極１４７Ｂ〜１４７Ｋの表面には、コバルトシリサイドなどのシリサイド層１４７Ｓが形成されている。同様なシリサイド層は、図示は省略するが、前記ソースあるいはドレイン領域の表面にも形成されている。
さらに図１７の構成では、前記高電圧領域１４０Ａ中、前記素子領域１４１Ｂと１４１Ｃとの間に位置する素子分離絶縁膜１４１Ｓ上に、非ドープポリシリコン層１４７ｉ上に前記シリサイド層１４７Ｓを形成した構成の配線パターンＷＰ１が形成されている。また同様な構成の配線パターンＷＰ２が、前記高電圧領域１４０Ａ中、前記素子領域１４１Ｄと１４１Ｅとの間に位置する素子分離絶縁膜１４１Ｓ上に形成されている。
さらに、前記低電圧領域１４０Ｃ中、前記素子領域１４１Ｈと１４１Ｉとの間に位置する素子分離絶縁膜１４１Ｓ上に、ｎ+型にドープされたポリシリコン層１４７ｎと前記シリサイド層１４７Ｓとを積層した構成の配線パターンＷＰ３が形成されており、また前記低電圧領域１４０Ｃ中、前記素子領域１４１Ｊと１４１Ｋとの間に位置する素子分離絶縁膜１４１Ｓ上には、ｐ+型にドープされたポリシリコン層１４７ｐと前記シリサイド層１４７Ｓとを積層した構成の配線パターンＷＰ４が形成されている。
図２２記載の半導体集積回路装置１４０では、前記拡散領域１４１Ａ〜１４１Ｋ中、様々な深さに様々な不純物元素がウェル形成あるいは閾値制御のために、様々な濃度で導入される。
以下、図２２の半導体集積回路装置１４０の製造工程を、図２３Ａ〜２３Ｚおよび図２３ＡＡ〜２３ＡＢを参照しながら説明する。
図２３Ａを参照するに、前記シリコン基板１４１上には先にも説明したようにＳＴＩ型の素子分離膜１４１Ｓが形成され、これにより素子領域１４１Ａ〜１４１Ｋが画成されている。また図示は省略するが、図２３Ａの工程では前記シリコン基板１４１の表面が酸化され、１０ｎｍ程度の膜厚のシリコン酸化膜が形成されている。
次に図２３Ｂの工程において図２３Ａの構造上に素子領域１４１Ａ〜１４１Ｃを露出するレジストパターンＲ１４１を形成し、さらに前記レジストパターンＲ１４１をマスクにＰ+を、前記素子分離絶縁膜１４１Ｓの下端よりも深い深さ位置１４１ｂに、２ＭｅＶの加速電圧下、２×１０13ｃｍ-2のドーズ量でイオン注入し、ｎ型埋め込み不純物領域を形成する。
さらに図２３Ｂの工程では、前記レジストパターンＲ１４１をマスクにＢ+を深さ位置１４１ｐｗに、４００ｋｅＶの加速電圧下、１．５×１０13ｃｍ-2のドーズ量でイオン注入し、ｐ型ウェルを形成する。さらに図２３Ｂの工程では、前記レジストパターンＲ１６１をマスクにＢ+を深さ位置４１ｐｃに、１００ｋｅＶの加速電圧下、２×１０12ｃｍ-2のドーズ量でイオン注入する。これにより、前記深さ位置１４１ｐｃにｐ型のチャネルストッパ領域が形成される。ただし前記深さ位置１４１ｂ，１４１ｐｗおよび１４１ｐｃは相対的なイオン注入深さを表し、深さ位置１４１ｐｗは前記素子分離絶縁膜１４１Ｓよりも深く、深さ位置１４１ｂよりも浅い。また前記深さ位置１４１ｐｃは前記深さ位置１４１ｐｗよりも浅く、前記素子分離絶縁膜１４１Ｓの下端に略対応している。前記深さ位置１４１ｐｃにｐ型不純物元素を導入することにより、パンチスルー耐性が向上すると同時に、形成されるトランジスタの閾値特性を制御することができる。
次に図２３Ｃの工程で前記メモリセル領域１４１Ａを露出するレジストパターンＲ１４２を形成し、Ｂ+を４０ｋｅＶの加速電圧下、６×１０13ｃｍ-2のドーズ量で、前記基板表面近傍の浅い深さ位置１４１ｐｔにイオン注入し、前記素子領域１４１Ａに形成されるメモリセルトランジスタの閾値制御を行う。
さらに図２３Ｄの工程で前記レジストパターンＲ１４２を除去し、前記シリコン基板１４１の表面に形成されていたシリコン酸化膜をＨＦ水溶液中で除去した後、９００〜１０５０℃の温度で３０分間熱酸化処理を行い、前記トンネル絶縁膜１４２となるシリコン酸化膜を約１０ｎｍの膜厚に形成する。
なおこのトンネル絶縁膜１４２の形成工程において、先に素子領域１４１Ａ〜１４１Ｃに導入されたｐ型不純物元素は０．１〜０．２μｍ程度の距離まで拡散する。
次に図２３Ｅの工程において図２３Ｄの構造上に不純物をドープしたポリシリコン膜をＣＶＤ法により堆積し、さらにこれをパターニングして前記素子領域１４１Ａ上に前記フローティングゲート電極１４３を形成する。さらに前記フローティングゲート電極１４３の形成の後、前記シリコン酸化膜１４２上にＣＶＤ法により酸化膜と窒化膜とをそれぞれ５ｎｍおよび１０ｎｍの厚さに堆積し、さらにこれを９５０℃のウェット雰囲気中で酸化することにより、ＯＮＯ構造を有する誘電体膜を、前記電極間絶縁膜１４４として形成する。
この図２３Ｅの工程では、前記ＯＮＯ膜１４４の形成の際における熱処理に伴い、先に素子領域１４１Ａ〜１４１Ｃに導入されたｐ型不純物元素は、さらに０．１〜０．２μｍの距離を拡散する。これらの熱処理の結果、前記素子領域１４１Ａ〜１４１Ｃに形成されるｐ型ウェルでは、図２３Ｆの工程の後、ｐ型不純物元素の分布がブロードに変化する。
次に図２３Ｆの工程において、図２３Ｅの構造上に前記素子領域１４１Ｃ，１４１Ｆおよび１４１Ｈ〜１４１Ｉを露出する新たなレジストパターンＲ１４３が形成され、さらに前記レジストパターンＲ１４３をマスクにＢ+をまず４００ｋｅＶの加速電圧下、１．５×１０13ｃｍ-2のドーズ量で、次いで１００ｋｅＶの加速電圧下、８×１０12ｃｍ-2のドーズ量でイオン注入し、前記素子領域１４１Ｆおよび１４１Ｈ〜１４１Ｉ中、前記素子分離絶縁膜１４１Ｓの深さよりも深い深さ位置１４１ｐｗおよび前記素子分離絶縁膜１４１Ｓの下端に略等しい深さ位置１４１ｐｃに、ｐ型ウェルおよびｐ型チャネルストッパ領域となるｐ型不純物領域がそれぞれ形成される。また先にｐ型不純物を導入されている前記素子領域１４１Ｃにおいてはｐ型ウェルの不純物濃度が増加し、前記素子領域１４１Ｃに形成される高電圧高閾値ｎチャネルＭＯＳトランジスタの閾値制御がなされる。
このようにして素子領域１４１Ｆおよび１４１Ｈ，１４１Ｉに形成されたｐ型ウェルにおいては、導入されたＢは活性化熱処理以外に熱処理を受けることがなく、シャープな分布を保持する。
次に図２３Ｇの工程において前記ＯＮＯ膜１４４上に、前記素子領域１４１Ｄ，１４１Ｅ，１４１Ｇ，１４１Ｊおよび１４１Ｋを露出するように新たなレジストパターンＲ１４４が形成され、さらに前記レジストパターンＲ１４４をマスクにＰ+を前記シリコン基板１４１中に、６００ｋｅＶの加速電圧下、１．５×１０13ｃｍ-3のドーズ量で、ついで２４０ｋｅＶの加速電圧下、３×１０12ｃｍ-3のドーズ量でイオン注入し、これにより、前記素子領域１４１Ｄおよび１４１Ｅ，さらに素子領域１４１Ｇにおいて前記素子分離絶縁膜１４１Ｓよりも深い深さ位置１４１ｎｗにｎ型ウェルを、また前記素子分離絶縁膜１４１Ｓの下端に略対応する深さ位置１４１ｎｃにｎ型チャネルストッパ領域を形成する。
次に図２３Ｈの工程において、前記ＯＮＯ膜１４４上に前記素子領域１４１Ｅと１４１Ｇ，１４１Ｊと１４１Ｋを露出するレジストパターンＲ１４５を形成し、前記レジストパターンＲ１４５をマスクに、Ｐ+を２４０ｋｅＶの加速電圧下、６．５×１０12ｃｍ-2のドーズ量で、前記素子領域１４１Ｅ，１４１Ｇ，１４１Ｊおよび１４１Ｋ中、前記素子分離絶縁膜１４１Ｓの下端に対応した深さ位置１４１ｎｃにイオン注入し、前記素子領域１４１Ｅ，１４１Ｇ，１４１Ｊおよび１４１Ｋに形成されるｎ型チャネルストッパ領域の不純物濃度を増加させる。これにより、特に素子領域１４１Ｅに形成される高電圧高閾値ｐチャネルＭＯＳトランジスタの閾値制御がなされる。
次に図２３Ｉの工程において、前記ＯＮＯ膜１４４上に前記素子領域１４１Ｆを露出するレジストパターンＲ１４６を形成し、前記レジストパターンＲ１４６をマスクにＢ+を３０ｋｅＶの加速電圧下、５×１０12ｃｍ-2のドーズ量で、前記素子領域１４１Ｆ中、基板表面近傍の浅い深さ位置１４１ｐｔにイオン注入し、前記素子領域１４１Ｆに形成される中電圧ｎチャネルＭＯＳトランジスタの閾値を制御する。
さらに図２３Ｊの工程において、前記ＯＮＯ膜１４４上に前記素子領域１４１Ｇを露出するレジストパターンＲ１４７を形成し、前記レジストパターンＲ１４７をマスクにＡｓを１５０ｋｅＶの加速電圧下、３×１０12ｃｍ-2のドーズ量で、前記素子領域１４１Ｇ中、基板表面近傍の浅い深さ位置４１ｎｔにイオン注入し、前記素子領域１４１Ｇに形成される中電圧ｐチャネルＭＯＳトランジスタの閾値制御を行う。
さらに図２３Ｋの工程において、前記素子領域１４１Ｈを露出するレジストパターンＲ１４８を前記ＯＮＯ膜１４４上に形成し、さらに前記レジストパターンＲ１４８をマスクに前記素子領域１４１Ｈ中、基板表面近傍の浅い深さ位置１４１ｐｔにＢ+を１０ｋｅＶの加速電圧下、５×１０12ｃｍ-2のドーズ量でイオン注入し、前記素子領域１４１Ｈに形成される低電圧高閾値ｎチャネルＭＯＳトランジスタの閾値制御を行う。なお、前記素子領域１４１Ｈの深さ位置１４１ｐｔは、素子領域１４１Ｆの深さ位置１４１ｐｔよりも基板表面に寄っている。
次に図２３Ｌの工程において、前記素子領域１４１Ｊを露出するレジストパターンＲ１４９を前記ＯＮＯ膜１４４上に形成し、さらに前記レジストパターンＲ１４９をマスクに前記素子領域１４１Ｊ中、基板表面近傍の浅い深さ位置１４１ｎｔにＢ+を１０ｋｅＶの加速電圧下、５×１０12ｃｍ-2のドーズ量でイオン注入し、前記素子領域１４１Ｊに形成される低電圧高閾値ｐチャネルＭＯＳトランジスタの閾値制御を行う。前記素子領域１４１Ｊの深さ位置１４１ｎｔも、先の深さ位置１４１Ｇの深さ位置１４１ｎｔより基板表面に寄っている。
次に図２３Ｍの工程において、前記ＯＮＯ膜１４４およびその下のシリコン酸化膜１２２がレジストパターンＲ１５０をマスクにパターニングされ、前記素子領域１４１Ｂ〜１４１Ｋにわたり、前記シリコン基板１４１の表面が露出される。
さらに図２３Ｎの工程において前記レジストパターンＲ１５０が除去され、８５０℃で熱酸化処理を行うことにより、前記高電圧ＭＯＳトランジスタのゲート絶縁膜１４６となるシリコン酸化膜を１３ｎｍの厚さに形成する。図２３Ｎの工程では、さらに前記シリコン酸化膜１４６上に素子領域１４１Ｆ〜１４１Ｋを露出するレジストパターンＲ１５１が形成され、前記レジストパターンＲ１５１をマスクに前記シリコン酸化膜１４６をパターニングすることにより、前記素子領域１４１Ｆ〜１４１Ｋにわたり、前記シリコン基板表面を再び露出する。
さらに図２３Ｏの工程において前記レジストパターンＲ１５１が除去され、熱酸化処理により、前記中電圧ＭＯＳトランジスタのゲート絶縁膜１４８となるシリコン酸化膜を４．５ｎｍの厚さに形成する。図１８Ｏの工程では、さらに前記シリコン酸化膜１４８上に素子領域１４１Ｈ〜１４１Ｋを露出するレジストパターンＲ１５２が形成され、前記レジストパターンＲ１５２をマスクに前記シリコン酸化膜１４８をパターニングすることにより、前記素子領域１４１Ｈ〜１４１Ｋにおいて前記シリコン基板の表面が再び露出される。
さらに図２３Ｐの工程において前記レジストパターンＲ１５２が除去され、熱酸化処理を行うことにより、前記低電圧ＭＯＳトランジスタのゲート絶縁膜１５０となるシリコン酸化膜が、２．２ｎｍの厚さに形成される。
なお図２３Ｐまでの工程で熱酸化処理が繰り返し行われるため、図２３Ｐの状態では前記ゲート絶縁膜４２は１６ｎｍ，ゲート絶縁膜４６は５ｎｍの膜厚まで成長している。
次に図２３Ｑの工程において図２３Ｐの構造上に非ドープポリシリコン膜１４５をＣＶＤ法により１８０ｎｍの厚さに堆積し、さらにその上にＳｉＮ膜１４５ＮをプラズマＣＶＤ法により、反射防止膜および同時にエッチングストッパ膜として３０ｎｍの厚さに堆積する。さらに図２３Ｑの工程では前記ポリシリコン膜１４５をレジストプロセスによりパターニングすることにより、前記フラッシュメモリ素子領域１４４Ａにおいて前記電極間絶縁膜１４４上にコントロールゲート電極１４５を積層した構成の積層ゲート電極構造１４７Ａが形成される。
次に図２３Ｒの工程において、図２３Ｑの構造を熱酸化処理することにより前記積層ゲート電極構造１４７Ａの側壁面に熱酸化膜（図示せず）を形成し、さらに前記積層ゲート電極構造１４７Ａおよびポリシリコン膜１４５をマスクに前記素子領域１４１Ａ中にＡｓ+あるいはＰ+をイオン注入し、前記積層フローティングゲート電極構造１４７Ａ中のコントロールゲート電極１４５をｎ+型にドープし、同時に前記積層ゲート電極１４７Ａの両側にソース領域１４１Ａｓとドレイン領域１４１Ａｄとを形成する。このイオン注入工程の際には、前記素子領域１４１Ｂ〜１４１Ｋにおいて前記ポリシリコン膜１４５は図示をしていないレジスト膜により覆われている。
さらに図２３Ｒの工程では前記ソース領域１４１ｓおよびドレイン領域１４１ｄの形成後、熱ＣＶＤ工程およびＲＩＥ法によるエッチバックを行い、前記積層ゲート電極構造１４７Ａの側壁面にＳｉＮよりなる側壁絶縁膜１４７ｓを形成すると同時に、ポリシリコン膜１４５上のプラズマＳｉＮ膜を除去する。
前記側壁絶縁膜１４７ｓの形成工程の後、図２３Ｒの工程では前記素子領域１４１Ｂ〜１４１Ｋにおいてポリシリコン膜１４５がパターニングされ、非ドープポリシリコンよりなるゲート電極１４７Ｂ〜１４７Ｋが、素子領域１４１Ｂ〜１４１Ｋにそれぞれ対応して形成される。また前記素子領域１４１Ｂと１４１Ｃの間の素子分離絶縁膜１４１Ｓ上には前記配線パターンＷＰ１を形成する非ドープポリシリコンパターン１４７ｉが、前記素子領域１４１Ｄと１４１Ｅとの間の素子分離絶縁膜１４１Ｓ上には前記配線パターンＷＰ２を形成する非ドープポリシリコンパターン１４７ｉが、前記素子領域１４１Ｈと１４１Ｉとの間の素子分離絶縁膜１４１Ｓ上には、前記配線パターンＷＰ３を形成するポリシリコンパターン１４７ｎが、さらに前記素子領域１４１Ｊと１４１Ｋとの間の素子分離絶縁膜１４１Ｓ上には、前記配線パターンＷＰ４を形成するポリシリコンパターン１４７ｐが形成される。図２３Ｒの段階では、前記ポリシリコンパターン１４７ｎおよび１４７ｐは、いずれも非ドープ状態である。
次に図２３Ｓの工程において図２３Ｒの構造上に前記素子領域１４１Ｊおよび１４１Ｋを露出するレジストパターンＲ１５３を基板１４１上に形成し、前記レジストパターンＲ１５２およびゲート電極１４７Ｊ，１４７ＫをマスクにＢ+を０．５ｋｅＶの加速電圧下、３．６×１０14ｃｍ-2のドーズ量でイオン注入し、次いでＡｓ+を８０ｋｅＶの加速電圧下、６．５×１０12ｃｍ-2のドーズ量および２８°の角度で４回斜め注入し、前記素子領域１４１Ｊおよび１４１Ｋ中、ゲート電極１４７Ｊあるいは１４７Ｋの両側に、ｎ-型のポケット領域を伴うｐ-型のソースエクステンション領域１４１Ｊｓあるいは１４１Ｋｓ、および同じくｎ-型のポケット領域を伴うｐ-型のドレインエクステンション領域１４１Ｊｄあるいは１４１Ｋｄが形成される。なお、図２３Ｓの工程では前記レジストパターンＲ１５３は前記ポリシリコンパターン１４７ｐを露出するように形成されており、従って前記ポリシリコンパターン１４７ｐにもｐ型とｎ型のイオン注入が生じるが、前記ポリシリコンパターン１４７ｐへは後で高濃度のイオン注入がなされるため、これは問題にならない。もちろん、前記レジストパターンＲ１５３を前記ポリシリコンパターン１４７ｐを覆うように形成してもよい。この場合には、図２３Ｓの工程では前記ポリシリコンパターン１４７ｐへのイオン注入は生じない。
次に図２３Ｔの工程で図１８ＳのレジストパターンＲ１５３が除去され、前記素子領域１４１Ｈおよび１４１Ｉを露出するレジストパターンＲ１５４が基板１４１上に形成される。さらに前記レジストパターンＲ１５４およびゲート電極１４７Ｈ，１４７ＩをマスクにＡｓ+を３ｋｅＶの加速電圧下、１．１×１０15ｃｍ-2のドーズ量でイオン注入し、次いでＢＦ2+を３５ｋｅＶの加速電圧下、９．５×１０12ｃｍ-2のドーズ量および２８°の角度で４回斜め注入し、前記素子領域１４１Ｈおよび１４１Ｉ中、ゲート電極１４７Ｈあるいは１４７Ｉの両側に、ｐ-型のポケット領域を伴うｎ-型のソースエクステンション領域１４１Ｈｓあるいは１４１Ｉｓ、および同じくｐ-型のポケット領域を伴うｎ-型のドレインエクステンション領域１４１Ｈｄあるいは１４１Ｉｄが形成される。なお図２３Ｔの工程では前記レジストパターンＲ１５４は前記ポリシリコンパターン１４７ｎを露出するように形成されており、従って前記ポリシリコンパターン１４７ｎにもｐ型およびｎ型のイオン注入が生じるが、前記ポリシリコンパターン１４７も、後で高濃度のイオン注入がなされるため、問題は生じない。また前記レジストパターンＲ１５４を、前記ポリシリコンパターン１４７ｎを覆うように形成してもよい。この場合には、図２３Ｔの工程では前記ポリシリコンパターン１４７ｎへのイオン注入は生じない。
さらに図２３Ｕの工程で図２３ＴのレジストパターンＲ１５４は除去され、新たに前記素子領域１４１Ｇを露出するレジストパターンＲ１５５が基板１４１上に形成される。さらに前記レジストパターンＲ１５３および前記ゲート電極１４７ＧをマスクにＢＦ2+を１０ｋｅＶの加速電圧下、７．０×１０13ｃｍ-3のドーズ量でイオン注入を行い、前記ゲート電極１４７Ｇの両側にｐ型ソース領域１４１Ｇｓおよびｎ型ドレイン領域１４１Ｇｄが形成される。
さらに図２３Ｖの工程で図２３ＵのレジストパターンＲ１５５は除去され、新たに前記素子領域１４１Ｆを露出するレジストパターンＲ１５６が基板１４１上に形成される。さらに前記レジストパターンＲ１５６および前記ゲート電極１４７ＦをマスクにＡｓ+を１０ｋｅＶの加速電圧下、２．０×１０13ｃｍ-3のドーズ量で、次いでＰ+を１０ｋｅＶの加速電圧下、３．０×１０13ｃｍ-2のドーズ量でイオン注入し、前記ゲート電極１４７Ｆの両側にｎ型ソース領域１４１Ｆｓおよびｎ型ドレイン領域１４１Ｆｄが形成される。
次に図２３Ｗの工程で前記レジストパターンＲ１５６は除去され、素子領域１４１Ｄおよび１４１Ｅを露出するレジストパターンＲ１５７が基板１４１上に形成される。その際、前記レジストパターンＲ１５７は、前記ゲート電極１４７Ｈと１４７Ｉとの間で素子分離絶縁膜１４１Ｓ上に形成されているポリシリコンパターン１４７ｉのみならず、前記ゲート電極１４７Ｄと１４１Ｅの間で素子分離絶縁膜１４１Ｓ上に形成されているポリシリコンパターン１４７ｉを覆うように形成されており、前記レジストパターンＲ１５７およびゲート電極１４７Ｄ，１４７ＥをマスクにＢＦ2+を前記素子領域１４１Ｄおよび１４１Ｅに８０ｋｅＶの加速電圧下、４．５×１０13ｃｍ-2のドーズ量でイオン注入し、前記素子領域１４１Ｄにおいては前記ゲート電極１４７Ｄの両側にｐ型ソース領域１４１Ｄｓおよびｐ型ドレイン領域１４１Ｄｄが、また前記素子領域１４１Ｅにおいては前記ゲート電極１４７Ｅの両側にｐ型ソース領域１４１Ｅｓおよびｐ型ドレイン領域１４１Ｅｄが形成される。この工程では、前記ポリシリコンパターン１４７ｉへのイオン注入は生じない。
さらに図２３Ｘの工程で前記レジストパターンＲ１５７は除去され、素子領域１４１Ｂおよび１４１Ｃを露出するレジストパターンＲ１５８が基板１４１上に形成される。その際、前記レジストパターンＲ１５８は、前記ゲート電極１４７Ｄと１４７Ｅとの間で素子分離絶縁膜１４１Ｓ上に形成されているポリシリコンパターン１４７ｉのみならず、前記ゲート電極１４７Ｂと１４７Ｃの間において素子分離領域１４１Ｓ上に形成されたポリシリコンパターン１４７ｉをも覆うように形成されており、前記レジストパターンＲ１５８およびゲート電極１４１Ｂ，１４１ＣをマスクにＰ+を３５ｋｅＶの加速電圧下、４．０×１０13ｃｍ-2のドーズ量でイオン注入し、さらにＰ+を１０ｋｅＶの加速電圧下、３．０×１０13ｃｍ-2のドーズ量でイオン注入し、前記素子領域１４１Ｂにおいては前記ゲート電極１４７Ｂの両側にｎ型ソース領域１４１Ｂｓおよびｎ型ドレイン領域１４１Ｂｄが、また前記素子領域１４１Ｃにおいては前記ゲート電極１４７Ｃの両側にｎ型ソース領域１４１Ｃｓおよびｎ型ドレイン領域１４１Ｃｄが形成される。この工程においても、前記二つのポリシリコンパターン４７ｉへのイオン注入は生じない。
さらに図２３Ｙの工程において図２３ＸのレジストパターンＲ１５８は除去され、さらに前記基板１４１上に前記積層ゲート電極構造１４７Ａおよびゲート電極１４７Ｂ〜１４７Ｋを、前記ポリシリコンパターン１４７ｉ，１４７ｎおよび１４７ｐも含めて覆うように酸化膜が一様に１００ｎｍの厚さに堆積され、さらにこれをＲＩＥ法により基板１４１の表面が露出するまでエッチバックすることにより、前記積層ゲート電極構造１４７Ａおよび各々のゲート電極１４７Ｂ〜１４７Ｋ、さらにポリシリコンパターン１４７ｉ，１４７ｎ，１４７ｊの側壁面に側壁酸化膜を形成する。
さらに図２３Ｙに示すように前記基板１４１上に前記素子領域１４１Ａ〜１４１Ｃおよび素子領域１４１Ｆ、さらに素子領域１４７Ｈおよび１４７Ｉを露出するように、しかも前記二つのポリシリコンパターン１４７ｉを覆うようにレジストパターンＲ１５７を形成し、さらに前記レジストパターンＲ１５７および積層ゲート電極構造１４７Ａ、ゲート電極１４７Ｂおよび１４７Ｃ、ゲート電極１４７Ｆおよびゲート電極１４７Ｈ，１４７Ｉ、およびこれらの側壁酸化膜をマスクに、Ｐ+を１０ｋｅＶの加速電圧下、６．０×１０15ｃｍ-2のドーズ量でイオン注入し、それぞれの素子領域１４１Ａ〜１４１Ｃ，１４１Ｆ，１４１Ｈおよび１４１Ｉにおいてｎ+型のソース領域およびドレイン領域（図示せず）を形成する。またこの工程において、前記ゲート電極１４７Ｂ〜１４７Ｃ，１４７Ｆおよび１１４７Ｈ〜１４７Ｉ，および前記ポリシリコンパターン１４７ｎがｎ+型にドープされる。
さらに図２３Ｚの工程において、前記基板１４１上に前記素子領域１４１Ｄおよび１４１Ｅおよび素子領域１４１Ｇ、さらに素子領域１４７Ｊおよび１４７Ｋを露出するように、しかも前記二つのポリシリコンパターン１４７ｉを覆うようにレジストパターンＲ１６０を形成し、さらに前記レジストパターンＲ１６０およびゲート電極１４７Ｄ，１４７Ｅ、１４７Ｇ，１４７Ｊおよび１４７Ｋ、およびこれらの側壁酸化膜をマスクに、Ｂ+を５ｋｅＶの加速電圧下、４．０×１０15ｃｍ-2のドーズ量でイオン注入し、それぞれの素子領域１４１Ｄ〜１４１Ｅ，１４１Ｇ，１４１Ｊおよび１４１Ｋにおいてｐ+型のソース領域およびドレイン領域（図示せず）を形成する。またこの工程において、前記ゲート電極１４７Ｄ〜１４７Ｅ，１４７Ｇおよび１４７Ｊ〜１４７Ｋ，および前記ポリシリコンパターン１４７ｐがｐ+型にドープされる。
さらに図２３ＡＡの工程において前記レジスト膜Ｒ１５８を除去し、周知の方法によりゲート電極１４７Ａ〜１４７Ｋの露出表面、前記ポリシリコンパターン１４７ｉ，１４７ｎおよび１４７ｐの露出表面、およびソース領域、ドレイン領域の露出表面にシリサイド層１４７Ｓを形成し、さらに前記基板１４１上に絶縁膜１５１を堆積し、コンタクトホールを形成し、さらに前記コンタクトホールを介して各素子領域１４１Ａ〜１４１Ｋのソース領域およびドレイン領域にコンタクトするように、前記絶縁膜１５１上に配線パターン１５３を形成する。
さらに図２３ＡＢの工程において図２３ＡＡの構造上に多層配線構造１５４を形成し、前記多層配線構造上にパッド電極１５５を形成し、全体をパッシベーション膜１５６で覆い、必要に応じてパッシベーション膜１５６にコンタクト開口部１５６Ａを形成することにより、図２２で説明した集積回路装置１４０が完成する。
先の実施例と同様に、本実施例においても前記高電圧領域１４０Ａにおいて素子分離絶縁膜１４１Ｓ上を延在するシリサイド配線パターン１４７Ｓと素子分離絶縁膜１４１Ｓとの間に、非ドープあるいは不純物濃度の低いポリシリコン層が介在するため、素子分離絶縁膜直下に形成される寄生フィールドトランジスタの閾値電圧が増大し、パンチスルーによるリーク電流の発生が効果的に抑制される。
例えば素子分離絶縁膜１４１Ｓの幅が０．６μｍで深さが３００ｎｍの場合、前記ポリシリコン配線パターン１４７ｉを非ドープとすることにより、前記素子分離絶縁膜１４１Ｓ直下に形成される寄生フィールドトランジスタの閾値電圧を１０Ｖから１５Ｖに増大させることができる。
その際、本実施例では素子領域１４１Ｂにおいて深さ位置１４１ｐｗあるいは１４１ｐｃにおける不純物濃度を増大させる必要がなく、このため前記素子領域１４１Ｂに形成される高電圧低閾値ｎチャネルＭＯＳトランジスタ、あるいは素子領域１４１Ｄに形成される高電圧低閾値ｐチャネルＭＯＳトランジスタの閾値が増大することがない。このため、図３の半導体集積回路装置１４０においてフラッシュメモリセルを、かかる素子領域１４１Ｂに形成された高電圧低閾値ｎチャネルＭＯＳトランジスタと素子領域１４１Ｃに形成された高電圧高閾値ｎチャネルＭＯＳトランジスタ、素子領域１４１Ｄに形成された高電圧低閾値ｐチャネルＭＯＳトランジスタと素子領域１４１Ｅに形成された高電圧高閾値ｐチャネルＭＯＳトランジスタとよりなる制御回路により駆動することが可能になる。なお、前記制御回路において、前記素子領域１４１Ｂおよび１４１Ｃに形成された高電圧低閾値ｎチャネルＭＯＳトランジスタおよび高電圧高閾値ｎチャネルＭＯＳトランジスタは、前記素子領域１４１Ｄおよび１４１Ｅに形成された高電圧低閾値ｐチャネルＭＯＳトランジスタおよび高電圧高閾値ｐチャネルＭＯＳトランジスタと共に、ＣＭＯＳ回路を形成する。
同様に、前記素子領域１４１Ｈおよび１４１Ｉに形成された低電圧低閾値ｎチャネルＭＯＳトランジスタおよび低電圧高閾値ｎチャネルＭＯＳトランジスタは、前記素子領域１４１Ｊおよび１４１Ｋに形成された低電圧低閾値ｐチャネルＭＯＳトランジスタおよび低電圧高閾値ｐチャネルＭＯＳトランジスタと共に、ＣＭＯＳ論理回路を形成する。
なお、本実施例においては中電圧領域１４０Ｂには配線パターンを設けていないが、この中電圧領域１４０Ｂに配線パターンを設けることは当然可能である。先にも説明したが、本実施例では前記素子領域１４１Ｆ中の中電圧ｎチャネルＭＯＳトランジスタと素子領域１４１Ｇ中のｐチャネルＭＯＳトランジスタは、ＣＭＯＳ構成の入出力回路を形成する。
なお、本実施例では図２３Ｗおよび２３Ｘのイオン注入工程でもポリシリコンパターン１４７ｉをレジストパターンＲ１５７あるいはＲ１５８により覆っているが、図２３Ｗおよび２３Ｘの工程でのイオン注入ドーズ量はわずかであり、このためこれらの工程で前記ポリシリコンパターン１４７ｉを覆わなくても、ある程度はパンチスルー耐性が改善される結果が得られる。
なお本実施例中、図２３Ｗ〜２３Ｚの工程では、イオン注入工程の際にポリシリコンパターン１４７ｉをレジストパターンＲ１５７〜Ｒ１６０により覆う必要があるが、ポリシリコンパターン１４７ｎあるいは１４７ｐは必ずしも覆う必要がない。このため本実施例では、低電圧トランジスタのゲート電極１４７Ｈ〜１４７Ｋと同様に微細化されたポリシリコンパターン１４７ｎあるいは１４７ｐを、厳密なレジストプロセスを行うことにより覆う工程は省略しており、素子分離幅の大きな高電圧領域１４０Ａ上に形成されたポリシリコンパターン１４７ｉのみを、レジストパターンにより覆っている。その際、前記ポリシリコンパターン１４７ｉを覆うレジストパターンＲ１５７〜Ｒ１６０に対応するマスクデータは、前記高電圧ＭＯＳトランジスタのゲート電極１４７Ｂ〜１４７Ｅに対応するマスクデータを使い、これを位置合わせ余裕分だけ拡大することで容易に形成できる。このため、本実施例で使われるレジストパターンＲ１５７〜Ｒ１６０の形成に困難が生じることはない。

［第６実施例］
図２４Ａ〜２４Ｆは、p型シリコン基板２１１上に形成された本発明の第６実施例による半導体集積回路装置の構成を示す図である。ただし図２４ＡはｐチャネルＭＯＳトランジスタ構造に類似する負電圧昇圧キャパシタ２１０Ａを、図２６Ｂは低電圧ｎチャネルＭＯＳトランジスタ２１０Ｂを、さらに図２４Ｃは高電圧ｎチャネルＭＯＳトランジスタ２１０Ｃを示しており、また図２４ＤはｎチャネルＭＯＳトランジスタ構造に類似する正電圧昇圧キャパシタ２１０Ｄを、図２４Ｅは低電圧ｐチャネルＭＯＳトランジスタ２１０Ｅを、図２４Ｆは高電圧ｐチャネルＭＯＳトランジスタ２１０Ｆを、それぞれ示している。
図２４Ａを参照するに、前記ｐ型シリコン基板２１１中にはｎ型ウェル２１１Ｎが形成されており、前記ｎ型ウェル２１１Ｎ中には素子領域に対応してｐ型ウェル２１１Ａが形成されている。
前記ｐ型ウェル２１１Ａ上にはシリコン酸化膜よりなるゲート絶縁膜２１２Ａが形成されており、また前記ゲート絶縁膜２１２Ａ上にはゲート電極２１３Ａが形成されている。さらに前記ｐ型ウェル２１１Ａ中、前記ゲート電極２１３Ａの両側にはｐ+型の拡散領域２１１ａおよび２１１ｂが形成されている。また前記ポリシリコンゲート電極２１３Ａはｐ+型にドープされている。
一方、前記ｐ型基板２１１上には図２４Ｂに示すように別のｐ型ウェル２１１Ｂが形成されており、前記ｐ型ウェル２１１Ｂ上に前記低電圧ｎチャネルＭＯＳトランジスタ２１０Ｂが形成されている。
すなわち前記ｐ型ウェル２１１Ｂ上には前記ゲート絶縁膜２１２Ａよりも薄いシリコン酸化膜よりなるゲート絶縁膜２１２Ｂを介してゲート長の短いポリシリコンゲート電極２１３Ｂが形成されており、前記ゲート電極２１３Ｂはｎ+型にドープされている。さらに前記ｐ型ウェル２１１Ｂ中には前記ゲート電極２１３Ｂの両側に、ｎ+型のソース領域２１１ｃおよびドレイン領域２１１ｄが形成されている。また前記ｐ型ウェル２１１Ｂ中、前記ソース領域２１１ｃとドレイン領域２１１ｄとの間には、基板表面近傍に、閾値制御のため、ｐ型のチャネルドープ領域２１１ｂｔが形成されている。
さらに前記ｎ型シリコン基板２１１上にはｎ型ウェル２１１Ｎ中、図２４Ｃに示すように別のｐ型ウェル２１１Ｃが形成されており、前記別のｐ型ウェル２１１Ｃ上に前記高電圧ｎチャネルＭＯＳトランジスタ２１０Ｃが形成されている。
すなわち前記ｐ型ウェル２１１Ｃ上には前記ゲート絶縁膜２１２Ａと略同一膜厚のシリコン酸化膜よりなるゲート絶縁膜２１２Ｃが形成されており、前記ゲート絶縁膜２１２Ｃ上にはｎ+型にドープされたゲート長の大きなゲート電極２１３Ｃが形成されている。また前記ｐ型ウェル２１１Ｃ中には、前記ゲート電極２１３Ｃの両側に、ｎ+型のソース領域２１１ｅと２１１ｆとが形成されており、また前記ｐ型ウェル中、前記ソース領域２１１ｅとドレイン領域２１１ｆとの間には、基板表面近傍にｐ-型の、すなわち前記チャネルドープ領域２１１ｂｔよりはｐ型不純物濃度の低いチャネルドープ領域２１１ｃｔが、閾値制御のために形成されている。
さらに図２４Ａの昇圧キャパシタ２１０Ａでは、前記ｐ型ウェル２１１Ａ中、前記ゲート電極２１３Ａ直下の拡散領域２１１ａと２１１ｂとの間に、前記シリコン基板２１１の表面に沿って、p型不純物注入領域２１１ａｔが、前記チャネルドープ領域２１１ｂｔよりも高いｐ型不純物濃度で形成されている。
一方、このような半導体集積回路装置では、正の高電圧を発生させる必要もあり、このため前記シリコン基板２１１上には、図２４Ｄに示すようにｎ型ウェル２１１Ｄが形成されており、前記ｎ型ウェル２１１Ｄ上には、前記高電圧ｎチャネルＭＯＳトランジスタ２１０Ｃのゲート絶縁膜２１２Ｃと略同一膜厚のシリコン酸化膜よりなるキャパシタ絶縁膜２１２Ｄと、ｎ+型にドープされたポリシリコン電極２１３Ｄとを積層した正電圧昇圧キャパシタ２１０Ｄが形成されている。また前記ｎ型ウェル２１１Ｄ中、前記ゲート電極２１３Ｄの両側にはｎ+型の拡散領域２１１ｇおよび２１１ｈが形成されている。
一方、前記ｐ型シリコン基板２１１上には図２４Ｅに示すように別のｎ型ウェル２１１Ｅが形成されており、前記ｎ型ウェル２１１Ｅ上に前記低電圧ｐチャネルＭＯＳトランジスタ２１０Ｅが形成されている。
すなわち前記ｎ型ウェル２１１Ｅ上には図６Ｂのゲート絶縁膜２１２Ｂと実質的に同一膜厚の薄いシリコン酸化膜よりなるゲート絶縁膜２１２Ｅを介してゲート長の短いポリシリコンゲート電極２１３Ｅが形成されており、前記ゲート電極２１３Ｅはｐ+型にドープされている。さらに前記ｎ型ウェル２１１Ｅ中には前記ゲート電極２１３Ｅの両側に、ｐ+型のソース領域２１１ｉおよびドレイン領域２１１ｊが形成されている。また前記ｎ型ウェル２１１Ｅ中、前記ソース領域２１１ｉと２１１ｊとの間には、基板表面近傍に、閾値制御のため、ｎ型のチャネルドープ領域２１１ｅｔが形成されている。
さらに前記ｎ型シリコン基板２１１上には図２４Ｆに示すように別のｎ型ウェル２１１Ｅが形成されており、前記ｎ型ウェル２１１Ｅ上には前記高電圧ｎチャネルＭＯＳトランジスタ２１０Ｆが形成されている。
すなわち前記ｎ型ウェル２１１Ｆ上には前記ゲート絶縁膜２１２Ｃと略同一膜厚のシリコン酸化膜よりなるゲート絶縁膜２１２Ｆが形成されており、前記ゲート絶縁膜２１２Ｆ上にはｐ+型にドープされたゲート長の大きなゲート電極２１３Ｆが形成されている。また前記ｐ型ウェル２１１Ｆ中には、前記ゲート電極２１３Ｆの両側に、ｐ+型のソース領域２１１ｋと２１１ｌとが形成されており、また前記ｎ型ウェル２１１Ｅ中、前記ソース領域２１１ｋとドレイン領域２１１ｌとの間には、基板表面近傍にｎ-型の、すなわち前記チャネルドープ領域２１１ｅｔよりはｐ型不純物濃度の低いチャネルドープ領域２１１ｆｔが、閾値制御のために形成されている。
さらに図２４Ｄの昇圧キャパシタ２１０Ｄでは、前記ｎ型ウェル２１１Ｄ中、拡散領域２１１ｇと２１１ｈとの間に、前記シリコン基板２１１の表面に沿って、ｎ型不純物注入領域２１１ｄｔが、前記チャネルドープ領域２１１ｅｔよりも高い不純物濃度で形成されている。
図２５は、図２４Ａの負電圧昇圧キャパシタ１０Ａの容量−電圧特性を示す。ただし図２５中には、先の図１２の結果を、比較のため示している。
図２５を参照するに、図２４Ａの負電圧昇圧キャパシタ２１０Ａにおいてｐ+型ゲート電極２１３Ａ直下のｐ型チャネルドープ領域２１０ａｔの不純物濃度を、図２４Ｂに示す低電圧ｎチャネルＭＯＳトランジスタにおけるｐ型チャネルドープ領域の不純物濃度と同程度もしくはより大とすることにより、特にゲート電圧の大きさが小さい動作領域における容量の減少が改善され、例えば１．２Ｖ程度の低い電圧でも効率的な昇圧を行い、大きな負電圧を発生させることが可能になる。
図２６は、図２４Ｄの正電圧昇圧キャパシタ２１０Ｄの容量−電圧特性を示す。ただし図２６中には先の図１１の結果を、比較のため示している。
図２６を参照するに、この場合にも図２４Ｄの正電圧昇圧キャパシタ２１０Ｄにおいてｎ+型ゲート電極２１３Ｄ直下のｎ型チャネルドープ領域２１０ｄｔの不純物濃度を、図２４Ｅに示す低電圧ｐチャネルＭＯＳトランジスタにおけるｎ型チャネルドープ領域の不純物濃度と同程度もしくはより大とすることにより、特にゲート電圧の大きさが小さい動作領域における容量の低減が改善され、例えば１．２Ｖ程度の低い電源電圧でも効率的な昇圧を行い、大きな正電圧を発生させることが可能になる。

［第７実施例］
図２７は、本発明の第７実施例による半導体集積回路装置２４０の構成を示す。
図２７を参照するに、半導体集積回路装置２４０はｐ型シリコン基板２４１上に形成されており、前記シリコン基板２４１上には積層型フラッシュメモリ素子(Flash Cell）が形成される素子領域２４１Aと、高電圧低閾値ｎチャネルＭＯＳトランジスタが形成される素子領域２４１Ｂ（ＨＶ−Ｎ／ＬｏｗＶｔ）と、高電圧高閾値ｎチャネルＭＯＳトランジスタ（ＨＶ−Ｎ／ＨｉｇｈＶｔ）が形成される素子領域２４１Ｃと、ｐウェル型昇圧キャパシタ（Ｐ−Ｐｕｍｐ／ｃａｐ）が形成される素子領域２４１Ｅと、高電圧低閾値ｐチャネルＭＯＳトランジスタが形成される素子領域２４１Ｅ（ＨＶ−Ｐ／ＬｏｗＶｔ）と、高電圧高閾値ｐチャネルＭＯＳトランジスタ（ＨＶ−Ｐ／ＨｉｇｈＶｔ）が形成される素子領域２４１Ｆと、ｎウェル型昇圧キャパシタ（Ｎ−Ｐｕｍｐ／ｃａｐ）が形成される素子領域２４１Ｅと、中電圧ｎチャネルＭＯＳトランジスタ（２．５−Ｎ）が形成される素子領域２４１Ｈと、中電圧ｐチャネルＭＯＳトランジスタ（２．５−Ｐ）が形成される素子領域２４１Ｉと、低電圧ｎチャネルＭＯＳトランジスタ（１．２−Ｎ）が形成される素子領域２４１Ｊと、低電圧ｐチャネルＭＯＳトランジスタ（１．２−Ｐ）が形成される素子領域２４１Ｋとが画成されている。
さらに前記シリコン基板２４１上には、前記メモリ素子と高電圧低閾値ｎチャネルＭＯＳトランジスタと高電圧高閾値ｎチャネルＭＯＳトランジスタとｐウェルル型昇圧キャパシタと高電圧低閾値ｐチャネルＭＯＳトランジスタと高電圧高閾値ｐチャネルＭＯＳトランジスタとｎウェル型昇圧キャパシタと、中電圧ｎチャネルＭＯＳトランジスタと中電圧ｐチャネルＭＯＳトランジスタと低電圧ｎチャネルＭＯＳトランジスタと低電圧ｐチャネルＭＯＳトランジスタとを覆うようにビアプラグを含む絶縁膜２５１が形成され、さらに前記絶縁膜２５１上には多層配線構造２５４が形成されている。
ここで前記高電圧高閾値ｎチャネルＭＯＳトランジスタ、高電圧低閾値ｎチャネルＭＯＳトランジスタ、高電圧高閾値ｐチャネルＭＯＳトランジスタおよび高電圧低閾値ｐチャネルＭＯＳトランジスタは前記積層型フラッシュメモリ素子を駆動する制御回路を構成し、一方前記低電圧ｐチャネルおよびｎチャネルＭＯＳトランジスタは前記シリコン基板２４１上に前記積層型フラッシュメモリ素子と共に集積化される１．２Ｖ以下の低電圧で駆動されるＣＭＯＳなどの高速論理素子を示す。
さらに前記中電圧ｎチャネルおよびｐチャネルＭＯＳトランジスタは、例えば２．５Ｖの電圧で駆動され、入出力回路などを構成する。
なお、実際の半導体集積回路装置２４０では前記低電圧論理素子は低電圧高閾値ｎチャネルＭＯＳトランジスタと低電圧低閾値ｎチャネルＭＯＳトランジスタと低電圧高閾値ｐチャネルＭＯＳトランジスタと低電圧低閾値ｐチャネルＭＯＳトランジスタとより構成される場合が多いが、以下では、簡単のため、このような構成は省略して説明する。
以下、図２７の半導体集積回路装置２４０の製造工程を、図２８Ａ〜２８Ｚを参照しながら説明する。
図２８Ａを参照するに、前記シリコン基板２４１上にＳＴＩ型の素子分離膜２４１Ｓが形成され、これにより前記素子領域２４１Ａ〜２４１Ｋが画成されている。また図示は省略するが、図２８Ａの工程では前記シリコン基板２４１の表面が酸化され、１０ｎｍ程度の膜厚のシリコン酸化膜が形成されている。
次に図２８Ｂの工程において図２８Ａの構造上に素子領域２４１Ａ〜２４１Ｄを露出するレジストパターンＲ２４１を形成し、さらに前記レジストパターンＲ２４１をマスクにＰ+を、前記素子分離絶縁膜２４１Ｓの下端よりも深い深さ位置２４１ｂに、２ＭｅＶの加速電圧下、２×１０13ｃｍ-2のドーズ量でイオン注入し、ｎ型埋め込み不純物領域を形成する。
さらに図２８Ｂの工程では、前記レジストパターンＲ２４１をマスクにＢ+を深さ位置２４１ｐｗに、４００ｋｅＶの加速電圧下、１．５×１０13ｃｍ-2のドーズ量でイオン注入し、ｐ型ウェルを形成する。さらに図２８Ｂの工程では、前記レジストパターンＲ２６１をマスクにＢ+を深さ位置４１ｐｃに、１００ｋｅＶの加速電圧下、２×１０12ｃｍ-2のドーズ量でイオン注入する。これにより、前記深さ位置２４１ｐｃにｐ型のチャネルストッパ領域が形成される。ただし前記深さ位置２４１ｂ，２４１ｐｗおよび４１ｐｃは相対的なイオン注入深さを表し、深さ位置２４１ｐｗは前記素子分離絶縁膜２４１Ｓよりも深く、深さ位置２４１ｂよりも浅い。また前記深さ位置２４１ｐｃは前記深さ位置２４１ｐｗよりも浅く、前記素子分離絶縁膜２４１Ｓの下端に略対応している。前記深さ位置２４１ｐｃにｐ型不純物元素を導入することにより、パンチスルー耐性が向上すると同時に、形成されるトランジスタの閾値特性を制御することができる。
次に図２８Ｃの工程で前記メモリセル領域２４１Ａを露出するレジストパターンＲ２４２を形成し、Ｂ+を４０ｋｅＶの加速電圧下、６×１０13ｃｍ-2のドーズ量で、前記基板表面近傍の浅い深さ位置２４１ｐｔにイオン注入し、前記素子領域２４１Ａに形成されるメモリセルトランジスタの閾値制御を行う。
さらに図２８Ｄの工程で前記レジストパターンＲ２４２を除去し、前記シリコン基板２４１の表面に形成されていたシリコン酸化膜をＨＦ水溶液中で除去した後、９００〜１０５０℃の温度で３０分間熱酸化処理を行い、フラッシュメモリ素子のトンネル絶縁膜となるシリコン酸化膜２４２を約１０ｎｍの膜厚に形成する。
なおこのトンネル絶縁膜２４２の形成工程において、先に素子領域２４１Ａ〜２４１Ｃに導入されたｐ型不純物元素は０．１〜０．２μｍ程度の距離まで拡散する。
次に図２８Ｅの工程において図２８Ｄの構造上にポリシリコン膜をＣＶＤ法により堆積し、さらにこれをパターニングして前記素子領域２４１Ａ上に前記フローティングゲート電極２４３を形成する。さらに前記フローティングゲート電極２４３の形成の後、前記シリコン酸化膜２４２上にＣＶＤ法により酸化膜と窒化膜とをそれぞれ５ｎｍおよび１０ｎｍの厚さに堆積し、さらにこれを９５０℃のウェット雰囲気中で酸化することにより、ＯＮＯ構造を有する誘電体膜２４４を、前記積層型フラッシュメモリ素子の電極間絶縁膜として形成する。
この図２８Ｆの工程では、前記ＯＮＯ膜２４４の形成の際における熱処理に伴い、先に素子領域２４１Ａ〜２４１Ｃに導入されたｐ型不純物元素は、さらに０．１〜０．２μｍの距離を拡散する。
次に図２８Ｆの工程において、図２８Ｅの構造上に前記素子領域２４１Ｃ〜２４１Ｄおよび２４１Ｈ，２４１Ｊを露出する新たなレジストパターンＲ２４３が形成され、さらに前記レジストパターンＲ２４３をマスクにＢ+をまず４００ｋｅＶの加速電圧下、１．５×１０13ｃｍ-2のドーズ量で、次いで１００ｋｅＶの加速電圧下、８×１０12ｃｍ-2のドーズ量でイオン注入し、前記素子領域２４１Ｆおよび２４１Ｈ〜２４１Ｉ中、前記素子分離絶縁膜２４１Ｓの深さよりも深い位置２４１ｐｗおよび前記素子分離絶縁膜２４１Ｓの下端に略等しい深さ位置２４１ｐｃに、ｐ型ウェルおよびｐ型チャネルストッパ領域となるｐ型不純物領域がそれぞれ形成される。また先にｐ型不純物を導入されている前記素子領域２４１Ｃにおいてはｐ型ウェルの不純物濃度が増加し、前記素子領域２４１Ｃに形成される高電圧高閾値ｎチャネルＭＯＳトランジスタの閾値制御がなされると同時に、前記素子領域２４１Ｄにおいてｐウェル型昇圧キャパシタの閾値制御がなされる。このようにして図２８ＥのＯＮＯ膜形成工程以降にイオン注入により形成された不純物領域は活性化熱処理以外の熱処理を受けないため、急峻な不純物濃度分布を有し、このようにして形成されるｐ型ウェル直下を通って隣接する素子領域のソース／ドレイン間において生じるパンチスルーを効果的に抑制する。
次に図２８Ｇの工程において前記ＯＮＯ膜２４４上に、前記素子領域２４１Ｄ〜２４１Ｇ，２４１Ｉおよび２４１Ｋを露出するように新たなレジストパターンＲ２４４が形成され、さらに前記レジストパターンＲ２４４をマスクにＰ+を前記シリコン基板２４１中に、６００ｋｅＶの加速電圧下、１．５×１０13ｃｍ-3のドーズ量で、ついで２４０ｋｅＶの加速電圧下、３×１０12ｃｍ-3のドーズ量でイオン注入し、これにより、前記素子領域２４１Ｅ〜２４１Ｇ，さらに素子領域２４１Ｉ，２４１Ｋにおいて前記素子分離絶縁膜２４１Ｓよりも深い深さ位置２４１ｎｗにｎ型ウェルを、また前記素子分離絶縁膜２４１Ｓの下端に略対応する深さ位置２４１ｎｃにｎ型チャネルストッパ領域を形成する。
次に図２８Ｈの工程において、前記ＯＮＯ膜２４４上に前記素子領域２４１Ｆと２４１Ｇ，２４１Ｉと２４１Ｋを露出するレジストパターンＲ２４５を形成し、前記レジストパターンＲ２４５をマスクに、Ｐ+を２４０ｋｅＶの加速電圧下、６．５×１０12ｃｍ-2のドーズ量で、前記素子領域２４１Ｆ〜２４１Ｇ，２４１Ｉおよび２４１Ｋ中、前記素子分離絶縁膜２４１Ｓの下端に対応した深さ位置２４１ｎｃにイオン注入し、前記素子領域２４１Ｆ〜２４１Ｇ，２４１Ｉおよび２４１Ｋに形成されるｎ型チャネルストッパ領域の不純物濃度を増加させる。これにより、特に素子領域２４１Ｆに形成される高電圧高閾値ｐチャネルＭＯＳトランジスタの閾値制御がなされると同時に、前記素子領域２４１Ｇに形成されるｎウェル型昇圧キャパシタの不純物濃度が増加される。
次に図２８Ｉの工程において、前記ＯＮＯ膜２４４上に前記素子領域２４１Ｄおよび２４１Ｈを露出するレジストパターンＲ２４６を形成し、前記レジストパターンＲ２４６をマスクにＢ+を３０ｋｅＶの加速電圧下、５×１０12ｃｍ-2のドーズ量で、前記素子領域２４１Ｄおよび２４１Ｈ中、基板表面近傍の浅い深さ位置２４１ｐｔにイオン注入し、前記素子領域２４１Ｈに形成される中電圧ｎチャネルＭＯＳトランジスタの閾値を制御すると同時に、前記素子領域２４１Ｄに形成されるｐウェル型キャパシタの不純物濃度を増加させる。
さらに図２８Ｊの工程において、前記ＯＮＯ膜２４４上に前記素子領域２４１Ｇおよび２４１Ｉを露出するレジストパターンＲ２４７を形成し、前記レジストパターンＲ２４７をマスクにＡｓを１５０ｋｅＶの加速電圧下、３×１０12ｃｍ-2のドーズ量で、前記素子領域２４１Ｇおよび２４１Ｉ中、基板表面近傍の浅い深さ位置２４１ｎｔにイオン注入し、前記素子領域２４１Ｉに形成される中電圧ｐチャネルＭＯＳトランジスタの閾値制御を行うと同時に、前記素子領域２４１Ｇに形成されるｎウェル型昇圧キャパシタンスの不純物濃度を増加させる。
さらに図２８Ｋの工程において、前記素子領域２４１Ｄおよび２４１Ｊを露出するレジストパターンＲ２４８を前記ＯＮＯ膜２４４上に形成し、さらに前記レジストパターンＲ２４８をマスクに前記素子領域２４１Ｄおよび２４１Ｊ中、基板表面近傍の浅い深さ位置２４１ｐｔにＢ+を１０ｋｅＶの加速電圧下、５×１０12ｃｍ-2のドーズ量でイオン注入し、前記素子領域２４１Ｄに形成されるｐウェル型昇圧キャパシタンスの不純物濃度を増加させると同時に、前記素子領域２４１Ｊに形成される低電圧ｎチャネルＭＯＳトランジスタの閾値制御を行う。
次に図２８Ｌの工程において、前記素子領域２４１Ｇおよび２４１Ｋを露出するレジストパターンＲ２４９を前記ＯＮＯ膜２４４上に形成し、さらに前記レジストパターンＲ２４９をマスクに前記素子領域２４１Ｇおよび２４１Ｋ中、基板表面近傍の浅い深さ位置２４１ｎｔにＡｓ+を１００ｋｅＶの加速電圧下、５×１０12ｃｍ-2のドーズ量でイオン注入し、前記素子領域２４１Ｇに形成されるｎウェル型昇圧キャパシタンスの不純物濃度を増加させると同時に、前記素子領域２４１Ｋに形成される低電圧ｐチャネルＭＯＳトランジスタの閾値制御を行う。
次に図２８Ｍの工程において、前記ＯＮＯ膜２４４およびその下のシリコン酸化膜２４２がレジストパターンＲ２５０をマスクにパターニングされ、前記素子領域２４１Ｂ〜２４１Ｋにわたり、前記シリコン基板２４１の表面が露出される。
さらに図２８Ｎの工程において前記レジストパターンＲ２５０が除去され、８５０℃で熱酸化処理を行うことにより、前記高電圧ＭＯＳトランジスタのゲート絶縁膜となるシリコン酸化膜２４６を１３ｎｍの厚さに形成する。図２８Ｎの工程では、さらに前記シリコン酸化膜２４６上に素子領域２４１Ｈ〜２４１Ｋを露出するレジストパターンＲ２５１が形成され、前記レジストパターンＲ２５１をマスクに前記シリコン酸化膜２４６をパターニングすることにより、前記素子領域２４１Ｈ〜２４１Ｋにわたり、前記シリコン基板表面を再び露出する。
さらに図２８Ｏの工程において前記レジストパターンＲ２５１が除去され、熱酸化処理により、前記中電圧ＭＯＳトランジスタのゲート絶縁膜となるシリコン酸化膜２４８を４．５ｎｍの厚さに形成する。図２８Ｏの工程では、さらに前記シリコン酸化膜２４８上に素子領域２４１Ｊ〜２４１Ｋを露出するレジストパターンＲ２５２が形成され、前記レジストパターンＲ２５２をマスクに前記シリコン酸化膜２４８をパターニングすることにより、前記素子領域２４１Ｊ〜２４１Ｋにおいて前記シリコン基板の表面が再び露出される。
さらに図２８Ｐの工程において前記レジストパターンＲ２５２が除去され、熱酸化処理を行うことにより、前記低電圧ＭＯＳトランジスタのゲート絶縁膜となるシリコン酸化膜２５０が、２．２ｎｍの厚さに形成される。
なお図２８Ｐまでの工程で熱酸化処理が繰り返し行われるため、図２１０Ｐの状態では前記ゲート絶縁膜２４２は１６ｎｍ，ゲート絶縁膜２４６は５ｎｍの膜厚まで成長している。
次に図２８Ｑの工程において図２８Ｐの構造上にポリシリコン膜２４５をＣＶＤ法により１８０ｎｍの厚さに堆積し、さらにその上にＳｉＮ膜（図示せず）をプラズマＣＶＤ法により、反射防止膜および同時にエッチングストッパ膜として３０ｎｍの厚さに堆積する。さらに図２８Ｑの工程では前記ポリシリコン膜２４５およびＯＮＯ膜２４４、さらにポリシリコン膜２４３をレジストプロセスによりパターニングすることにより、前記フラッシュメモリ素子領域２４１Ａにおいて前記電極間絶縁膜２４４上にコントロールゲート電極２４５Ａを積層した構成の積層ゲート電極構造２４７Ａが形成される。図２８Ｑの工程では、さらに前記積層ゲート電極構造２４７Ａの側壁面上に、熱酸化の後、前記積層ゲート電極構造２４７Ａをマスクに前記素子領域２４１Ａ中にＡｓ+をイオン注入し、前記積層ゲート電極２４７Ａの両側にソース領域２４１Ａｓとドレイン領域２４１Ａｄとを形成する。次いで熱ＣＶＤ法にてＳｉＮ膜を１００ｎｍの厚さに成長し、さらに前面をエッチバックすることにより前記ポリシリコン膜２４５上のＳｉＮ膜を除去すると同時に、前記積層ゲート電極構造２４７Ａの側壁面にＳｉＮ側壁絶縁膜を形成する。
次に図２８Ｒの工程で前記素子領域２４１Ｂ〜２４１Ｋにおいてポリシリコン膜２４５がパターニングされ、ゲート電極２４７Ｂ〜２４７Ｋが、素子領域２４１Ｂ〜２４１Ｋにそれぞれ対応して形成される。
次に図２８Ｓの工程において図２８Ｒの構造上に前記高電圧ｎチャネルＭＯＳトランジスタの素子領域２４１Ｂおよび２４１Ｃを露出するレジストパターンＲ２５３を基板２４１上に形成し、前記レジストパターンＲ２５３およびゲート電極２４７Ｂ，２４７ＣをマスクにＰ+を３５ｋｅＶの加速電圧下、３×１０13ｃｍ-2のドーズ量でイオン注入し、前記素子領域２４１Ｂ中、前記ゲート電極２４７Bの両側に、ｎ型ソース領域２４１Ｂｓとｎ型ドレイン領域２４１Ｂｄを、前記素子領域２４１Ｃ中、前記ゲート電極２４７Ｃの両側にｎ型ソース領域２４１Ｃｓとｎ型ドレイン領域２４１Ｃｄとを形成する。
次に図２８Ｔの工程で図２８ＳのレジストパターンＲ２５３が除去され、前記高電圧ｐチャネルＭＯＳトランジスタの素子領域２４１Ｅおよび２４１Ｆを露出するレジストパターンＲ２５４が基板２４１上に形成される。さらに前記レジストパターンＲ２５３およびゲート電極２４７Ｅ，２４７ＦをマスクにＢＦ2+を６５ｋｅＶの加速電圧下、３×１０12ｃｍ-2のドーズ量でイオン注入し、前記素子領域２４１Ｅ中、ゲート電極２４７Ｅの両側にｎ型のソース領域２４１Ｅｓおよび２４１Ｅｄが、また前記素子領域２４１Ｆ中、ゲート電極２４７Ｆの両側にｐ型ソース領域２４７Ｆｓおよびｐ型ドレイン領域２４７Ｆｄが形成される。
さらに図２８Ｕの工程で図２８ＴのレジストパターンＲ２５４は除去され、新たに前記素子領域２４１Ｇおよび２４１Ｈを露出するレジストパターンＲ２５５が基板２４１上に形成される。さらに前記レジストパターンＲ２５５および前記ゲート電極２４７Ｇ，２４７Ｈをマスクに最初にＡｓ+を１０ｋｅＶの加速電圧下、２．０×１０13cm-2のドーズ量で、次にＰ+を１０ｋｅＶの加速電圧下、３．０×１０13ｃｍ-2のドーズ量でイオン注入を行い、前記素子領域２４１Ｇにおいて前記ゲート電極２４７Ｇの両側にｎ型ソース領域２４１Ｇｓおよびｎ型ドレイン領域２４１Ｇｄを、また前記素子領域２４１Ｈにおいて前記ゲート電極２４７Ｈの両側にｎ型ソース領域２４１Ｈｓおよびｎ型ドレイン領域２４１Ｈｄを形成する。
さらに図２８Ｖの工程で図２８ＵのレジストパターンＲ２５５は除去され、新たに前記素子領域２４１Ｄと２４１Ｉを露出するレジストパターンＲ２５６が前記基板２４１上に形成される。さらに前記レジストパターンＲ２５６および前記ゲート電極２４７Ｄ，２４７ＩをマスクにＢＦ2+を１０ｋｅＶの加速電圧下、７．０×１０13ｃｍ-2のドーズ量でイオン注入し、前記素子領域２４１Ｄにおいて前記ゲート電極２４７Ｄの両側にｐ型ソース領域２４１Ｄｓおよびｐ型ドレイン領域２４１Ｄｄが、また前記素子領域２４１Ｉにおいて前記ゲート電極２４７Ｉの両側にｐ型ソース領域２４１Ｉｓおよびｐ型ドレイン領域２４１Ｉｄが形成される。
次に図２８Ｗの工程で前記レジストパターンＲ２５６は除去され、素子領域２４１Ｊを露出するレジストパターンＲ２５７が基板２４１上に形成される。さらに前記レジストパターンＲ２５７およびゲート電極２４７Ｊをマスクに、最初にＡｓ+を３ｋｅＶの加速電圧下、１．１×１０15ｃｍ-2のドーズ量でイオン注入し、次にＢＦ2+を３５ｋｅＶの加速電圧下、９×１０12ｃｍ-2のドーズ量で４回、２８°の角度で斜めにイオン注入し、前記素子領域２４１Ｊにおいては前記ゲート電極２４７Ｊの両側に、ｐ型ポケット領域を伴うｎ型ＬＤＤ領域２４１Ｊｓおよび２４１Ｊｄを形成する。
さらに図２８Ｘの工程で前記レジストパターンＲ２５７は除去され、素子領域２４１Ｋを露出するレジストパターンＲ２５８が基板２４１上に形成され、前記レジストパターンＲ２５８およびゲート電極２４７Ｋをマスクに、最初にＢ+を０．５ｋｅＶの加速電圧下、３．６×１０13ｃｍ-2のドーズ量でイオン注入し、さらにＡｓ+を８０ｋｅＶの加速電圧下、６．５×１０12ｃｍ-2のドーズ量でイオン注入し、前記素子領域２４１Ｋにおいて前記ゲート電極２４７Ｋの両側にｎ型ポケット領域を伴うｐ型ＬＤＤ領域２４１Ｋｓおよび２４１Ｋｄを形成する。
さらに図２８Ｙの工程において図２８ＸのレジストパターンＲ２５８は除去され、さらに前記基板２４１上に前記積層ゲート電極構造２４７Ａおよびゲート電極２４７Ａ〜２４７Ｋを覆うように酸化膜が一様に１００ｎｍの厚さに堆積され、さらにこれをＲＩＥ法により基板２４１の表面が露出するまでエッチバックすることにより、前記積層ゲート電極構造２４７Ａおよび各々のゲート電極２４７Ｂ〜２４７Ｋの側壁面に側壁酸化膜を形成する。
さらに図２８Ｙに示すように前記基板２４１上に前記素子領域２４１Ａ〜２４１Ｃおよび素子領域２４１Ｇ〜２４１Ｈ、さらに素子領域２４７Ｊおよび２４７Ｋを露出するようにレジストパターンＲ２５９を形成し、さらに前記レジストパターンＲ２５９および積層ゲート電極構造２４７Ａ、ゲート電極２４７Ｂおよび２４７Ｃ、ゲート電極２４７Ｇ〜２４７Ｈ，および２４７Ｊ、およびこれらの側壁酸化膜をマスクに、Ｐ+を１０ｋｅＶの加速電圧下、６．０×１０15ｃｍ-2のドーズ量でイオン注入し、それぞれの素子領域２４１Ａ〜２４１Ｃ，２４１Ｇ〜２４１Ｈおよび２４１Ｊにおいてｎ+型のソース領域およびドレイン領域（図示せず）を形成する。
さらに図２８Ｚの工程において、前記基板２４１上に前記素子領域２４１Ｄ〜２４１Ｆ、さらに素子領域２４７Ｉおよび２４７Ｋを露出するようにレジストパターンＲ２５８を形成し、さらに前記レジストパターンＲ２５８およびゲート電極２４７Ｄ〜２４７Ｆ、２４７Ｉおよび２４７Ｋ、およびこれらの側壁酸化膜をマスクに、Ｂ+を５ｋｅＶの加速電圧下、４．０×１０15ｃｍ-2のドーズ量でイオン注入し、それぞれの素子領域２４１Ｄ〜２４１Ｆ，２４１Ｉおよび２４１Ｋにおいてｐ+型のソース領域およびドレイン領域（図示せず）を形成する。
さらに図２９に示すように前記レジスト膜Ｒ２５８を除去し、周知の方法によりゲート電極２４７Ａ〜２４７Ｋの露出表面およびソース領域、ドレイン領域の露出表面にシリサイド層（図示せず）を形成し、さらに前記基板２４１上に前記絶縁膜２５１を堆積し、前記絶縁膜２５１中にコンタクトホールを形成し、さらに前記コンタクトホールを介して各素子領域２４１Ａ〜２４１Ｋのソース領域およびドレイン領域にコンタクトするように、前記絶縁膜２５１上に配線パターン２５３を形成する。さらに前記絶縁膜２５１上に多層配線構造２５４を形成し、前記多層配線構造上にパッド電極２５５を形成し、全体をパッシベーション膜２５６で覆い、必要に応じてパッシベーション膜２５６にコンタクト開口部２５６Ａを形成することにより、素子領域２４１Ｄおよび２４１Ｇに正電圧および負電圧を発生させる昇圧キャパシタを有する集積回路装置２４０が完成する。
このようにして形成された昇圧キャパシタでは、ゲート電極直下の基板表面に繰り返しイオン注入が行われるため、例えば素子領域２４１Ｄにおいてゲート電極２４７Ｄ直下の基板表面に形成されるｐ型領域は非常に高い不純物濃度を有しており、このため素子領域２４１Ｄに形成される昇圧キャパシタは１．２Ｖあるいは１．０Ｖ程度の非常に低い駆動電圧でも大きなキャパシタンスを示す。同様に素子領域２４１Ｇにおいてゲート電極２４７Ｇ直下の基板表面に形成されるｎ型領域も非常に高い不純物濃度を有しており、このため素子領域２４１Ｇに形成される昇圧キャパシタは１．２Ｖあるいは１．０Ｖ程度の非常に低い電圧でも大きなキャパシタンスを示す。
先に図２８Ａ〜２８Ｚで説明した工程では、このような低電圧でも効率的に動作する昇圧キャパシタをフラッシュメモリ素子および他の低電圧高速素子と共に同一の半導体基板上に集積化することができる。またその際、昇圧キャパシタの形成はは他のトランジスタの形成と同時に実行されるため、製造工程増加の問題も生じない。
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した本発明の要旨内において様々な変形や変更が可能である。
（付記１） 基板と、
前記基板上に形成されたメモリセルウェルと、
前記メモリセルウェル上に形成された不揮発性半導体メモリ素子と、
前記基板上に形成された第１のウェルと、
前記第１のウェル上に形成された第１の膜厚のゲート絶縁膜を有する第１のトランジスタと、
前記基板上に形成された第２のウェルと、
前記第２のウェル上に形成された、前記第１の膜厚のゲート絶縁膜を有し、前記第１のトランジスタに対して逆のチャネル導電型を有する第２のトランジスタと、
前記基板上に形成された第３のウェルと、
前記第３のウェル上に形成された、前記第１の膜厚よりも小さい第２の膜厚のゲート絶縁膜を有する第３のトランジスタと、
前記基板上に形成された第４のウェルと、
前記第４のウェル上に形成された、前記第２の膜厚のゲート絶縁膜を有し、前記第３のトランジスタに対して逆のチャネル導電型を有する第４のトランジスタとを含み、
前記第１および第２のウェルの少なくとも一方、および前記第３および第４のウェルの少なくとも一方は、前記メモリセルウェルの不純物濃度分布プロファイルよりも急峻な不純物濃度分布プロファイルを有することを特徴とする半導体集積回路装置。
（付記２） 前記不揮発性メモリ素子は、前記メモリセルウェル上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成されたフローティングゲート電極と、前記フローティングゲート電極上に形成されたコントロールゲート電極と、前記フローティングゲート電極と前記コントロールゲート電極との間に介在する電極か絶縁膜とよりなるフラッシュメモリであることを特徴とする付記１記載の半導体集積回路装置。
（付記３） 前記メモリセルウェルは第１の導電型を有し、前記第１および第３のウェルは前記第１導電型を有し、前記第２および第４のウェルは第２導電型を有することを特徴とする付記１記載の半導体集積回路装置。
（付記４） 前記シリコン基板中、前記メモリセルウェルの下には第２導電型の埋め込み不純物領域が形成されていることを特徴とする付記１記載の半導体集積回路装置。
（付記５） 前記第１のウェルと第２のウェルとは隣接して形成され、前記第３のウェルと第４のウェルとは隣接して形成されることを特徴とする付記３記載の半導体集積回路装置。
（付記６） 前記第１のウェルと前記第３のウェルとは、前記メモリセルウェルと実質的に同一の不純物濃度分布プロファイルを有することを特徴とする付記５記載の半導体集積回路装置。
（付記７） 前記第２のウェルと前記第４のウェルとは実質的に同一の不純物濃度プロファイルを有することを特徴とする付記５記載の半導体集積回路装置。
（付記８） 前記第３のウェル中には、前記シリコン基板表面領域に沿って、前記第１導電型の第１のチャネルドープ領域が、前記第１のウェルの基板表面領域よりも高い濃度で形成されており、前記第４のウェル中には、前記シリコン基板表面領域に沿って、前記第２導電型の第２のチャネルドープ領域が、前記第２のウェルの基板表面領域よりも高い濃度で形成されていることを特徴とする付記５記載の半導体集積回路装置。
（付記９） 前記シリコン基板中には、前記第１のウェルに隣接して前記第１導電型を有する第５のウェルが形成され、前記第２のウェルに隣接して前記第２導電型を有する第６のウェルが形成され、前記第１のウェルと第５のウェルのいずれか一方が前記第２のウェルと第６のウェルのいずれか一方に隣接し、
前記シリコン基板中には、前記第３のウェルに隣接して前記第１導電型を有する第７のウェルが形成され、前記第４のウェルに隣接して前記第２導電型を有する第８のウェルが形成され、
前記第２〜第４のウェルおよび第６〜第８のウェルは、前記第メモリセルウェル、第１のウェルおよび第５のウェルのいずれよりも急峻な濃度分布プロファイルを有することを特徴とする付記３記載の半導体集積回路装置。
（付記１０） 前記第６のウェルと第８のウェルとは、実質的に同一の不純物濃度分布プロファイルを有することを特徴とする付記９記載の半導体集積回路装置。
（付記１１） 前記第５のウェル上には、前記第１の膜厚のゲート絶縁膜を有する第５のトランジスタが形成され、前記第６のウェル上には、前記第１の膜厚のゲート絶縁膜を有する第６のトランジスタが形成され、前記第７のウェル上には、前記第２の膜厚のゲート絶縁膜を有する第７のトランジスタが形成され、前記第８のウェル上には、前記第２の膜厚のゲート絶縁膜を有する第８のトランジスタが形成されていることを特徴とする付記９記載の半導体集積回路装置。
（付記１２） 前記第５のウェルは前記第１導電型の不純物元素を、前記第１のウェルよりも高い濃度で含み、前記第６のウェルは、前記第２導電型の不純物元素を前記第２のウェルよりも高い濃度で含み、前記第３のウェルは、基板表面領域に沿って前記第１導電型の第１のチャネルドープ領域を、前記第７のウェルの基板表面領域よりも高い濃度で含み、前記第４のウェルは、基板表面領域に沿って前記第２導電型の第２のチャネルドープ領域を、前記第８のウェルの基板表面領域よりも高い濃度で含むことを特徴とする付記９記載の半導体集積回路装置。
（付記１３） さらに前記シリコン基板上には、前記第１導電型の第９のウェルと第２導電型の第１０のウェルとが形成され、前記第９および第１０のウェルは、前記第１のウェルよりも急峻な不純物濃度分布プロファイルを有することを特徴とする付記９記載の半導体集積回路装置。
（付記１４） 前記第９のウェル上には、前記第１の動作電圧と前記第２の動作電圧の中間の、第３の動作電圧で動作する第９のトランジスタが形成され、前記第１０のウェル上には、前記第３の動作電圧で動作する第１０のトランジスタが形成されることを特徴とする付記９記載の半導体集積回路装置。
（付記１５） 前記シリコン基板中には、前記第１のウェルに隣接して前記第１導電型を有する第５のウェルが形成され、前記第２のウェルに隣接して前記第２導電型を有する第６のウェルが形成され、前記第１および第５のウェルのいずれか一方が前記第２および第６のウェルのいずれか一方に隣接し、
前記シリコン基板中には、前記第３のウェルに隣接して前記第１導電型を有する第７のウェルが形成され、前記第４のウェルに隣接して前記第２導電型を有する第８のウェルが形成され、前記第３および第７のウェルのいずれか一方が前記第４および第８のウェルのいずれか一方に隣接し、
前記第２および第６のウェル、および前記第４および第８のウェルは、前記メモリセルウェル、前記第１および第５のウェル、および前記第３および第７のウェルのいずれよりも急峻な不純物濃度分布プロファイルを有することを特徴とする付記３記載の半導体集積回路装置。
（付記１６） 前記第５のウェルは前記第７のウェルと実質的に同一の不純物濃度分布プロファイルを有し、前記第６のウェルと第８のウェルとは実質的に同一の不純物濃度分布プロファイルを有することを特徴とする付記１５記載の半導体集積回路装置。
（付記１７） 前記第５のウェル上には、前記第１の膜厚のゲート絶縁膜を有する第５のトランジスタが形成され、前記第６のウェル上には、前記第１の膜厚のゲート絶縁膜を有する第６のトランジスタが形成され、前記第７のウェル上には、前記第２の膜厚のゲート絶縁膜を有する第７のトランジスタが形成され、前記第８のウェル上には、前記第２の膜厚のゲート絶縁膜を有する第８のトランジスタが形成されていることを特徴とする付記１５記載の半導体集積回路装置。
（付記１８） 前記第５および第７のウェルは前記第１導電型の不純物元素を、前記第１のウェルよりも高い濃度で含み、前記第６および第８のウェルは、前記第２導電型の不純物元素を前記第２のウェルよりも高い濃度で含み、前記第３のウェルは、基板表面領域に沿って前記第１導電型の第１のチャネルドープ領域を、前記第７のウェルの基板表面領域よりも高い濃度で含み、前記第４のウェルは、基板表面領域に沿って前記第２導電型の第２のチャネルドープ領域を、前記第８のウェルの基板表面領域よりも高い濃度で含むことを特徴とする付記１５記載の半導体集積回路装置。
（付記１９） さらに前記シリコン基板上には、前記第１導電型の第９のウェルと第２導電型の第１０のウェルとが形成され、前記第１０のウェルは、前記第１および第５のウェル、および第３および第７のウェルのいずれよりも急峻な不純物濃度分布プロファイルを有し、前記第９のウェルは前記第３のウェルと実質的に同一の不純物濃度分布プロファイルを有することを特徴とする付記１８記載の半導体集積回路装置。
（付記２０） 前記第９のウェル上には、前記第１の膜厚と前記第２の膜厚の中間の、第３の膜厚のゲート絶縁膜を有する第９のトランジスタが形成され、前記第１０のウェル上には、前記第３の膜厚を有し前記第９のトランジスタに対して逆の導電型チャネルを有する第１０のトランジスタが形成されることを特徴とする付記１９記載の半導体集積回路装置。
（付記２１） 前記メモリセルウェルは第１の導電型を有し、前記第１および第３のウェルは前記第１導電型を有し、前記第２および第４のウェルは第２導電型を有し、前記第１および第２のウェルは隣接して形成され、前記第１および第３のウェルは前記メモリセルウェル、前記第２のウェルおよび第４のウェルのいずれよりも急峻な不純物濃度分布プロファイルを有することを特徴とする、付記３記載の半導体集積回路装置。
（付記２２） さらに前記シリコン基板中に、前記第１導電型を有する第５のウェルと前記第２導電型を有する第６のウェルとを含み、前記第５および第６のウェルはいずれも、前記第１および第３のウェルのいずれよりも緩やかな不純物濃度分布プロファイルを有し、前記第５のウェル上には、前記第１の厚さよりも大きな第３の厚さのゲート絶縁膜を有する第５のトランジスタが、また前記第６のウェル上には、前記第３の厚さのゲート絶縁膜を有する第６のトランジスタが形成されていることを特徴とする付記２１記載の半導体集積回路装置。
（付記２３） さらに前記シリコン基板中に、前記第３のウェルに隣接して、前記第１導電型を有する第７のウェルが形成され、前記第４のウェルに隣接して、前記第２導電型を有する第８のウェルが形成され、前記第３および第７のウェルの一方は、前記第４および第８のウェルの一方に隣接し、前記第７のウェルは、前記メモリセルウェルよりも急峻な不純物濃度分布プロファイルを有し、前記第８のウェルは前記第１，第３および第７のウェルのいずれよりも緩やかな不純物濃度分布プロファイルを有し、前記第７のウェル上には、前記第２の厚さのゲート絶縁膜を有し前記第３のウェル上に形成されるのと同じ導電型チャネルを有する第７のトランジスタが形成され、前記第８のウェル上には、前記第２の厚さのゲート絶縁膜を有し前記第３のウェル上に形成されるのと同じ導電型チャネルを有する第８のトランジスタが形成されており、前記第３のウェルでは、前記シリコン基板表面の近傍領域において前記第１導電型不純物の濃度が、前記第７のウェルのシリコン基板表面近傍領域よりも増大されており、前記第４のウェルでは、前記シリコン基板表面の近傍領域において前記第２導電型不純物の濃度が、前記第８のウェルのシリコン基板表面近傍領域よりも増大されていることを特徴とする付記２２記載の半導体集積回路装置。
（付記２４） さらに前記シリコン基板中には、前記第５のウェルに隣接して前記第１導電型の第９のウェルが形成され、前記６のウェルに隣接した前記第２導電型の第１０のウェルが形成され、前記第５および第９のウェルの一方は、前記第６および第１０のウェルの一方に隣接し、前記第９および第１０のウェルは、前記第１のウェルよりも緩やかな不純物濃度分布プロファイルを有し、前記第９のウェル上には、前記第３の厚さのゲート絶縁膜を有する第９のトランジスタが形成され、前記第１０のウェル上には、前記第３の厚さのゲート絶縁膜を有し、前記第９のトランジスタとは逆導電型チャネルを有する第１０のトランジスタが形成されることを特徴とする付記２３記載の半導体集積回路装置。
（付記２５） フラッシュメモリ素子と論理素子とを半導体基板上に有する半導体集積回路装置の製造方法であって、
前記半導体基板上に、前記フラッシュメモリ素子に対応して第１の素子領域を、また前記論理素子に対応して第２および第３の素子領域を画成する工程と、
前記半導体基板中、前記第１の素子領域に第1のウェルを形成する工程と、
前記第１のウェル上に第1のゲート絶縁膜を、前記フラッシュメモリ素子のトンネル絶縁膜として成長する工程と、
前記第１のゲート絶縁膜上に第１の導電体膜を成長する工程と、
前記第１の導電体膜をパターニングし、前記第１の導電膜を前記第1の領域に、フローティングゲート電極として残し、前記第２および第３の領域から除去する工程と、
前記第１の導電体膜上に誘電体膜を成長する工程と、
前記誘電体膜を成長した後、前記半導体基板中、前記第２の素子領域に第２のウェルを、前記第３の素子領域の半導体基板に第３のウェルを各々形成する工程と、
前記第２および第３のウェル上に、第２のゲート絶縁膜を成長する工程と、
前記第３のウェル上において前記第２のゲート絶縁膜を選択的に除去する工程と、
前記第３のウェル上に、前記第２のゲート絶縁膜とは異なる膜厚の第３のゲート絶縁膜を成長する工程と、
前記誘電体膜、および前記第２および第３のゲート絶縁膜上に第2の導電体膜を成長する工程と、
前記第２の導電体膜をパターニングし、前記第1の素子領域に不揮発性メモリのコントロールゲートを、また前記第２および第３の素子領域に周辺トランジスタのゲート電極を形成する工程とを含むことを特徴とする半導体装置の製造方法。
（付記２６） 前記第２および第３のウェルを形成する工程は、前記誘電体膜を介して前記半導体基板中に不純物元素をイオン注入する工程と、前記誘電体膜を除去する工程とを含むことを特徴とする付記２５記載の半導体装置の製造方法。
（付記２７） 前記第２および第３のウェルは同時に形成されることを特徴とする付記２５記載の半導体装置の製造方法。
（付記２８） さらに前記第１〜第３の素子領域を画成する工程では、前記半導体基板中に、第４および第５の素子領域が前記論理素子に対応して形成され、前記第４および第５の素子領域には、前記誘電体膜の形成工程よりも前に第４および第５のウェルが形成されることを特徴とする付記２７記載の半導体装置の製造方法。
（付記２９） 前記第２および第３のウェルは同時に形成され、前記第４および第５のウェルは同時に形成されることを特徴とする付記２８記載の半導体装置の製造方法。
（付記３０） 素子分離絶縁膜により第１および第２の素子領域を画成された半導体基板と、
前記半導体基板上、前記第１の素子領域に形成された第１の半導体素子と、
前記半導体基板上、前記第２の素子領域に形成された第２の半導体素子とよりなり、
前記第１の半導体素子は、前記第１の素子領域に形成された第１の膜厚を有する第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された、ポリシリコン層と金属シリサイド層とを順次積層した第１のゲート電極とを有する第１のトランジスタを含み、
前記第２の半導体素子は、前記第２の素子領域に形成された第２の、前記第１の膜厚よりも小さな膜厚を有する第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された、ポリシリコン層と金属シリサイド層とを順次積層した第２のゲート電極とを有する第２のトランジスタを含む半導体集積回路装置であって、
前記第１および第２の素子分離絶縁膜は、前記半導体基板中、実質的に同一の深さまで延在し、
前記第１の素子分離絶縁膜上には、ポリシリコン層と金属シリサイド層とを順次積層した導体パターンが担持され、
前記導体パターンを構成するポリシリコン層は、前記第２のゲート電極を構成するポリシリコン層よりも不純物濃度が低く、
前記半導体基板は、前記第１の素子分離絶縁膜直下において、前記第２の素子分離絶縁膜直下におけるよりも低い濃度で不純物元素を含んでいることを特徴とする半導体集積回路装置。
（付記３１） 前記基板上にはさらにメモリセル領域が形成され、前記メモリセル領域には、フラッシュメモリ素子が形成されていることを特徴とする付記３０記載の半導体集積回路装置。
（付記３２） 前記第１の半導体素子は、前記フラッシュメモリ素子の制御回路を構成し、前記第２の半導体素子は論理回路を構成することを特徴とする付記３１記載の半導体集積回路装置。
（付記３３） 前記ポリシリコン層は、非ドープポリシリコンよりなることを特徴とする付記３０記載の半導体集積回路装置。
（付記３４） 前記第１のトランジスタは、前記第１の素子領域において、第１の電圧で動作する第１のＣＭＯＳ素子を構成し、前記第２のトランジスタは、前記第２の素子領域において、前記第１の電圧よりも低い第２の電圧で動作する第２のＣＭＯＳを構成することを特徴とする付記３０記載の半導体集積回路装置。
（付記３５） 前記第１のトランジスタは、前記第１の素子領域中、前記素子分離絶縁膜により画成された第１の副領域に形成されており、前記第１の半導体素子はさらに、前記第１の素子領域中、前記素子分離絶縁膜により画成された第２の副領域と、前記第２の副領域に形成された、前記第１の膜厚を有する第３のゲート絶縁膜と、前記第３のゲート絶縁膜上に形成された第３のゲート電極とよりなる第３のトランジスタを含み、前記第１のトランジスタと前記第３のトランジスタとは、前記第３のトランジスタは前記第１のトランジスタよりも大きな閾値電圧を有することを特徴とする付記３０記載の半導体集積回路装置。
（付記３６） 前記第１の半導体素子は、さらに前記第１の素子領域中、前記素子分離絶縁膜により画成された第３の副領域と、前記第３の副領域に形成された、前記第１の膜厚を有する第４のゲート絶縁膜と、前記第４のゲート絶縁膜上に形成された第４のゲート電極とよりなる第４のトランジスタと、前記第１の素子領域中、前記素子分離絶縁膜により画成された第４の副領域と、前記第４の副領域に形成された、前記第１の膜厚を有する第５のゲート絶縁膜と、前記第５のゲート絶縁膜上に形成された第５のゲート電極とよりなる第５のトランジスタとを含み、前記第４のトランジスタと前記第５のトランジスタとは、互いに異なる閾値電圧を有し、前記第１および第３のトランジスタは、前記第４および第５のトランジスタとは逆のチャネル導電型を有することを特徴とする付記３５記載の半導体集積回路装置。
（付記３７） 前記第２のトランジスタは、前記第２の素子領域中、前記素子分離絶縁膜により画成された第５の副領域に形成されており、前記第２の半導体素子はさらに、前記第２の素子領域中、前記素子分離絶縁膜により画成された第６の副領域と、前記第６の副領域に形成された、前記第２の膜厚を有する第６のゲート絶縁膜と、前記第６のゲート絶縁膜上に形成された第６のゲート電極とよりなる第６のトランジスタを含み、前記第２のトランジスタと前記第６のトランジスタとは、互いに異なる閾値電圧を有することを特徴とする付記３６記載の半導体集積回路装置。
（付記３８） 前記第２の半導体素子は、さらに前記第２の素子領域中、前記素子分離絶縁膜により画成された第７の副領域と、前記第７の副領域に形成された、前記第２の膜厚を有する第７のゲート絶縁膜と、前記第７のゲート絶縁膜上に形成された第７のゲート電極とよりなる第７のトランジスタと、前記第２の素子領域中、前記素子分離絶縁膜により画成された第８の副領域と、前記第８の副領域に形成された、前記第２の膜厚を有する第８のゲート絶縁膜と、前記第８のゲート絶縁膜上に形成された第８のゲート電極とよりなる第８のトランジスタとを含み、前記第７のトランジスタと前記第８のトランジスタとは、互いに異なる閾値電圧を有し、前記第２および第６のトランジスタは、前記第７および第８のトランジスタとは逆のチャネル導電型を有することを特徴とする付記３７記載の半導体集積回路装置。
（付記３９） 前記第１の素子領域は、前記素子分離絶縁膜の深さ位置あるいはより深い深さ位置に極大を有し前記基板表面に向かって不純物濃度が減少する不純物濃度分布を有することを特徴とする付記３０記載の半導体集積回路。
（付記４０） 前記第２の素子領域は、前記素子分離絶縁膜の深さ位置あるいはより深い深さ位置に第１の極大を、また前記基板表面近傍に第２の極大を有する不純物濃度分布を有することを特徴とする付記３９記載の半導体集積回路装置。
（付記４１） さらに前記半導体基板上には、前記素子分離絶縁膜により第３の素子領域が画成されており、前記第３の素子領域には、前記第１および第２の膜厚の中間の膜厚を有する別のゲート絶縁膜と、前記別のゲート絶縁膜上に形成された別のゲート電極とよりなる別のトランジスタが形成されており、前記別のトランジスタは、前記第１の電圧と第２の電圧の中間の電圧で動作する別のＣＭＯＳ回路を構成することを特徴とする付記３０記載の半導体集積回路装置。
（付記４２） 半導体基板と、
前記半導体基板上に形成された高電圧半導体素子と、
前記半導体基板上に形成された低電圧半導体素子と、
前記半導体基板上に形成された昇圧素子とよりなる半導体集積回路装置であって、
前記高電圧半導体素子は、第１の膜厚を有する第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記半導体基板中、前記第１のゲート電極の両側に形成された一対の拡散領域とを備えた第１のＭＯＳトランジスタを含み、
前記低電圧半導体素子は、前記第１の膜厚よりも薄い第２の膜厚を有する第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、前記半導体基板中、前記第２のゲート電極の両側に形成された一対の拡散領域と、前記半導体基板中、前記第２のゲート電極直下に前記半導体基板の表面に沿って形成された、第１導電型のチャネルドープ領域とを備えた第２のＭＯＳトランジスタを含み、
前記昇圧素子は、前記半導体基板上に前記第１の膜厚で形成された、前記第１のゲート絶縁膜と同一組成を有するキャパシタ絶縁膜と、前記キャパシタ絶縁膜上に形成されたキャパシタ電極と、前記第３の素子領域中、前記キャパシタ電極の両側に形成された、前記第１導電型の一対の拡散領域と、前記第１導電型の一対の拡散領域の間に、前記半導体基板表面に沿って形成された、第１導電型の不純物注入領域とよりなる昇圧キャパシタを含み、
前記昇圧キャパシタ中、前記第１導電型の不純物注入領域は、前記第１導電型の不純物元素を、前記第１導電型のチャネルドープ領域と同等、あるいはそれ以上の濃度で含むことを特徴とする半導体集積回路装置。
（付記４３） 前記第１のトランジスタ中、前記第１のゲート電極の両側に形成された前記一対の拡散領域は、前記第１導電型とは逆の第２導電型を有し、さらに前記第１のゲート電極は前記第２導電型を有し、
前記第２のトランジスタ中、前記第２のゲート電極の両側に形成された前記一対の拡散領域は前記第２の導電型を有し、さらに前記第２のゲート電極は前記第２の導電型を有し、
前記キャパシタ電極は前記第１導電型を有することを特徴とする付記４２記載の半導体集積回路装置。
（付記４４） 前記第１のトランジスタは、前記半導体基板中に形成された前記第１導電型の第１のウェル上に形成されており、前記第２のトランジスタは、前記半導体基板中に形成された前記第１導電型の第２のウェル上に形成されており、前記昇圧キャパシタは、前記半導体基板中に形成された前記第１導電型の第３のウェル中に形成されていることを特徴とする付記４３記載の半導体集積回路装置。
（付記４５） 前記第１のウェルは、前記第2導電型の別のウェル中に形成されており、前記第３のウェルは、前記第２導電型の別のウェル中に形成されていることを特徴とする付記４４記載の半導体集積回路装置。
（付記４６） さらに前記第１の半導体素子は、前記半導体基板中に形成された前記第２導電型の第４のウェル上に形成された第３のトランジスタを含み、
前記第３のトランジスタは、前記第４のウェル上に形成された、前記第１のゲート絶縁膜と同一膜厚で同一組成の第３のゲート絶縁膜と、前記第３のゲート絶縁膜上に形成された第３のゲート電極と、前記第４のウェル中、前記第３のゲート電極両側に形成された、前記第１導電型を有する一対の拡散領域とを含み、
前記第２の半導体素子は、前記半導体基板中に形成された前記第２導電型の第５のウェル上に形成された第４のトランジスタとを含み、
前記第４のトランジスタは、前記第５のウェル上に形成された、前記第２のゲート絶縁膜と同一膜厚で同一組成の第４のゲート絶縁膜と、前記第４のゲート絶縁膜上に形成された第４のゲート電極と、前記第５のウェル中、前記第４のゲート電極両側に形成された、前記第１導電型を有する一対の拡散領域と、前記半導体基板表面に沿って、前記第４のゲート電極直下に形成された第２導電型のチャネルドープ領域とを含み、
さらに前記昇圧素子は、前記半導体基板中に形成された前記第２導電型の第６のウェル上に形成された第２の昇圧キャパシタを含み、
前記第２の昇圧キャパシタは、前記第６のウェル上に前記第１の膜厚で形成された、前記キャパシタ絶縁膜と同一膜厚および同一組成を有する第２のキャパシタ絶縁膜と、前記第２のキャパシタ絶縁膜上に形成された第２のキャパシタ電極と、前記第２のキャパシタ電極の両側に形成された、前記第２導電型を有する一対の拡散領域と、前記半導体基板表面に沿って、前記第２のキャパシタ電極直下に形成された、前記第２導電型を有する第２の不純物注入領域とよりなり、
前記第２の昇圧キャパシタ中、前記第２の不純物注入領域は、前記第２導電型の不純物元素を、前記第４のトランジスタのチャネルドープ領域と同等、あるいはそれ以上の濃度で含むことを特徴とする請求項４４記載の半導体集積回路装置。
（付記４７） 前記第１のトランジスタと前記第２のトランジスタとはＣＭＯＳ回路を形成し、前記第３のトランジスタと前記第４のトランジスタとは別のＣＭＯＳ回路を形成することを特徴とする付記４５記載の半導体集積回路装置。
（付記４８） さらに、前記半導体基板上には、前記第１の膜厚と第２の膜厚との中間の膜厚を有する第５のゲート絶縁膜と、前記第５のゲート絶縁膜上に形成された第５のゲート電極と、前記半導体基板中、前記第５のゲート電極の両側に形成された一対の第２導電型の拡散領域と、前記第５のゲート電極直下に、前記半導体基板表面に沿って形成された、前記第１導電型のチャネルドープ領域とを有する第５のトランジスタと、前記第5のゲート絶縁膜と同一の膜厚を有する第６のゲート絶縁膜と、前記第6のゲート絶縁膜上に形成された第６のゲート電極と、前記半導体基板中、前記第６のゲート電極の両側に形成された一対の第１導電型の拡散領域と、前記第６のゲート電極直下に、前記半導体基板表面に沿って形成された、前記第２導電型のチャネルドープ領域とを有する第６のトランジスタとが形成されており、前記第５および第６のトランジスタはＣＭＯＳ回路を形成することを特徴とする付記４６記載の半導体集積回路装置。
（付記４９） 前記不純物注入領域は、前記第１導電型不純物元素を、前記第２のトランジスタのチャネルドープ領域中における前記第１導電型不純物元素の濃度と、前記第５のトランジスタのチャネルドープ領域中における前記第１導電型不純物元素の濃度とを加算したよりも高い濃度で含み、前記第２の不純物注入領域は、前記第２導電型不純物元素を、前記第２のトランジスタのチャネルドープ領域における前記第２導電型不純物元素の濃度と前記第６のトランジスタのチャネルドープ領域における前記第２導電型不純物元素の濃度をと加算したよりも高い濃度で含むことを特徴とする付記４８記載の半導体集積回路装置。
（付記５０） さらに前記半導体基板上にはフラッシュメモリ素子が形成されていることを特徴とする付記４２記載の半導体集積回路装置。
本発明によれば、基板上に複数の、種類の異なるトランジスタを有する半導体集積回路装置の製造の際に、マスク工程の数およびイオン注入工程の数を低減できる。またその際、本発明では隣接して形成される導電型の異なる一対のウェルのうち、少なくとも一方のウェルにおける不純物濃度分布を、メモリセルトランジスタが形成されるウェルにおける不純物濃度分布よりも鋭いプロファイルを有するように形成できるため、半導体集積回路装置のパンチスルー耐性が劣化することがない。また、本発明によれば、レジスト膜によるシリコン基板の汚染が回避され、またシリコン基板上における凹凸形成の問題が回避される。
従来の半導体集積回路装置の製造工程の一部を示す図（その１）である。 従来の半導体集積回路装置の製造工程の一部を示す図（その２）である。 従来の半導体集積回路装置の製造工程の一部を示す図（その３）である。 従来の半導体集積回路装置の製造工程の一部を示す図（その４）である。 従来の半導体集積回路装置の製造工程の一部を示す図（その５）である。 図１Ａ〜１Ｅの半導体集積回路装置の製造工程の問題点を説明する図（その１）である。 図１Ａ〜１Ｅの半導体集積回路装置の製造工程の問題点を説明する図（その２）である。 図１Ａ〜１Ｅの半導体集積回路装置の製造工程の問題点を説明する別の図（その１）である。 図１Ａ〜１Ｅの半導体集積回路装置の製造工程の問題点を説明する別の図（その２）である。 図１Ａ〜１Ｅの従来の半導体集積回路装置の製造工程を、本発明の発明者が、本発明の基礎となる研究において拡張した、本発明の比較例になる半導体集積回路装置の製造方法を示す図（その１）である。 図１Ａ〜１Ｅの従来の半導体集積回路装置の製造工程を、本発明の発明者が、本発明の基礎となる研究において拡張した、本発明の比較例になる半導体集積回路装置の製造方法を示す図（その２）である。 図１Ａ〜１Ｅの従来の半導体集積回路装置の製造工程を、本発明の発明者が、本発明の基礎となる研究において拡張した、本発明の比較例になる半導体集積回路装置の製造方法を示す図（その３）である。 図１Ａ〜１Ｅの従来の半導体集積回路装置の製造工程を、本発明の発明者が、本発明の基礎となる研究において拡張した、本発明の比較例になる半導体集積回路装置の製造方法を示す図（その４）である。 図１Ａ〜１Ｅの従来の半導体集積回路装置の製造工程を、本発明の発明者が、本発明の基礎となる研究において拡張した、本発明の比較例になる半導体集積回路装置の製造方法を示す図（その５）である。 図１Ａ〜１Ｅの従来の半導体集積回路装置の製造工程を、本発明の発明者が、本発明の基礎となる研究において拡張した、本発明の比較例になる半導体集積回路装置の製造方法を示す図（その６）である。 図１Ａ〜１Ｅの従来の半導体集積回路装置の製造工程を、本発明の発明者が、本発明の基礎となる研究において拡張した、本発明の比較例になる半導体集積回路装置の製造方法を示す図（その７）である。 図１Ａ〜１Ｅの従来の半導体集積回路装置の製造工程を、本発明の発明者が、本発明の基礎となる研究において拡張した、本発明の比較例になる半導体集積回路装置の製造方法を示す図（その８）である。 図１Ａ〜１Ｅの従来の半導体集積回路装置の製造工程を、本発明の発明者が、本発明の基礎となる研究において拡張した、本発明の比較例になる半導体集積回路装置の製造方法を示す図（その９）である。 図１Ａ〜１Ｅの従来の半導体集積回路装置の製造工程を、本発明の発明者が、本発明の基礎となる研究において拡張した、本発明の比較例になる半導体集積回路装置の製造方法を示す図（その１０）である。 図１Ａ〜１Ｅの従来の半導体集積回路装置の製造工程を、本発明の発明者が、本発明の基礎となる研究において拡張した、本発明の比較例になる半導体集積回路装置の製造方法を示す図（その１１）である。 図１Ａ〜１Ｅの従来の半導体集積回路装置の製造工程を、本発明の発明者が、本発明の基礎となる研究において拡張した、本発明の比較例になる半導体集積回路装置の製造方法を示す図（その１２）である。 図１Ａ〜１Ｅの従来の半導体集積回路装置の製造工程を、本発明の発明者が、本発明の基礎となる研究において拡張した、本発明の比較例になる半導体集積回路装置の製造方法を示す図（その１３）である。 図１Ａ〜１Ｅの従来の半導体集積回路装置の製造工程を、本発明の発明者が、本発明の基礎となる研究において拡張した、本発明の比較例になる半導体集積回路装置の製造方法を示す図（その１４）である。 図１Ａ〜１Ｅの従来の半導体集積回路装置の製造工程を、本発明の発明者が、本発明の基礎となる研究において拡張した、本発明の比較例になる半導体集積回路装置の製造方法を示す図（その１５）である。 図１Ａ〜１Ｅの従来の半導体集積回路装置の製造工程を、本発明の発明者が、本発明の基礎となる研究において拡張した、本発明の比較例になる半導体集積回路装置の製造方法を示す図（その１６）である。 図１Ａ〜１Ｅの従来の半導体集積回路装置の製造工程を、本発明の発明者が、本発明の基礎となる研究において拡張した、本発明の比較例になる半導体集積回路装置の製造方法を示す図（その１７）である。 図４Ａ〜４Ｑの工程において生じるパンチスルーを説明する図（その１）である。 図４Ａ〜４Ｑの工程において生じるパンチスルーを説明する図（その２）である。 図５Ｂのモデル構造のバンド構造を示す図である。 図４Ａ〜４Ｑの工程を行うことにより、前記モデル構造において生じる不純物元素の相互拡散を示す図である。 従来の昇圧キャパシタの構成を示す図である。 図１の昇圧キャパシタの容量−電圧特性を示す図（その１）である。 図１の昇圧キャパシタの容量−電圧特性を示す図（その２）である。 従来の他の昇圧キャパシタの構成を示す図（その１）である。 従来の他の昇圧キャパシタの構成を示す図（その２）である。 図１０Ａ，１０Ｂの昇圧キャパシタについて、本発明の発明者が得た容量−電圧特性を示す図である。 図１０Ａ，１０Ｂの昇圧キャパシタについて、本発明の発明者が得た容量−電圧特性を示す図である。 本発明の原理を説明する図（その１）である。 本発明の原理を説明する図（その２）である。 本発明の原理を説明する図（その３）である。 本発明の原理を説明する図（その４）である。 本発明の原理を説明する図（その５）である。 本発明の原理を説明する図（その６）である。 本発明の原理を説明する図（その７）である。 本発明の原理を説明する図（その８）である。 本発明の原理を説明する図（その９）である。 本発明の原理を説明する図（その１０）である。 本発明の原理を説明する図（その１１）である。 本発明の原理を説明する図（その１２）である。 図１３Ａ〜１３Ｌの工程におけるパンチスルーの抑制メカニズムを示す図である。 本発明の第１実施例による半導体集積回路装置の構成を示す図である。 図１５の半導体集積回路装置の製造工程を示す図（その１）である。 図１５の半導体集積回路装置の製造工程を示す図（その２）である。 図１５の半導体集積回路装置の製造工程を示す図（その３）である。 図１５の半導体集積回路装置の製造工程を示す図（その４）である。 図１５の半導体集積回路装置の製造工程を示す図（その５）である。 図１５の半導体集積回路装置の製造工程を示す図（その６）である。 図１５の半導体集積回路装置の製造工程を示す図（その７）である。 図１５の半導体集積回路装置の製造工程を示す図（その８）である。 図１５の半導体集積回路装置の製造工程を示す図（その９）である。 図１５の半導体集積回路装置の製造工程を示す図（その１０）である。 図１５の半導体集積回路装置の製造工程を示す図（その１１）である。 図１５の半導体集積回路装置の製造工程を示す図（その１２）である。 図１５の半導体集積回路装置の製造工程を示す図（その１３）である。 図１５の半導体集積回路装置の製造工程を示す図（その１４）である。 図１５の半導体集積回路装置の製造工程を示す図（その１５）である。 図１５の半導体集積回路装置の製造工程を示す図（その１６）である。 図１５の半導体集積回路装置の製造工程を示す図（その１７）である。 図１５の半導体集積回路装置の製造工程を示す図（その１８）である。 図１５の半導体集積回路装置の製造工程を示す図（その１９）である。 図１５の半導体集積回路装置の製造工程を示す図（その２０）である。 図１５の半導体集積回路装置の製造工程を示す図（その２１）である。 図１５の半導体集積回路装置の製造工程を示す図（その２２）である。 図１５の半導体集積回路装置の製造工程を示す図（その２３）である。 図１５の半導体集積回路装置の製造工程を示す図（その２４）である。 図１５の半導体集積回路装置の製造工程を示す図（その２５）である。 図１５の半導体集積回路装置の製造工程を示す図（その２６）である。 図１５の半導体集積回路装置の製造工程を示す図（その２７）である。 図１５の半導体集積回路装置の製造工程を示す図（その２８）である。 本発明の第２実施例による半導体集積回路装置の製造工程を説明する図（その１）である。 本発明の第２実施例による半導体集積回路装置の製造工程を説明する図（その２）である。 本発明の第２実施例による半導体集積回路装置の製造工程を説明する図（その３）である。 本発明の第２実施例による半導体集積回路装置の製造工程を説明する図（その４）である。 本発明の第２実施例による半導体集積回路装置の製造工程を説明する図（その５）である。 本発明の第２実施例による半導体集積回路装置の製造工程を説明する図（その６）である。 本発明の第２実施例による半導体集積回路装置の製造工程を説明する図（その７）である。 本発明の第２実施例による半導体集積回路装置の製造工程を説明する図（その８）である。 本発明の第２実施例による半導体集積回路装置の製造工程を説明する図（その９）である。 本発明の第２実施例による半導体集積回路装置の製造工程を説明する図（その１０）である。 本発明の第２実施例による半導体集積回路装置の製造工程を説明する図（その１１）である。 本発明の第２実施例による半導体集積回路装置の製造工程を説明する図（その１２）である。 本発明の第２実施例による半導体集積回路装置の製造工程を説明する図（その１３）である。 本発明の第２実施例による半導体集積回路装置の製造工程を説明する図（その１４）である。 本発明の第２実施例による半導体集積回路装置の製造工程を説明する図（その１５）である。 本発明の第２実施例による半導体集積回路装置の製造工程を説明する図（その１６）である。 本発明の第３実施例による半導体集積回路装置の製造工程を説明する図（その１）である。 本発明の第３実施例による半導体集積回路装置の製造工程を説明する図（その２）である。 本発明の第３実施例による半導体集積回路装置の製造工程を説明する図（その３）である。 本発明の第３実施例による半導体集積回路装置の製造工程を説明する図（その４）である。 本発明の第３実施例による半導体集積回路装置の製造工程を説明する図（その５）である。 本発明の第３実施例による半導体集積回路装置の製造工程を説明する図（その６）である。 本発明の第３実施例による半導体集積回路装置の製造工程を説明する図（その７）である。 本発明の第３実施例による半導体集積回路装置の製造工程を説明する図（その８）である。 本発明の第３実施例による半導体集積回路装置の製造工程を説明する図（その９）である。 本発明の第３実施例による半導体集積回路装置の製造工程を説明する図（その１０）である。 本発明の第３実施例による半導体集積回路装置の製造工程を説明する図（その１１）である。 本発明の第３実施例による半導体集積回路装置の製造工程を説明する図（その１２）である。 本発明の第３実施例による半導体集積回路装置の製造工程を説明する図（その１３）である。 本発明の第３実施例による半導体集積回路装置の製造工程を説明する図（その１４）である。 本発明の第３実施例による半導体集積回路装置の製造工程を説明する図（その１５）である。 本発明の第３実施例による半導体集積回路装置の製造工程を説明する図（その１６）である。 図１８Ａ〜１８Ｐの工程で形成された半導体集積回路装置におけるパンチスルー抑制メカニズムを示す図である。 本発明の第４実施例による半導体集積回路装置の構成を示す図である。 図２０の半導体集積回路装置の製造工程を示す図（その１）である。 図２０の半導体集積回路装置の製造工程を示す図（その２）である。 図２０の半導体集積回路装置の製造工程を示す図（その３）である。 図２０の半導体集積回路装置の製造工程を示す図（その４）である。 図２０の半導体集積回路装置の製造工程を示す図（その５）である。 図２０の半導体集積回路装置の製造工程を示す図（その６）である。 図２０の半導体集積回路装置の製造工程を示す図（その７）である。 図２０の半導体集積回路装置の製造工程を示す図（その８）である。 図２０の半導体集積回路装置の製造工程を示す図（その９）である。 図２０の半導体集積回路装置の製造工程を示す図（その１０）である。 本発明の第５実施例による半導体集積回路装置の構成を示す図である。 図２２の半導体集積回路装置の製造工程を説明する図（その１）である。 図２２の半導体集積回路装置の製造工程を説明する図（その２）である。 図２２の半導体集積回路装置の製造工程を説明する図（その３）である。 図２２の半導体集積回路装置の製造工程を説明する図（その４）である。 図２２の半導体集積回路装置の製造工程を説明する図（その５）である。 図２２の半導体集積回路装置の製造工程を説明する図（その６）である。 図２２の半導体集積回路装置の製造工程を説明する図（その７）である。 図２２の半導体集積回路装置の製造工程を説明する図（その８）である。 図２２の半導体集積回路装置の製造工程を説明する図（その９）である。 図２２の半導体集積回路装置の製造工程を説明する図（その１０）である。 図２２の半導体集積回路装置の製造工程を説明する図（その１１）である。 図２２の半導体集積回路装置の製造工程を説明する図（その１２）である。 図２２の半導体集積回路装置の製造工程を説明する図（その１３）である。 図２２の半導体集積回路装置の製造工程を説明する図（その１４）である。 図２２の半導体集積回路装置の製造工程を説明する図（その１５）である。 図２２の半導体集積回路装置の製造工程を説明する図（その１６）である。 図２２の半導体集積回路装置の製造工程を説明する図（その１７）である。 図２２の半導体集積回路装置の製造工程を説明する図（その１８）である。 図２２の半導体集積回路装置の製造工程を説明する図（その１９）である。 図２２の半導体集積回路装置の製造工程を説明する図（その２０）である。 図２２の半導体集積回路装置の製造工程を説明する図（その２１）である。 図２２の半導体集積回路装置の製造工程を説明する図（その２２）である。 図２２の半導体集積回路装置の製造工程を説明する図（その２３）である。 図２２の半導体集積回路装置の製造工程を説明する図（その２４）である。 図２２の半導体集積回路装置の製造工程を説明する図（その２５）である。 図２２の半導体集積回路装置の製造工程を説明する図（その２６）である。 図２２の半導体集積回路装置の製造工程を説明する図（その２７）である。 図２２の半導体集積回路装置の製造工程を説明する図（その２８）である。 本発明の第６実施例による半導体集積回路装置中の各部の構成を示す図（その１）である。 本発明の第６実施例による半導体集積回路装置中の各部の構成を示す図（その２）である。 本発明の第６実施例による半導体集積回路装置中の各部の構成を示す図（その３）である。 本発明の第６実施例による半導体集積回路装置中の各部の構成を示す図（その４）である。 本発明の第６実施例による半導体集積回路装置中の各部の構成を示す図（その５）である。 本発明の第６実施例による半導体集積回路装置中の各部の構成を示す図（その６）である。 本発明第７実施例による半導体集積回路装置中に形成される昇圧キャパシタのキャパシタンス−電圧特性を、従来の昇圧キャパシタと比較して示す図である。 本発明第７実施例による半導体集積回路装置中に形成される昇圧キャパシタのキャパシタンス−電圧特性を、従来の昇圧キャパシタと比較して示す図である。 本発明の第７実施例による半導体集積回路装置の構成を示す図である。 図２８Ａ〜２８Ｚは、図９の半導体集積回路装置の製造工程を示す図（その１）である。 図２８Ａ〜２８Ｚは、図９の半導体集積回路装置の製造工程を示す図（その２）である。 図２８Ａ〜２８Ｚは、図９の半導体集積回路装置の製造工程を示す図（その３）である。 図２８Ａ〜２８Ｚは、図９の半導体集積回路装置の製造工程を示す図（その４）である。 図２８Ａ〜２８Ｚは、図９の半導体集積回路装置の製造工程を示す図（その５）である。 図２８Ａ〜２８Ｚは、図９の半導体集積回路装置の製造工程を示す図（その６）である。 図２８Ａ〜２８Ｚは、図９の半導体集積回路装置の製造工程を示す図（その７）である。 図２８Ａ〜２８Ｚは、図９の半導体集積回路装置の製造工程を示す図（その８）である。 図２８Ａ〜２８Ｚは、図９の半導体集積回路装置の製造工程を示す図（その９）である。 図２８Ａ〜２８Ｚは、図９の半導体集積回路装置の製造工程を示す図（その１０）である。 図２８Ａ〜２８Ｚは、図９の半導体集積回路装置の製造工程を示す図（その１１）である。 図２８Ａ〜２８Ｚは、図９の半導体集積回路装置の製造工程を示す図（その１２）である。 図２８Ａ〜２８Ｚは、図９の半導体集積回路装置の製造工程を示す図（その１３）である。 図２８Ａ〜２８Ｚは、図９の半導体集積回路装置の製造工程を示す図（その１４）である。 図２８Ａ〜２８Ｚは、図９の半導体集積回路装置の製造工程を示す図（その１５）である。 図２８Ａ〜２８Ｚは、図９の半導体集積回路装置の製造工程を示す図（その１６）である。 図２８Ａ〜２８Ｚは、図９の半導体集積回路装置の製造工程を示す図（その１７）である。 図２８Ａ〜２８Ｚは、図９の半導体集積回路装置の製造工程を示す図（その１８）である。 図２８Ａ〜２８Ｚは、図９の半導体集積回路装置の製造工程を示す図（その１９）である。 図２８Ａ〜２８Ｚは、図９の半導体集積回路装置の製造工程を示す図（その２０）である。 図２８Ａ〜２８Ｚは、図９の半導体集積回路装置の製造工程を示す図（その２１）である。 図２８Ａ〜２８Ｚは、図９の半導体集積回路装置の製造工程を示す図（その２２）である。 図２８Ａ〜２８Ｚは、図９の半導体集積回路装置の製造工程を示す図（その２３）である。 図２８Ａ〜２８Ｚは、図９の半導体集積回路装置の製造工程を示す図（その２４）である。 図２８Ａ〜２８Ｚは、図９の半導体集積回路装置の製造工程を示す図（その２５）である。 図２８Ａ〜２８Ｚは、図９の半導体集積回路装置の製造工程を示す図（その２６）である。 図２７の半導体集積回路装置を、さらに多層配線構造を形成した状態で示す図である。
符号の説明
２１，４１ シリコン基板
２１Ｓ，４１Ｓ 素子分離絶縁膜
２１Ａ〜２１Ｅ，４１Ａ〜４１Ｋ 素子領域
２１ｐｗ，４１ｐｗ ｐ型ウェルのイオン注入深さ
２１ｎｗ，４１ｎｗ ｎ型ウェルのイオン注入深さ
２１ｐｃ，２１ｎｃ，４１ｐｃ，４１ｎｃ チャネルストッパのイオン注入深さ
２１ｐｔ，４１ｐｔ，４１ｐｔ，４１ｎｔ チャネルドープ領域のイオン注入深さ
２２，４２ トンネル絶縁膜
２５，２６，４６，４８，５０ ゲート絶縁膜
４１Ａｓ〜４１Ｋｓ ソース領域
４１Ａｄ〜４１Ｋｄ ドレイン領域
４１ｂ ｎ型埋め込み不純物領域形成深さ
４３ フローティングゲート電極
４５ コントロールゲート電極
４７Ａ 積層ゲート構造
４７Ｂ〜４７Ｋ ゲート電極

Claims (9)

  1. 基板と、
    前記基板上に形成されたメモリセルウェルと、
    前記メモリセルウェル上に形成された不揮発性半導体メモリ素子と、
    前記基板上に形成された第１のウェルと、
    前記第１のウェル上に形成された第１の膜厚のゲート絶縁膜を有する第１のトランジスタと、
    前記基板上に形成された第２のウェルと、
    前記第２のウェル上に形成された、前記第１の膜厚のゲート絶縁膜を有し、前記第１のトランジスタに対して逆のチャネル導電型を有する第２のトランジスタと、
    前記基板上に形成された第３のウェルと、
    前記第３のウェル上に形成された、前記第１の膜厚よりも小さい第２の膜厚のゲート絶縁膜を有する第３のトランジスタと、
    前記基板上に形成された第４のウェルと、
    前記第４のウェル上に形成された、前記第２の膜厚のゲート絶縁膜を有し、前記第３のトランジスタに対して逆のチャネル導電型を有する第４のトランジスタとを含み、
    前記第１のウェルと第２のウェルとは隣接して形成され、前記第３のウェルと第４のウェルとは隣接して形成され、
    前記メモリセルウェルは第１の導電型を有し、前記第１および第３のウェルは前記第１の導電型を有し、前記第２および第４のウェルは前記第１の導電型とは逆の第２の導電型を有し、
    前記第１および第２のウェルの少なくとも一方、および前記第３および第４のウェルの少なくとも一方は、前記メモリセルウェルの不純物濃度分布プロファイルよりも急峻な不純物濃度分布プロファイルを有し、
    前記第２のウェルは前記第１のウェルの不純物濃度プロファイルよりも急峻な不純物濃度プロファイルを有することを特徴とする半導体集積回路装置。
  2. 前記不揮発性メモリ素子は、前記メモリセルウェル上に形成されたトンネル絶縁膜と、前記トンネル絶縁膜上に形成されたフローティングゲート電極と、前記フローティングゲート電極上に形成されたコントロールゲート電極と、前記フローティングゲート電極と前記コントロールゲート電極との間に介在する電極間絶縁膜とよりなるフラッシュメモリであることを特徴とする請求項１記載の半導体集積回路装置。
  3. 前記シリコン基板中、前記メモリセルウェルの下には第２導電型の埋め込み不純物領域が形成されていることを特徴とする請求項１記載の半導体集積回路装置。
  4. 前記シリコン基板中には、前記第１のウェルに隣接して前記第１導電型を有する第５のウェルが形成され、前記第２のウェルに隣接して前記第２導電型を有する第６のウェルが形成され、前記第１のウェルと第５のウェルのいずれか一方が前記第２のウェルと第６のウェルのいずれか一方に隣接し、
    前記シリコン基板中には、前記第３のウェルに隣接して前記第１導電型を有する第７のウェルが形成され、前記第４のウェルに隣接して前記第２導電型を有する第８のウェルが形成され、
    前記第５のウェルには、前記第１の膜厚のゲート絶縁膜と前記第１のトランジスタと同一のチャネル導電型を有し、前記第１のトランジスタとは異なる閾値電圧を有する第５のトランジスタ形成され、
    前記第６のウェルには、前記第１の膜厚のゲート絶縁膜と前記第２のトランジスタと同一のチャネル導電型を有し、前記第２のトランジスタとは異なる閾値電圧を有する第６のトランジスタが形成され、
    前記第７のウェルには、前記第２の膜厚のゲート絶縁膜と前記第３のトランジスタと同一のチャネル導電型を有し、前記第３のトランジスタとは異なる閾値電圧を有する第７のトランジスタが形成され、
    前記第８のウェルには、前記第２の膜厚のゲート絶縁膜と前記第４のトランジスタと同一のチャネル導電型を有し、前記第４のトランジスタとは異なる閾値電圧を有する第８のトランジスタが形成され、
    前記第２〜第４のウェルおよび第６〜第８のウェルは、前記第メモリセルウェル、第１のウェルおよび第５のウェルのいずれよりも急峻な濃度分布プロファイルを有することを特徴とする請求項１記載の半導体集積回路装置。
  5. 前記シリコン基板中には、前記第１のウェルに隣接して前記第１導電型を有する第５のウェルが形成され、前記第２のウェルに隣接して前記第２導電型を有する第６のウェルが形成され、前記第１および第５のウェルのいずれか一方が前記第２および第６のウェルのいずれか一方に隣接し、
    前記シリコン基板中には、前記第３のウェルに隣接して前記第１導電型を有する第７のウェルが形成され、前記第４のウェルに隣接して前記第２導電型を有する第８のウェルが形成され、前記第３および第７のウェルのいずれか一方が前記第４および第８のウェルのいずれか一方に隣接し、
    前記第５のウェルには、前記第１の膜厚のゲート絶縁膜と前記第１のトランジスタと同一のチャネル導電型を有し、前記第１のトランジスタとは異なる閾値電圧を有する第５のトランジスタが形成され、
    前記第６のウェルには、前記第１の膜厚のゲート絶縁膜と前記第２のトランジスタと同一のチャネル導電型を有し、前記第２のトランジスタとは異なる閾値電圧を有する第６のトランジスタが形成され、
    前記第７のウェルには、前記第２の膜厚のゲート絶縁膜と前記第３のトランジスタと同一のチャネル導電型を有し、前記第３のトランジスタとは異なる閾値電圧を有する第７のトランジスタが形成され、
    前記第８のウェルには、前記第２の膜厚のゲート絶縁膜と前記第４のトランジスタと同一のチャネル導電型を有し、前記第４のトランジスタとは異なる閾値電圧を有する第８のトランジスタが形成され、
    前記第２および第６のウェル、および前記第４および第８のウェルは、前記メモリセルウェル、前記第１および第５のウェル、および前記第３および第７のウェルのいずれよりも急峻な不純物濃度分布プロファイルを有することを特徴とする請求項１記載の半導体集積回路装置。
  6. 前記メモリセルウェルは第１の導電型を有し、前記第１および第３のウェルは前記第１導電型を有し、前記第２および第４のウェルは第２導電型を有し、前記第１および第２のウェルは隣接して形成され、前記第１および第３のウェルは前記メモリセルウェル、前記第２のウェルおよび第４のウェルのいずれよりも急峻な不純物濃度分布プロファイルを有することを特徴とする、請求項１記載の半導体集積回路装置。
  7. フラッシュメモリ素子と論理素子とを半導体基板上に有する半導体集積回路装置の製造方法であって、
    前記半導体基板上に、前記フラッシュメモリ素子に対応して第１の素子領域を、また前記論理素子に対応して第２および第３の素子領域と第４および第５の素子領域を前記第２および第３の素子領域が隣接し第４および第５の素子領域が隣接するように画成する工程と、
    前記半導体基板中、前記第１の素子領域に第１のウェルを、前記第２の素子領域に第２のウェルを、前記第４の素子領域に第４のウェルを、いずれも第１の導電型で同時に形成する工程と、
    前記シリコン基板上に第１のゲート絶縁膜を、前記フラッシュメモリ素子のトンネル絶縁膜として成長する工程と、
    前記第１のゲート絶縁膜上に第１の導電体膜を成長する工程と、
    前記第１の導電体膜をパターニングし、前記第１の導電膜を前記第１の領域に、フローティングゲート電極として残し、前記第２〜第５の領域から除去する工程と、
    前記第１の導電体膜上に誘電体膜を成長する工程と、
    前記誘電体膜を成長した後、前記半導体基板中、前記第３の素子領域に第３のウェルを、前記第５の素子領域に第５のウェルを前記第３のウェルが前記第２のウェルに隣接するように、また前記第５のウェルが前記第４のウェルに隣接するように形成する工程と、
    前記誘電体膜および前記第１のゲート絶縁膜を、前記シリコン基板上の前記第２〜第５の素子領域から除去する工程と、
    前記第２〜第５の素子領域上に、第２のゲート絶縁膜を成長する工程と、
    前記第４および第５の素子領域上において前記第２のゲート絶縁膜を選択的に除去する工程と、
    前記第４および第５の素子領域上に、前記第２のゲート絶縁膜よりも膜厚の薄い第３のゲート絶縁膜を成長する工程と、
    前記誘電体膜、および前記第２および第３のゲート絶縁膜上に第２の導電体膜を成長する工程と、
    前記第２の導電体膜をパターニングし、前記第１の素子領域に不揮発性メモリのコントロールゲートを、また前記第２〜第５の素子領域に周辺トランジスタのゲート電極を形成する工程と、を含むことを特徴とする半導体集積回路装置の製造方法。
  8. 前記第１のウェルと前記第２のウェルと前記第４のウェルとは同時に形成されることを特徴とする請求項７記載の半導体集積回路装置の製造方法。
  9. 前記第３および第５のウェルは同時に形成されることを特徴とする請求項７記載の半導体集積回路装置の製造方法。
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