JPH06327237A

JPH06327237A - 半導体装置

Info

Publication number: JPH06327237A
Application number: JP5081460A
Authority: JP
Inventors: Toshihiro Nakamoto; 敏弘中本; Toshio Maeda; 敏夫前田; Tsuneo Ito; 恒夫伊藤
Original assignee: Hitachi Device Engineering Co Ltd; Hitachi Ltd; Hitachi Consumer Electronics Co Ltd
Current assignee: Hitachi Ltd; Hitachi Consumer Electronics Co Ltd; Japan Display Inc
Priority date: 1993-03-16
Filing date: 1993-03-16
Publication date: 1994-11-25

Abstract

(57)【要約】（修正有）【目的】高電圧発生回路及び基板電圧発生回路が近接
配置される場合でも、少数キャリアの発生を抑制し、メ
モリセルの情報保持特性の劣化を防止する。【構成】パルス信号Ｐ１及びＰ２を同一の発振回路に
より形成し、内部ノードｎ１の立ち上がりにともなう正
電荷のチャージポンプ動作と内部ノードｎ３の立ち下が
りにともなう負電荷のチャージポンプ動作を互いに重な
り合うことなく異なるタイミングで行わせる。これによ
り、高電圧ＶＣＨを形成する高電圧発生回路と基板電圧
ＶＢＢを形成する基板電圧発生回路が近接配置される場
合でも、高電圧発生回路のチャージポンプ容量の一方の
電極つまり内部ノードｎ１の電位が押し上げられること
にともなう基板電圧発生回路のチャージポンプ容量の他
方の電極つまり内部ノードｎ４の直下における基板電圧
ＶＢＢＷの上昇を防止することができ少数キャリアの発
生を抑制することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体装置に関し、例
えば、高電圧発生回路及び基板電圧発生回路を備えるダ
イナミック型ＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭ
ｅｍｏｒｙ：ランダムアクセスメモリ）等に利用して特
に有効な技術に関する。

【０００２】

【従来の技術】その絶対値が回路の電源電圧を超える所
定の正電位のワード線選択電圧を指定されたワード線に
選択的に伝達することでワード線選択動作を高速に行い
うるいわゆるスタティックワード線選択方式があり、ス
タティックワード線選択方式を採るダイナミック型ＲＡ
Ｍ等がある。このとき、ダイナミック型ＲＡＭ等は、チ
ャージポンプ容量を含み回路の電源電圧をもとに上記ワ
ード線選択電圧として供される所定の高電圧を形成する
高電圧発生回路を内蔵する。

【０００３】一方、ダイナミック型ＲＡＭ等がＭＯＳＦ
ＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃ
ｔｏｒＦｉｅｌｄＥｆｆｃｔＴｒａｎｓｉｓｔｏ
ｒ：金属酸化物半導体型電界効果トランジスタ。この明
細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果ト
ランジスタの総称とする）を基本に構成されるとき、半
導体基板に適当な負電位の基板電圧（基板バックバイア
ス電圧）を与えることにより半導体基板と各回路素子と
の間の寄生容量を制御して、ダイナミック型ＲＡＭ等の
動作を安定化する方法が公知である。このとき、ダイナ
ミック型ＲＡＭ等は、チャージポンプ容量を含み回路の
電源電圧をもとに上記負電位の基板電圧を形成する基板
電圧発生回路を内蔵する。

【０００４】スタティックワード線選択方式を採りかつ
高電圧発生回路及び基板電圧発生回路を備えるダイナミ
ック型ＲＡＭについて、例えば、特開平３−２１４６６
９号公報等に記載されている。

【０００５】

【発明が解決しようとする課題】上記ダイナミック型Ｒ
ＡＭ等において、高電圧発生回路ＶＣＨＧは、図３に例
示されるように、その一方の電極の電位がインバータＶ
３により周期的に電源電圧ＶＣＣに押し上げられること
で高電圧供給点ＶＣＨに対して正の電荷を送り込むチャ
ージポンプ容量Ｃ１を含み、基板電圧発生回路ＶＢＢＧ
は、その一方の電極の電位がインバータＶ６により周期
的に接地電位ＶＳＳに引き下げられることで基板電圧供
給点ＶＢＢに対して負の電荷を送り込むチャージポンプ
容量Ｃ２を含む。これらのチャージポンプ容量Ｃ１及び
Ｃ２はともにいわゆるウェル容量からなり、図５に例示
されるように、Ｎウェル領域ＮＷＥＬＬ１に形成される
一対のＮ型拡散層ＮＤ１及びＮＤ２あるいはゲート層Ｆ
Ｇ２をその一方の電極とし、ゲート層ＦＧ１あるいはＮ
ウェル領域ＮＷＥＬＬ２に形成される一対のＮ型拡散層
ＮＤ３及びＮＤ４をその他方の電極とする。

【０００６】ところが、集積回路の微細化・高集積化が
進むにしたがって、上記ダイナミック型ＲＡＭ等には次
のような問題点が生じることが本願発明者等によって明
らかとなった。すなわち、高電圧発生回路及び基板電圧
発生回路を備える従来のダイナミック型ＲＡＭ等では、
高電圧発生回路ＶＣＨＧのチャージポンプ容量Ｃ１によ
るチャージポンプ動作を制御するためのパルス信号Ｐ１
と基板電圧発生回路ＶＢＢＧのチャージポンプ容量Ｃ２
によるチャージポンプ動作を制御するためのパルス信号
Ｐ２との間に、特定の位相関係を有しない。また、チャ
ージポンプ容量Ｃ１の一方の電極となるＮウェル領域Ｎ
ＷＥＬＬ１とチャージポンプ容量Ｃ２の他方の電極とな
るＮウェル領域ＮＷＥＬＬ２は、図５に示されるよう
に、それぞれ対応する寄生容量Ｃｓ１及びＣｓ２を介し
て、基板電圧ＶＢＢを受けるＰ型半導体基板ＰＳＵＢに
結合される。

【０００７】このため、図２に例示されるように、特に
高電圧発生回路ＶＣＨＧ及び基板電圧発生回路ＶＢＢＧ
が近接して配置され、しかも、図６に例示されるよう
に、パルス信号Ｐ１及びＰ２の位相が互いに反転しあう
形で相関を有しチャージポンプ容量Ｃ１及びＣ２による
チャージポンプ動作が同時に行われる場合には、チャー
ジポンプ容量Ｃ１の一方の電極つまりＮウェル領域ＮＷ
ＥＬＬ１が電源電圧ＶＣＣに押し上げられることで、チ
ャージポンプ容量Ｃ２の他方の電極つまりＮウェル領域
ＮＷＥＬＬ２の直下における基板電圧ＶＢＢＷが、寄生
容量Ｃｓ１及び基板抵抗Ｒｓを介して平均基板電位ＶＢ
Ｂつまり−ＶＣＣ＋２Ｖｔｈｎ（ここで、Ｖｔｈｎは、
ＮチャンネルＭＯＳＦＥＴのしきい値電圧を示す。以下
同様）より高い電位に押し上げられる。このとき、チャ
ージポンプ容量Ｃ２の他方の電極つまりＮウェル領域Ｎ
ＷＥＬＬ２は、同時に行われるチャージポンプ動作によ
って−ＶＣＣ＋Ｖｔｈｎまで引き下げられる。したがっ
て、Ｐ型半導体基板ＰＳＵＢ及びＮウェル領域ＮＷＥＬ
Ｌ２からなるＰＮ接合部がその拡散電位を超えて順バイ
アス状態となり、Ｎウェル領域ＮＷＥＬＬ２からＰ型半
導体基板ＰＳＵＢに向かって少数キャリアつまり電子の
注入が行われる。この結果、高電圧発生回路ＶＣＨＧ及
び基板電圧発生回路ＶＢＢＧに近接して配置されるメモ
リセルの情報保持特性が劣化し、ダイナミック型ＲＡＭ
の信頼性が損なわれる。また、これに対処しようとした
場合、高電圧発生回路ＶＣＨＧ及び基板電圧発生回路Ｖ
ＢＢＧを互いに影響を及ぼすことのない離れた位置に配
置しなくてはならず、結果的にダイナミック型ＲＡＭの
基板配置に制約を与えるものとなる。

【０００８】この発明の目的は、高電圧発生回路及び基
板電圧発生回路が近接配置される場合でも、少数キャリ
アの発生を抑制しメモリセルの情報保持特性の劣化を防
止しうるダイナミック型ＲＡＭ等を提供することにあ
る。この発明の他の目的は、その基板配置に制約を与え
ることなく、高電圧発生回路及び基板電圧発生回路を備
えるダイナミック型ＲＡＭ等の信頼性を高めることにあ
る。

【０００９】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、高電圧発生回路及び基板電圧
発生回路を備えるダイナミック型ＲＡＭ等において、高
電圧発生回路のチャージポンプ容量によるチャージポン
プ動作を制御する第１のパルス信号と、基板電圧発生回
路のチャージポンプ容量によるチャージポンプ動作を制
御する第２のパルス信号とを同一の発振回路によって形
成し、これらのチャージポンプ容量によるチャージポン
プ動作を互いに重なり合うことなく異なるタイミングで
行わせる。

【００１１】

【作用】上記手段によれば、高電圧発生回路及び基板電
圧発生回路が近接配置される場合でも、高電圧発生回路
のチャージポンプ容量の一方の電極の電位が押し上げら
れることにともなう基板電圧発生回路のチャージポンプ
容量の他方の電極の直下における基板電圧の上昇を防止
することができる。この結果、少数キャリアの発生を抑
制し、メモリセルの情報保持特性の劣化を防止すること
ができるため、その基板配置に制約を与えることなく、
高電圧発生回路及び基板電圧発生回路を備えるダイナミ
ック型ＲＡＭ等の信頼性を高めることができる。

【００１２】

【実施例】図１には、この発明が適用されたダイナミッ
ク型ＲＡＭの一実施例のブロック図が示され、図２に
は、その一実施例の基板配置図が示されている。これら
の図をもとに、まずこの実施例のダイナミック型ＲＡＭ
の構成及び動作ならびに基板レイアウトの概要について
説明する。

【００１３】図１において、この実施例のダイナミック
型ＲＡＭは、半導体基板面の大半を占めて配置されるメ
モリアレイＭＡＲＹをその基本構成要素とする。メモリ
アレイＭＡＲＹは、同図の垂直方向に平行して配置され
る複数のワード線と、水平方向に平行して配置される複
数組の相補ビット線とを含む。これらのワード線及び相
補ビット線の交点には、情報蓄積キャパシタ及びアドレ
ス選択ＭＯＳＦＥＴからなる多数のダイナミックメモリ
セルが格子状に配置される。

【００１４】メモリアレイＭＡＲＹを構成する複数のワ
ード線は、ＸアドレスデコーダＸＤに結合され、択一的
に選択状態とされる。ＸアドレスデコーダＸＤには、Ｘ
アドレスバッファＸＢからｉ＋１ビットの内部アドレス
信号Ｘ０〜Ｘｉが供給されるとともに、タイミング発生
回路ＴＧから内部制御信号ＸＤＧが供給され、高電圧発
生回路ＶＣＨＧからその絶対値が電源電圧ＶＣＣを超え
る所定の高電圧ＶＣＨが供給される。また、Ｘアドレス
バッファＸＢには、アドレス入力端子Ａ０〜Ａｉを介し
てＸアドレス信号ＡＸ０〜ＡＸｉが時分割的に供給さ
れ、タイミング発生回路ＴＧから内部制御信号ＸＬが供
給される。この実施例において、電源電圧ＶＣＣは、特
に制限されないが、＋３．３Ｖのような正電位とされ、
高電圧ＶＣＨは、電源電圧ＶＣＣより高い＋５Ｖのよう
な正電位とされる。

【００１５】ＸアドレスバッファＸＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＸアドレス信号ＡＸ
０〜ＡＸｉを内部制御信号ＸＬに従って取り込み、保持
するとともに、これらのＸアドレス信号をもとに内部ア
ドレス信号Ｘ０〜Ｘｉを形成して、Ｘアドレスデコーダ
ＸＤに供給する。また、ＸアドレスデコーダＸＤは、内
部制御信号ＸＤＧがハイレベルとされることで選択的に
動作状態とされ、内部アドレス信号Ｘ０〜Ｘｉをデコー
ドして、メモリアレイＭＡＲＹの対応する１本のワード
線に上記高電圧ＶＣＨを選択的に伝達し、このワード線
を択一的に選択状態とする。これにより、この実施例の
ダイナミック型ＲＡＭは、いわゆるスタティックワード
線選択方式を採るものとなる。

【００１６】次に、メモリアレイＭＡＲＹを構成する複
数組の相補ビット線は、センスアンプＳＡの対応する単
位回路に結合される。センスアンプＳＡには、タイミン
グ発生回路ＴＧから内部制御信号ＰＡが供給される。

【００１７】センスアンプＳＡは、メモリアレイＭＡＲ
Ｙの各相補ビット線に対応して設けられる複数の単位回
路を含み、これらの単位回路のそれぞれは、一対のＣＭ
ＯＳインバータが交差接続されてなる単位増幅回路と、
メモリアレイＭＡＲＹの対応する相補ビット線と相補共
通データ線ＣＤ＊（ここで、例えば非反転共通データ線
ＣＤと反転共通データ線ＣＤＢとをあわせて相補ビット
線ＣＤ＊のように＊を付して表す。また、それが有効と
されるとき選択的にロウレベルとされるいわゆる反転信
号等については、その名称の末尾にＢを付して表す。以
下同様）との間に設けられる一対のスイッチＭＯＳＦＥ
Ｔとを含む。このうち、各単位回路の単位増幅回路に
は、内部制御信号ＰＡに従って選択的にオン状態とされ
る一対の駆動ＭＯＳＦＥＴを介して、回路の電源電圧及
び接地電位が選択的に供給される。また、各対のスイッ
チＭＯＳＦＥＴのゲートはそれぞれ共通結合され、Ｙア
ドレスデコーダＹＤから対応するビット線選択信号が供
給される。

【００１８】センスアンプＳＡの各単位回路を構成する
単位増幅回路は、内部制御信号ＰＡがハイレベルとされ
ることで選択的にかつ一斉に動作状態とされ、メモリア
レイＭＡＲＹの選択されたワード線に結合される複数の
メモリセルから対応する相補ビット線を介して出力され
る微小読み出し信号を増幅して、ハイレベル又はロウレ
ベルの２値読み出し信号とする。一方、各単位回路を構
成するスイッチＭＯＳＦＥＴは、対応するビット線選択
信号がハイレベルとされることで選択的にオン状態とさ
れ、メモリアレイＭＡＲＹの対応する１組の相補ビット
線と相補共通データ線ＣＤ＊とを選択的に接続状態とす
る。

【００１９】ＹアドレスデコーダＹＤには、Ｙアドレス
バッファＹＢからｉ＋１ビットの内部アドレス信号Ｙ０
〜Ｙｉが供給され、タイミング発生回路ＴＧから内部制
御信号ＹＤＧが供給される。また、Ｙアドレスバッファ
ＹＢには、アドレス入力端子Ａ０〜Ａｉを介してＹアド
レス信号ＡＹ０〜ＡＹｉが時分割的に供給され、タイミ
ング発生回路ＴＧから内部制御信号ＹＬが供給される。

【００２０】ＹアドレスバッファＹＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＹアドレス信号ＡＹ
０〜ＡＹｉを内部制御信号ＹＬに従って取り込み、保持
するとともに、これらのＹアドレス信号をもとに内部ア
ドレス信号Ｙ０〜Ｙｉを形成して、Ｙアドレスデコーダ
ＹＤに供給する。ＹアドレスデコーダＹＤは、内部制御
信号ＹＤＧがハイレベルとされることで選択的に動作状
態とされ、内部アドレス信号Ｙ０〜Ｙｉをデコードし
て、対応するビット線選択信号を択一的にハイレベルと
する。これらのビット選択信号は、前述のように、セン
スアンプＳＡの対応するスイッチＭＯＳＦＥＴ対のゲー
トに供給される。

【００２１】ところで、この実施例のダイナミック型Ｒ
ＡＭは、いわゆるシェアドセンス方式を採る。このた
め、センスアンプＳＡは、図２に示されるように、実際
には８個のセンスアンプＳＡ００及びＳＡ０１，ＳＡ１
０及びＳＡ１１，ＳＡ２０及びＳＡ２１ならびにＳＡ３
０及びＳＡ３１に分割配置され、メモリアレイＭＡＲＹ
は、これらのセンスアンプをはさむように８対のメモリ
アレイＭＡＲＹ００及びＭＡＲＹ０１ないしＭＡＲＹ３
２及びＭＡＲＹ３３に分割される。Ｘアドレスデコーダ
ＸＤは、各メモリアレイに対応して８対のＸアドレスデ
コーダＸＤ００及びＸＤ０１ないしＸＤ３２及びＸＤ３
３に分割配置され、ＹアドレスデコーダＹＤは、２個の
センスアンプつまりは４個のメモリアレイに対応すべく
４個のＹアドレスデコーダＹＤ０〜ＹＤ３に分割配置さ
れる。Ｐ型半導体基板ＰＳＵＢの縦及び横の中心線に近
接する部分には、ＸアドレスバッファＸＢ，Ｙアドレス
バッファＹＢ，データ入出力回路ＩＯ及びタイミング発
生回路ＴＧを含む間接周辺回路ＰＣが配置される。な
お、この実施例のダイナミック型ＲＡＭは、いわゆるＬ
ＯＣ（ＬｅａｄＯｎＣｈｉｐ：リードオンチップ）
パッケージ形態を採り、上記間接周辺回路ＰＣには、半
導体基板ＰＳＵＢの縦の中心線に沿って直線状に配置さ
れた多数のボンディングパッドが含まれる。

【００２２】メモリアレイＭＡＲＹの指定された相補ビ
ット線が選択的に接続される相補共通データ線ＣＤ＊
は、データ入出力回路ＩＯに結合される。データ入出力
回路ＩＯは、図示されないライトアンプ及びメインアン
プならびにデータ入力バッファ及びデータ出力バッファ
を含む。このうち、ライトアンプの出力端子ならびにメ
インアンプの入力端子は、相補共通データ線ＣＤ＊に共
通結合される。ライトアンプの入力端子は、データ入力
バッファの出力端子に結合され、データ入力バッファの
入力端子はデータ入力端子Ｄｉｎに結合される。また、
メインアンプの出力端子は、データ出力バッファの入力
端子に結合され、データ出力バッファの出力端子は、デ
ータ出力端子Ｄｏｕｔに結合される。

【００２３】データ入出力回路ＩＯのデータ入力バッフ
ァは、ダイナミック型ＲＡＭが書き込みモードで選択状
態とされるとき、データ入力端子Ｄｉｎを介して供給さ
れる書き込みデータを取り込み、ライトアンプに伝達す
る。この書き込みデータは、ライトアンプによって所定
の相補書き込み信号とされた後、相補共通データ線ＣＤ
＊を介してメモリアレイＭＡＲＹの選択された１個のメ
モリセルに書き込まれる。一方、データ入出力回路ＩＯ
のメインアンプは、ダイナミック型ＲＡＭが読み出しモ
ードで選択状態とされるとき、メモリアレイＭＡＲＹの
選択されたメモリセルから相補共通データ線ＣＤ＊を介
して出力される２値読み出し信号をさらに増幅して、デ
ータ出力バッファに伝達する。この読み出しデータは、
データ出力バッファからデータ出力端子Ｄｏｕｔを介し
て外部送出される。

【００２４】タイミング発生回路ＴＧは、外部から起動
制御信号として供給されるロウアドレスストローブ信号
ＲＡＳＢ，カラムアドレスストローブ信号ＣＡＳＢ及び
ライトイネーブル信号ＷＥＢをもとに上記各種の内部制
御信号を選択的に形成し、ダイナミック型ＲＡＭの各部
に供給する。

【００２５】この実施例のダイナミック型ＲＡＭは、さ
らに、高電圧発生回路ＶＣＨＧ（第１の内部電圧発生回
路）及び基板電圧発生回路ＶＢＢＧ（第２の内部電圧発
生回路）と、これらの内部電圧発生回路にパルス信号Ｐ
１（第１のパルス信号）及びＰ２（第２のパルス信号）
を供給する発振回路ＯＳＣとを備える。このうち、発振
回路ＯＳＣは、特に制限されないが、奇数個のインバー
タが環状に結合されてなるいわゆるリングオシレータを
含み、同一の周波数とされかつ互いに所定の位相関係を
有するパルス信号Ｐ１及びＰ２を形成して、高電圧発生
回路ＶＣＨＧ及び基板電圧発生回路ＶＢＢＧにそれぞれ
供給する。

【００２６】一方、高電圧発生回路ＶＣＨＧは、後述す
るように、所定のチャージポンプ容量Ｃ１（第１のチャ
ージポンプ容量）を含み、パルス信号Ｐ１に従ってチャ
ージポンプ容量Ｃ１によるチャージポンプ動作を繰り返
して前記高電圧ＶＣＨを形成し、ＸアドレスデコーダＸ
Ｄに供給する。また、基板電圧発生回路ＶＢＢＧは、後
述するように、所定のチャージポンプ容量Ｃ２（第２の
チャージポンプ容量）を含み、パルス信号Ｐ２に従って
チャージポンプ容量Ｃ２によるチャージポンプ動作を繰
り返して所定の負電位の基板電圧ＶＢＢを形成し、Ｐ型
半導体基板ＰＳＵＢに供給する。なお、発振回路ＯＳＣ
ならびに高電圧発生回路ＶＣＨＧ及び基板電圧発生回路
ＶＢＢＧは、図２に示されるように、Ｐ型半導体基板Ｐ
ＳＵＢの中央部右側に近接して配置される。また、高電
圧発生回路ＶＣＨＧにより形成される高電圧ＶＣＨは、
金属配線層からなる高電圧供給線ＳＶＨを介してＸアド
レスデコーダＸＤ００〜ＸＤ３３に供給され、基板電圧
発生回路ＶＢＢＧにより形成される基板電圧ＶＢＢは、
半導体基板面の四辺に沿って形成されたガードリングＧ
Ｒを介してＰ型半導体基板ＰＳＵＢに供給される。

【００２７】図３には、図１のダイナミック型ＲＡＭに
含まれる高電圧発生回路ＶＣＨＧ及び基板電圧発生回路
ＶＢＢＧの一実施例の回路図が示されている。また、図
４には、図３の高電圧発生回路ＶＣＨＧ及び基板電圧発
生回路ＶＢＢＧの一実施例の信号波形図が示され、図５
には、その一実施例の部分的な断面構造図が示されてい
る。これらの図をもとに、この実施例のダイナミック型
ＲＡＭに含まれる高電圧発生回路ＶＣＨＧ及び基板電圧
発生回路ＶＢＢＧの具体的構成及び動作ならびにその特
徴について説明する。なお、図３において、そのチャン
ネル（バックゲート）部に矢印が付されるＭＯＳＦＥＴ
はＰチャンネル型であって、矢印の付されないＮチャン
ネルＭＯＳＦＥＴと区別して示される。

【００２８】図４において、高電圧発生回路ＶＣＨＧ
は、特に制限されないが、その入力端子に前記発振回路
ＯＳＣによって形成されるパルス信号Ｐ１を受けるイン
バータＶ１を含む。このインバータＶ１の出力信号は、
直列形態とされる２個のインバータＶ２及びＶ３を介し
て、チャージポンプ容量Ｃ１の一方の電極つまり内部ノ
ードｎ１に伝達される。チャージポンプ容量Ｃ１の他方
の電極つまり内部ノードｎ２は、ＮチャンネルＭＯＳＦ
ＥＴＮ１を介して電源電圧ＶＣＣに結合されるととも
に、ＮチャンネルＭＯＳＦＥＴＮ２を介して高電圧供給
点ＶＣＨに結合される。ＭＯＳＦＥＴＮ１及びＮ２のゲ
ートは、それぞれのドレインに共通結合される。これに
より、ＭＯＳＦＥＴＮ１は、そのカソードを内部ノード
ｎ２に向ける形でダイオード形態とされ、ＭＯＳＦＥＴ
Ｎ２は、そのカソードを高電圧供給点ＶＣＨに向ける形
でダイオード形態とされる。

【００２９】高電圧発生回路ＶＣＨＧは、さらに、高電
圧供給点ＶＣＨ及び接地電位ＶＳＳ間に直列形態に設け
られる合計５個のＰチャンネルＭＯＳＦＥＴＰ１〜Ｐ４
ならびにＮチャンネルＭＯＳＦＥＴＮ３を含む。このう
ち、ＭＯＳＦＥＴＰ１〜Ｐ３は、ゲート及びドレインが
それぞれ共通結合されるため、そのアノードを高電圧供
給点ＶＣＨに向ける形でダイオード形態とされる。ま
た、ＭＯＳＦＥＴＰ４のゲートは、ＭＯＳＦＥＴＮ３の
ゲートに共通結合された後、電源電圧ＶＣＣに結合され
る。これにより、ＭＯＳＦＥＴＰ１〜Ｐ４ならびにＮ３
は、高電圧供給点ＶＣＨにおける高電圧ＶＣＨの電位が
電源電圧ＶＣＣよりＰチャンネルＭＯＳＦＥＴのしきい
値電圧Ｖｔｈｐの４倍以上高くなったことを条件に選択
的にオン状態となり、高電圧ＶＣＨの電位をＶＣＣ＋４
Ｖｔｈｐに制限するクランプ回路として作用する。高電
圧ＶＣＨは、前述のように、ＸアドレスデコーダＸＤつ
まりＸアドレスデコーダＸＤ００〜ＸＤ３３に供給され
る。

【００３０】この実施例において、高電圧発生回路ＶＣ
ＨＧを構成するチャージポンプ容量Ｃ１は、ウェル容量
からなり、図５に示されるように、Ｐ型半導体基板ＰＳ
ＵＢの表面近くに形成されたＮウェル領域ＮＷＥＬＬ１
と、このウェル領域に形成された一対のＮ型拡散層ＮＤ
１及びＮＤ２をその一方の電極とする。Ｎ型拡散層ＮＤ
１及びＮＤ２の外側には、所定の絶縁膜つまりロコスＬ
１及びＬ２がそれぞれ形成され、Ｎウェル領域ＮＷＥＬ
Ｌ１の上層には、所定の絶縁膜をはさんでチャージポン
プ容量Ｃ１の他方の電極となるポリシリコン等のゲート
層ＦＧ１が形成される。チャージポンプ容量Ｃ１の一方
の電極の引き出し端子となるＮ型拡散層ＮＤ１及びＮＤ
２は、所定の金属配線層を介して共通結合された後、イ
ンバータＶ３の出力端子に結合される。また、チャージ
ポンプ容量Ｃ１の他方の電極となるゲート層ＦＧ１は、
所定の金属配線層を介してＭＯＳＦＥＴＮ１のソースな
らびにＭＯＳＦＥＴＮ２のゲート及びドレインに結合さ
れる。

【００３１】一方、パルス信号Ｐ１は、図４に示される
ように、そのハイレベルとされる期間がロウレベルとさ
れる期間に比べて長い所定のパルス信号とされ、パルス
信号Ｐ２は、そのハイレベルとされる期間がロウレベル
とされる期間に比べて短い所定のパルス信号とされる。
パルス信号Ｐ１及びＰ２は、実質的には同相とされる
が、パルス信号Ｐ１のロウレベルとされる期間はパルス
信号Ｐ２のロウレベルとされる期間に完全に包含され、
パルス信号Ｐ１のハイレベルとされる期間はパルス信号
Ｐ２のハイレベルとされる期間を完全に包含する。

【００３２】パルス信号Ｐ１がハイレベルとされると
き、チャージポンプ容量Ｃ１の一方の電極つまり内部ノ
ードｎ１は、接地電位ＶＳＳつまり０Ｖのようなロウレ
ベルとされる。これにより、チャージポンプ容量Ｃ１の
他方の電極つまり内部ノードｎ２は、そのチャージポン
プ作用によって引き下げられるが、電源電圧ＶＣＣとの
間に設けられたダイオード形態のＭＯＳＦＥＴＮ１のク
ランプ作用によってＶＣＣ−Ｖｔｈｎのようなやや低い
ハイレベルにクランプされる。このとき、ダイオード形
態とされるもう１個のＭＯＳＦＥＴＮ２は逆バイアス状
態となり、高電圧ＶＣＨは内部ノードｎ２の電位の影響
を受けない。

【００３３】ここで、パルス信号Ｐ１がロウレベルに変
化されると、内部ノードｎ１は電源電圧ＶＣＣのような
ハイレベルに変化され、内部ノードｎ２はチャージポン
プ容量Ｃ１のチャージポンプ作用によって２ＶＣＣ−Ｖ
ｔｈｎのような高いハイレベルに押し上げられる。この
とき、ダイオード形態とされるＭＯＳＦＥＴＮ１は逆バ
イアス状態となってオフ状態とされるが、もう１個のＭ
ＯＳＦＥＴＮ２は順バイアス状態となってオン状態とさ
れる。このため、高電圧供給点ＶＣＨにはＭＯＳＦＥＴ
Ｎ２を介して正の電荷が送り込まれ、その電位は、内部
ノードｎ２の電位よりＭＯＳＦＥＴＮ２のしきい値電圧
分だけ低い所定の正電位つまり２ＶＣＣ−２Ｖｔｈｎに
なろうとする。しかし、前述のように、高電圧供給点Ｖ
ＣＨ及び接地電位ＶＳＳ間にはＭＯＳＦＥＴＰ１〜Ｐ４
ならびにＮ３からなるクランプ回路が設けられるため、
高電圧ＶＣＨの電位はＶＣＣ＋４Ｖｔｈｐでクランプさ
れる。このように、パルス信号Ｐ１に従ってチャージポ
ンプ容量Ｃ１によるチャージポンプ動作が繰り返される
ことで、高電圧供給点ＶＣＨにはほぼＶＣＣ＋４Ｖｔｈ
ｐに相当する＋５Ｖのような高電圧ＶＣＨが得られるも
のとなる。

【００３４】次に、基板電圧発生回路ＶＢＢＧは、その
入力端子にパルス信号Ｐ２を受けるインバータＶ４を含
む。このインバータＶ４の出力信号は、直列形態とされ
る２個のインバータＶ５及びＶ６を介して、チャージポ
ンプ容量Ｃ２の一方の電極つまり内部ノードｎ３に伝達
される。チャージポンプ容量Ｃ２の他方の電極つまり内
部ノードｎ４は、ＮチャンネルＭＯＳＦＥＴＮ４を介し
て接地電位ＶＳＳに結合されるとともに、Ｎチャンネル
ＭＯＳＦＥＴＮ５を介して基板電圧供給点ＶＢＢに結合
される。ＭＯＳＦＥＴＮ４及びＮ５のゲートは、それぞ
れのドレインに共通結合される。これにより、ＭＯＳＦ
ＥＴＮ４は、そのアノードを内部ノードｎ４に向ける形
でダイオード形態とされ、ＭＯＳＦＥＴＮ５は、そのア
ノードを基板電圧供給点ＶＢＢに向ける形でダイオード
形態とされる。

【００３５】この実施例において、基板電圧発生回路Ｖ
ＢＢＧを構成するチャージポンプ容量Ｃ２は、ウェル容
量からなり、図５に示されるように、Ｐ型半導体基板Ｐ
ＳＵＢの表面近くに形成されたＮウェル領域ＮＷＥＬＬ
２と、このウェル領域に形成された一対のＮ型拡散層Ｎ
Ｄ３及びＮＤ４をその一方の電極とする。また、Ｎ型拡
散層ＮＤ３及びＮＤ４の外側には、ロコスＬ３及びＬ４
が形成され、Ｎウェル領域ＮＷＥＬＬ２の上層には、所
定の絶縁膜をはさんで、チャージポンプ容量Ｃ２の他方
の電極となるゲート層ＦＧ２が形成される。

【００３６】基板電圧発生回路ＶＢＢＧを構成するチャ
ージポンプ容量Ｃ２の一方の電極となるゲート層ＦＧ２
は、所定の金属配線層を介してインバータＶ６の出力端
子に結合される。また、チャージポンプ容量Ｃ２の他方
の電極の引き出し端子となるＮ型拡散層ＮＤ３及びＮＤ
４は、所定の金属配線層を介して共通結合された後、Ｍ
ＯＳＦＥＴＮ４のゲート及びドレインならびにＭＯＳＦ
ＥＴＮ５のソースに結合される。

【００３７】パルス信号Ｐ２がロウレベルとされると
き、チャージポンプ容量Ｃ２の一方の電極つまり内部ノ
ードｎ３は、電源電圧ＶＣＣのようなハイレベルとされ
る。これにより、チャージポンプ容量Ｃ２の他方の電極
つまり内部ノードｎ４は、そのチャージポンプ作用によ
って押し上げられるが、接地電位ＶＳＳとの間に設けら
れたダイオード形態のＭＯＳＦＥＴＮ４のクランプ作用
によってＶｔｈｎのようなやや高いロウレベルにクラン
プされる。このとき、ダイオード形態とされるもう１個
のＭＯＳＦＥＴＮ５は逆バイアス状態となり、基板電圧
供給点ＶＢＢにおける基板電圧ＶＢＢは内部ノードｎ４
の電位の影響を受けない。

【００３８】ここで、パルス信号Ｐ２がハイレベルに変
化されると、内部ノードｎ３は接地電位ＶＳＳのような
ロウレベルに変化され、内部ノードｎ４はチャージポン
プ容量Ｃ２のチャージポンプ作用によって−ＶＣＣ＋Ｖ
ｔｈｎのような低いロウレベルに引き下げられる。この
とき、ダイオード形態とされるＭＯＳＦＥＴＮ４は逆バ
イアス状態となってオフ状態とされるが、もう１個のＭ
ＯＳＦＥＴＮ５は順バイアス状態となってオン状態とさ
れる。このため、基板電圧供給点ＶＢＢにはＭＯＳＦＥ
ＴＮ５を介して負電荷が送り込まれ、これによってその
電位は、内部ノードｎ４の電位よりもＭＯＳＦＥＴＮ５
のしきい値電圧分だけ高い所定の負電位つまり−ＶＣＣ
＋２Ｖｔｈｎとされる。このように、パルス信号Ｐ２に
従ってチャージポンプ容量Ｃ２によるチャージポンプ動
作が繰り返されることで、基板電圧供給点ＶＢＢにはほ
ぼ−ＶＣＣ＋２Ｖｔｈｎのような負電位の基板電圧ＶＢ
Ｂが得られるものとなる。

【００３９】なお、基板電圧発生回路ＶＢＢＧのチャー
ジポンプ容量Ｃ２によるチャージポンプ動作を制御する
パルス信号Ｐ２は、前述のように、高電圧発生回路ＶＣ
ＨＧのチャージポンプ容量Ｃ１によるチャージポンプ動
作を制御するパルス信号Ｐ１と実質的に同相とされ、し
かもそのハイレベルとされる期間はパルス信号Ｐ１のハ
イレベルとされる期間に完全に包含され、そのロウレベ
ルとされる期間はパルス信号Ｐ１のロウレベルとされる
期間を完全に包含する。このため、チャージポンプ容量
Ｃ２による負電荷のチャージポンプ動作は、チャージポ
ンプ容量Ｃ１による正電荷のチャージポンプ動作とは実
質的に１８０度位相がずれた状態で、互いに重なり合う
ことなく異なるタイミングで行われるものとなる。

【００４０】ところで、高電圧発生回路ＶＣＨＧ及び基
板電圧発生回路ＶＢＢＧは、前述のように、Ｐ型半導体
基板ＰＳＵＢの中央部右側に近接して配置される。ま
た、高電圧発生回路ＶＣＨＧを構成するチャージポンプ
容量Ｃ１の一方の電極となるＮウェル領域ＮＷＥＬＬ１
は、図５に示されるように、寄生容量Ｃｓ１を介してＰ
型半導体基板ＰＳＵＢに結合され、基板電圧発生回路Ｖ
ＢＢＧを構成するチャージポンプ容量Ｃ２の他方の電極
となるＮウェル領域ＮＷＥＬＬ２も、寄生容量Ｃｓ２を
介してＰ型半導体基板ＰＳＵＢに結合される。したがっ
て、チャージポンプ容量Ｃ１によるチャージポンプ動作
が行われるとき、すなわちチャージポンプ容量Ｃ１の一
方の電極つまり内部ノードｎ１となるＮウェル領域ＮＷ
ＥＬＬ１が電源電圧ＶＣＣに押し上げられるとき、チャ
ージポンプ容量Ｃ２の他方の電極つまり内部ノードｎ４
となるＮウェル領域ＮＷＥＬＬ２の直下における基板電
圧ＶＢＢＷは、図４に示されるように、Ｎウェル領域Ｎ
ＷＥＬＬ１のハイレベルが寄生容量Ｃｓ１及び基板抵抗
Ｒｓを介して伝達されるためにＰ型半導体基板ＰＳＵＢ
における平均的な基板電圧ＶＢＢより高いレベルに押し
上げられる。

【００４１】ところが、この実施例のダイナミック型Ｒ
ＡＭでは、前述のように、パルス信号Ｐ１及びＰ２が実
質的に同相とされ、チャージポンプ容量Ｃ１による正電
荷のチャージポンプ動作とチャージポンプ容量Ｃ２によ
る負電荷のチャージポンプ動作が１８０度の位相差をも
って交互に行われる。このため、Ｎウェル領域ＮＷＥＬ
Ｌ２の直下における基板電圧ＶＢＢＷが平均的な基板電
圧ＶＢＢより高いレベルに押し上げられるときには、チ
ャージポンプ容量Ｃ２の他方の電極つまり内部ノードｎ
４となるＮウェル領域ＮＷＥＬＬ２はＶｔｈｎのような
ハイレベルとされ、チャージポンプ容量Ｃ２による負電
荷のチャージポンプ動作が行われるときには、Ｎウェル
領域ＮＷＥＬＬ２の直下における基板電圧ＶＢＢＷは、
その寄生容量Ｃｓ１によるチャージポンプ作用とチャー
ジポンプ容量Ｃ１の一方の電極つまりＮウェル領域ＮＷ
ＥＬＬ１がＶＣＣ−Ｖｔｈｎのようなロウレベルに引き
下げられることにともなう寄生容量Ｃｓ１のチャージポ
ンプ作用とによって逆に低くされる。したがって、Ｐ型
半導体基板ＰＳＵＢ及びＮウェル領域ＮＷＥＬＬ２から
なるＰＮ接合部はその拡散電位を超えて順バイアス状態
となることはなく、これによってこのＰＮ接合部からの
少数キャリアの発生を抑制し、メモリセルの情報保持特
性の劣化を防止することができる。この結果、その基板
配置に制約を与えることなく、高電圧発生回路ＶＣＨＧ
及び基板電圧発生回路ＶＢＢＧを備えるダイナミック型
ＲＡＭの信頼性を高めることができるものである。

【００４２】以上の本実施例に示されるように、この発
明を高電圧発生回路及び基板電圧発生回路を備えるダイ
ナミック型ＲＡＭ等の半導体装置に適用することで、次
のような作用効果を得ることができる。すなわち、（１）高電圧発生回路及び基板電圧発生回路を備えるダ
イナミック型ＲＡＭ等において、高電圧発生回路のチャ
ージポンプ容量による正電荷のチャージポンプ動作を制
御するための第１のパルス信号と、基板電圧発生回路の
チャージポンプ容量による負電荷のチャージポンプ動作
を制御するための第２のパルス信号とを同一の発振回路
によって形成し、これらのチャージポンプ容量によるチ
ャージポンプ動作を互いに重なり合うことなく異なるタ
イミングで行わせることで、高電圧発生回路及び基板電
圧発生回路が近接して配置される場合でも、高電圧発生
回路のチャージポンプ容量の一方の電極の電位が押し上
げられることにともなう基板電圧発生回路のチャージポ
ンプ容量の他方の電極の直下における基板電圧の上昇を
防止することができるという効果が得られる。

【００４３】（２）上記（１）項により、基板電圧発生
回路のチャージポンプ容量の他方の電極の直下のＰＮ接
合部における少数キャリアの発生を抑制し、高電圧発生
回路及び基板電圧発生回路に近接して配置されるメモリ
セルの情報保持特性の劣化を防止することができるとい
う効果が得られる。（３）上記（１）項〜（２）項により、その基板配置に
制約を与えることなく、高電圧発生回路及び基板電圧発
生回路を備えるダイナミック型ＲＡＭ等の信頼性を高め
ることができるという効果が得られる。

【００４４】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１及び図２において、ダイナミック型ＲＡＭは、
複数の高電圧発生回路ＶＣＨＧ及び基板電圧発生回路Ｖ
ＢＢＧを備えることができるし、これらの高電圧発生回
路ＶＣＨＧ及び基板電圧発生回路ＶＢＢＧの全部又は一
部をダイナミック型ＲＡＭの選択状態に応じて選択的に
動作状態とすることができる。発振回路ＯＳＣは、パル
ス信号Ｐ１及びＰ２の位相関係が満たされることを条件
に、高電圧発生回路ＶＣＨＧ基板電圧発生回路ＶＢＢＧ
に対応して複数個設けることができる。ダイナミック型
ＲＡＭを構成するメモリアレイＭＡＲＹ及びその周辺回
路は、任意の数に分割できる。また、ダイナミック型Ｒ
ＡＭは、複数ビットの記憶データを同時に入力又は出力
するいわゆる多ビット構成を採ることができるし、アド
レスマルチプレックス方式を採ることを必須条件ともし
ない。高電圧発生回路ＶＣＨＧ及び基板電圧発生回路Ｖ
ＢＢＧならびに発振回路ＯＳＣの配置位置は、任意であ
る。さらに、ダイナミック型ＲＡＭのブロック構成や起
動制御信号及びアドレス信号の組み合わせならびに基板
配置等は、種々の実施形態を採りうる。

【００４５】図３において、高電圧発生回路ＶＣＨＧ及
び基板電圧発生回路ＶＢＢＧは、高電圧ＶＣＨ及び基板
電圧ＶＢＢの電位をモニタして高電圧発生回路ＶＣＨＧ
及び基板電圧発生回路ＶＢＢＧを選択的に動作状態とす
るためのレベル検出回路を備えることができる。また、
高電圧発生回路ＶＣＨＧ及び基板電圧発生回路ＶＢＢＧ
は、例えばチャージポンプ容量Ｃ１及びＣ２の一方の電
極における電位をクランプするためのクランプ回路を備
えることができるし、各種の保護回路等を備えることが
できる。図４において、パルス信号Ｐ１及びＰ２は、チ
ャージポンプ容量Ｃ１及びＣ２によるチャージポンプ動
作が互いに重なり合うことなく異なるタイミングで行わ
れることを条件に、整数比関係の周波数を持つことがで
きる。図５において、チャージポンプ容量Ｃ１及びＣ２
ならびに各ＭＯＳＦＥＴのレイアウト位置関係や具体的
なデバイス構造は、この実施例による制約を受けない。
さらに、高電圧発生回路ＶＣＨＧ及び基板電圧発生回路
ＶＢＢＧの具体的な構成や電源電圧，高電圧及び基板電
圧の極性及び絶対値ならびにＭＯＳＦＥＴの導電型等
は、種々の実施形態を採りうる。

【００４６】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、ダイナミック
型ＲＡＭを基本構成とする擬似スタティック型ＲＡＭ等
の各種メモリ集積回路装置やこのようなメモリ集積回路
装置を内蔵する論理集積回路装置等にも適用できる。こ
の発明は、少なくとも回路の電源電圧をもとに正電位及
び負電位の内部電圧をそれぞれ形成する二つの内部電圧
発生回路を備える半導体装置に広く適用できる。

【００４７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、高電圧発生回路及び基板電
圧発生回路を備えるダイナミック型ＲＡＭ等において、
高電圧発生回路のチャージポンプ容量によるチャージポ
ンプ動作を制御するための第１のパルス信号と、基板電
圧発生回路のチャージポンプ容量によるチャージポンプ
動作を制御するための第２のパルス信号を同一の発振回
路によって形成し、これらのチャージポンプ容量による
チャージポンプ動作を互いに重なり合うことなく異なる
タイミングで行わせることで、高電圧発生回路及び基板
電圧発生回路が近接配置される場合でも、高電圧発生回
路のチャージポンプ容量の一方の電極の電位が押し上げ
られることにともなう基板電圧発生回路のチャージポン
プ容量の他方の電極の直下における基板電圧の上昇を防
止することができる。この結果、少数キャリアの発生を
抑制し、メモリセルの情報保持特性の劣化を防止するこ
とができるため、その基板配置に制約を与えることな
く、高電圧発生回路及び基板電圧発生回路を備えるダイ
ナミック型ＲＡＭ等の信頼性を高めることができる。

【図面の簡単な説明】

【図１】この発明が適用されたダイナミック型ＲＡＭの
一実施例を示すブロック図である。

【図２】図１のダイナミック型ＲＡＭの一実施例を示す
基板配置図である。

【図３】図１のダイナミック型ＲＡＭに含まれる高電圧
発生回路及び基板電圧発生回路の一実施例を示す回路図
である。

【図４】図３の高電圧発生回路及び基板電圧発生回路の
一実施例を示す信号波形図である。

【図５】図３の高電圧発生回路及び基板電圧発生回路の
一実施例を示す部分的な断面構造図である。

【図６】この発明に先立って本願発明者等が開発したダ
イナミック型ＲＡＭに含まれる高電圧発生回路及び基板
電圧発生回路の一例を示す信号波形図である。

【符号の説明】

ＭＡＲＹ，ＭＡＲＹ００〜ＭＡＲＹ３３・・・メモリア
レイ、ＸＤ，ＸＤ００〜ＸＤ３３・・・Ｘアドレスデコ
ーダ、ＸＢ・・・Ｘアドレスバッファ、ＳＡ，ＳＡ００
〜ＳＡ３１・・・センスアンプ、ＹＤ，ＹＤ０〜ＹＤ３
・・・Ｙアドレスデコーダ、ＹＢ・・・Ｙアドレスバッ
ファ、ＩＯ・・・データ入出力回路、ＴＧ・・・タイミ
ング発生回路、ＯＳＣ・・・発振回路、ＶＣＨＧ・・・
高電圧発生回路、ＶＢＢＧ・・・基板電圧発生回路。Ｐ
ＳＵＢ・・・Ｐ型半導体基板、ＰＣ・・・間接周辺回
路、ＧＲ・・・ガードリング、ＳＶＨ・・・高電圧供給
線。Ｃ１〜Ｃ２・・・チャージポンプ容量、Ｐ１〜Ｐ４
・・・ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜Ｎ５・・・Ｎ
チャンネルＭＯＳＦＥＴ、Ｖ１〜Ｖ６・・・インバー
タ。ＰＷＥＬＬ・・・・Ｐウェル領域、ＮＷＥＬＬ１〜
ＮＷＥＬＬ２・・・Ｎウェル領域、ＮＤ１〜ＮＤ４（Ｎ
⁺）・・・Ｎ型拡散層、ＦＧ１〜ＦＧ２・・・ゲート
層、Ｌ１〜Ｌ４・・・ロコス、Ｃｓ１〜Ｃｓ２・・・寄
生容量、Ｒｓ・・・基板抵抗。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/108 (72)発明者伊藤恒夫東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内

Claims

【特許請求の範囲】

【請求項１】第１のチャージポンプ容量を含み所定の
正電位の内部電圧を形成する第１の内部電圧発生回路
と、第２のチャージポンプ容量を含み所定の負電位の内
部電圧を形成する第２の内部電圧発生回路とを具備し、
かつ上記第１及び第２のチャージポンプ容量によるチャ
ージポンプ動作が互いに重なり合うことなく異なるタイ
ミングで行われることを特徴とする半導体装置。
【請求項２】上記第１及び第２のチャージポンプ容量
は、ともにウェル容量からなるものであることを特徴と
する請求項１の半導体装置。
【請求項３】上記第１及び第２の内部電圧発生回路
は、近接して配置しうるものであることを特徴とする請
求項１又は請求項２の半導体装置。
【請求項４】上記第１のチャージポンプ容量のチャー
ジポンプ動作を制御する第１のパルス信号と、上記第２
のチャージポンプ容量のチャージポンプ動作を制御する
第２のパルス信号は、同一の発振回路によって形成され
るものであることを特徴とする請求項１，請求項２又は
請求項３の半導体装置。
【請求項５】上記半導体装置は、スタティックワード
線選択方式を採るダイナミック型ＲＡＭであって、上記
第１の内部電圧は、ワード線選択電圧として用いられる
高電圧であり、上記第２の内部電圧は、基板電圧である
ことを特徴とする請求項１，請求項２，請求項３又は請
求項４の半導体装置。