JP5527080B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP5527080B2
JP5527080B2 JP2010165317A JP2010165317A JP5527080B2 JP 5527080 B2 JP5527080 B2 JP 5527080B2 JP 2010165317 A JP2010165317 A JP 2010165317A JP 2010165317 A JP2010165317 A JP 2010165317A JP 5527080 B2 JP5527080 B2 JP 5527080B2
Authority
JP
Japan
Prior art keywords
insulating film
annealing
region
gate insulating
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010165317A
Other languages
English (en)
Other versions
JP2012028534A (ja
Inventor
充明 堀
和隆 吉澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2010165317A priority Critical patent/JP5527080B2/ja
Priority to US13/160,460 priority patent/US9153501B2/en
Publication of JP2012028534A publication Critical patent/JP2012028534A/ja
Application granted granted Critical
Publication of JP5527080B2 publication Critical patent/JP5527080B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H01L21/2652—Through-implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26566—Bombardment with radiation with high-energy radiation producing ion implantation of a cluster, e.g. using a gas cluster ion beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28211—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a gaseous ambient using an oxygen or a water vapour, e.g. RTO, possibly through a layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、半導体装置の製造方法に関する。
集積回路（ＩＣ）及び大規模集積回路（ＬＳＩ）等の半導体装置の多機能化及び高性能化のため、それに含まれるトランジスタの高集積化及び微細化が進められている。微細なトランジスタでは、ゲート長の製造バラつき等によって閾値電圧が変動しないよう、所謂“ロールオフ特性”を改善することが重要になっている。
閾値電圧を調整するチャネル注入において、一般的なドーパントであるボロン（Ｂ）より重くて拡散しにくいインジウム（Ｉｎ）を用いることにより、Ｎ型ＭＯＳＦＥＴ（以下、ＮＭＯＳとも称する）のロールオフ特性が改善されることが報告されている。一方で、チャネル領域に１×１０１３ｃｍ−２以上のドーズ量でＩｎを注入すると、ゲート絶縁膜の耐圧及び／又は信頼性が劣化することも知られている。このようなゲート絶縁膜の特性劣化を抑制するため、Ｉｎと同時に窒素（Ｎ２）を注入することや、注入後にポストアニールとして１０００〜１１００℃の急速昇降温アニールを行うことが提案されている。
半導体装置の高機能化に伴い、構造の異なる複数のトランジスタが単一の半導体チップ上に集積されるに至っている。例えば、演算処理などを行うコア部のトランジスタは、入力／出力（Ｉ／Ｏ）部などの周辺回路のトランジスタより高速な動作を要求される。そのため、コア部の高速トランジスタはＩ／Ｏ部のトランジスタより、薄いゲート絶縁膜を有し、低い電圧で駆動される。また、コア部内においても、一部のトランジスタの駆動電圧及び／又はゲート絶縁膜の厚さが異なるように設計されることがある。このような複数のトランジスタのゲート絶縁膜は、少なくとも部分的に、別々の工程にて形成する必要がある。
特開２００４−１１９８６０号公報
E.Morifuji、外１０名、"An 1.5 V High Performance Mixed Signal Integration with Indium Channel for 130 nm Technology Node"、Proceedings of IEDM2000、2000年、p.459-462 J.S.Wang、外８名、"ENHANCED GOI DEGRADATION AND RELIABILITY IMPROVEMENT OF NITROGEN AND INDIUM COIMPLANT FOR ADVANCED DUAL-GATE OXIDE APPLICATION"、IEEE 44th Annual International Reliability Physics Symposium（IRPS）、2006年、p.709-710 H.Liao、外１名、"A Comprehensive Study of Indium Implantation-Induced Damage in Deep Submicrometer nMOSFET: Device Characterization and Damage Assessment"、IEEE TRANSACTIONS ON ELECTRON DEVICES、2002年、第49巻、第12号、p.2254-2262
構造の異なる複数のトランジスタを有する半導体装置を、Ｉｎ注入領域のゲート絶縁膜の信頼性劣化を引き起こすことなく製造する方法が望まれる。
一観点によれば、半導体装置の製造方法は、半導体基板の第１領域にＩｎを注入する工程と、第１領域および第１領域とは異なる第２領域に、第１の膜厚を有する第１ゲート絶縁膜を形成する酸化工程とを含む。当該製造方法はまた、第１領域の第１ゲート絶縁膜を除去する工程と、前記酸化工程の後に、前記半導体基板を熱処理する工程とを含む。この熱処理の降温レートは２０℃／ｓｅｃ以上とし得る。当該製造方法は更に、この熱処理の後に、第１領域上に第２の膜厚を有する第２ゲート絶縁膜を形成する工程を含む。
ゲート絶縁膜の厚さが異なる複数のトランジスタを有する半導体装置において、Ｉｎ注入領域上に形成されたゲート絶縁膜の信頼性劣化を抑制あるいは阻止することができる。それにより、Ｉｎ注入されたトランジスタのゲート絶縁膜の信頼性を確保しながら、該トランジスタのロールオフ特性を改善することができる。
従来技術に係るＩｎ注入したＮＭＯＳのゲートリーク分布の一測定例を示すグラフである。 第１実施形態による半導体装置の製造方法を示すフローチャートである。 プレアニール有／無でゲートリーク分布の一比較例を示すグラフである。 プレアニール有／無でＴＤＤＢ寿命の一比較例を示すグラフである。 Ｉｎ注入領域のゲート絶縁膜の信頼性劣化メカニズムを模式的に示す断面図である。 Ｉｎ注入エネルギーと得られる酸化膜厚との関係を示すグラフである。 ゲート絶縁膜の信頼性劣化の抑制メカニズムを模式的に示す断面図である。 プレ／回復アニールの好適な温度プロファイル例を示す図である。 第１実施形態による半導体装置の製造方法の一例を示す断面図（その１）である。 第１実施形態による半導体装置の製造方法の一例を示す断面図（その２）である。 第１実施形態による半導体装置の製造方法の一例を示す断面図（その３）である。 第１実施形態による半導体装置の製造方法の一例を示す断面図（その４）である。 第１実施形態による半導体装置の製造方法の一例を示す断面図（その５）である。 第１実施形態による半導体装置の製造方法の一例を示す断面図（その６）である。 第１実施形態による半導体装置の製造方法の一例を示す断面図（その７）である。 第１実施形態による半導体装置の製造方法の一例を示す断面図（その８）である。 第１実施形態による半導体装置の製造方法の一例を示す断面図（その９）である。 第１実施形態による半導体装置の製造方法の一例を示す断面図（その１０）である。 第２実施形態による半導体装置の製造方法を示すフローチャートである。 第２実施形態による半導体装置の製造方法の一例を示す断面図である。
以下、添付図面を参照しながら実施形態について詳細に説明する。なお、図面において、種々の構成要素は必ずしも同一の尺度で描いていない。
（第１実施形態）
先ず、図1を参照して、本願の発明者が行った基礎実験について説明する。ゲート酸化膜厚の異なる複数のトランジスタを集積する場合、全てのトランジスタへのチャネル注入を完了した後に、それぞれのトランジスタのゲート絶縁膜を形成するための複数の酸化工程が実行される。このとき、Ｉｎ注入を含むチャネル注入後にポストアニールとして１０００〜１１００℃の急速昇降温アニールを行ったとしても、Ｉｎ注入したトランジスタのゲート酸化膜の信頼性が劣化することが見出された。
ここで、Ｉｎ注入したＮＭＯＳのゲートリーク分布の一測定例を図１に示す。この例においては、コア部のＮＭＯＳに、ドーズ量をパラメータとして４０ｋｅＶのエネルギーでＩｎチャネル注入を行い、Ｉ／Ｏ部のＮＭＯＳのチャネル領域にはボロンを注入した。これらのチャネル注入後、Ｎ２雰囲気にて１０００℃、１０ｓｅｃの急速昇降温アニールを行った。その後、縦型拡散炉を用いてコア部及びＩ／Ｏ部の双方にＩ／Ｏ部のトランジスタ用のゲート酸化膜を形成した。そして、コア部上のゲート酸化膜を選択的に剥離した後、コア部のトランジスタ用のゲート絶縁膜を、ランプアニールによる酸化処理、プラズマ窒化処理及びポストアニール処理を順次行って形成した。
図１に例示されるように、ゲートリーク特性はＩｎドーズ量に依存し、２．８×１０１３ｃｍ−２のドーズ量条件において、ゲートリークが異常値を示すサンプルが観測された。なお、この例においてはＩｎドーズ量が２．１×１０１３ｃｍ−２以下の条件では異常値は観測されていないが、異常値を生じさせ得るＩｎドーズ量の閾値は、Ｉｎの注入エネルギーや上記ゲート酸化膜の形成方法などに依存して変化し得るものである。
故に、別工程にてゲート絶縁膜が形成される複数のトランジスタを有する半導体装置を、Ｉｎチャネル注入されたＮＭＯＳのゲート絶縁膜の信頼性劣化を引き起こすことなく製造する方法が望まれる。
続いて図２を参照して、第１実施形態による半導体装置の製造方法を説明する。この方法は、ロールオフ特性改善のためにチャネル領域にＩｎが注入される少なくとも１つのＮＭＯＳと、該ＮＭＯＳのゲート絶縁膜とは異なるゲート絶縁膜を有する少なくとも１つのトランジスタとを同一の半導体基板上に形成することを含む。Ｉｎチャネル注入は典型的に、ロールオフ耐性が強く要求される低閾値電圧のＮＭＯＳに用いられるため、他の異なるゲート絶縁膜を有するトランジスタに比べて、薄いゲート絶縁膜を有する場合がある。一例として、コア部のＮＭＯＳと、それより高い電圧で駆動され、より厚いゲート絶縁膜を有するＩ／Ｏ部のＭＯＳＦＥＴとが形成される。
以下では、説明の便宜上、Ｉｎが注入されるＮＭＯＳをコア部のＮＭＯＳとし、そのゲート絶縁膜とは膜厚が異なるゲート絶縁膜を有するトランジスタをＩ／Ｏ部のトランジスタとする。また、半導体装置は、例えばコア部のＰ型ＭＯＳＦＥＴ（以下、ＰＭＯＳとも称する）などの更なるトランジスタを含み得るが、図２に関連する説明においては、そのような更なるトランジスタに関する事項は説明しないこととする。
ステップＳ１０にて、半導体基板に素子分離用の絶縁膜を形成する。素子分離には、例えばシャロー・トレンチ・アイソレーション（ＳＴＩ）を用いることができる。次いで、ステップＳ２０にて、素子分離されたコア部及びＩ／Ｏ部の素子形成領域にウェルを形成するためのイオン注入を行う。
次いで、ステップＳ３０にて、コア部のＮＭＯＳ及びＩ／Ｏ部のトランジスタのそれぞれのチャネル領域に、閾値電圧を調整するチャネル注入を行う。コア部のＮＭＯＳには、Ｉｎを注入するが、ボロン（Ｂ）等のその他のドーパントを更に注入してもよい。Ｉ／Ｏ部のトランジスタは、Ｐ型トランジスタである場合は、例えばリン（Ｐ）、ヒ素（Ａｓ）又はアンチモン（Ｓｂ）、Ｎ型トランジスタである場合は例えばＢを注入する。
次いで、ステップＳ４０にて必要に応じて、Ｓ２０及びＳ３０にて注入したドーパントの活性化アニールを行う。このアニールは、例えば、８００〜１０５０℃の範囲内の温度で窒素雰囲気にて行うことができる。一例として、急速昇降温アニール装置を用いて、窒素雰囲気中で１０００℃、１０ｓｅｃの条件で活性化させ得る。なお、この活性化は、後のゲート酸化膜形成のための熱工程によって達成されてもよい。
次いで、ステップＳ５０にて、Ｉ／Ｏ部のトランジスタのゲート絶縁膜を形成する。例えば、縦型拡散炉を用いた水蒸気酸化又は乾燥酸素酸化により、２〜７ｎｍの酸化膜を形成し得る。あるいは、急速昇降温アニール装置を用いて、酸素雰囲気又は酸素／水素混合雰囲気中で行ってもよい。この工程Ｓ５０は、Ｉ／Ｏ部又はその他の部分にゲート絶縁膜厚さが異なる複数種類のトランジスタが存在する場合には、それら異なる厚さのゲート絶縁膜を形成するまで繰り返される。すなわち、Ｉ／Ｏ部のトランジスタが形成される第１活性領域と、コア部のトランジスタが形成される第２活性領域の両方の領域に、第１の膜厚、例えば２〜７ｎｍの酸化膜を形成する。第２活性領域に形成された第１絶縁膜を除去する。
次いで、ステップＳ６０にて、コア部のＮＭＯＳのゲート絶縁膜形成に先立って、Ｎ２、Ｈ２、Ｈｅ、若しくはＡｒ、又はこれらの混合雰囲気などの非酸化性雰囲気にて熱処理を行う。この熱処理（以下では、プレアニール又は回復アニールとも称する）は好ましくは、より詳細に後述するように、１０００〜１１００℃の範囲内の温度の急速昇降温アニールとし得る。
ステップＳ６０はまた、ステップ５０にてコア部に形成された絶縁膜を選択的に剥離することを含む。プレアニールは、この絶縁膜の選択的な剥離の前、又は後の何れに行ってもよい。換言すれば、ステップＳ５０にてコア部に形成された絶縁膜は、プレアニールに先立って、あるいはプレアニールの後に除去される。
次いで、ステップＳ７０にて、コア部のＮＭＯＳのゲート絶縁膜を形成する。例えば、急速昇降温プロセス装置を用いたＯ２雰囲気又は減圧Ｏ２雰囲気での酸化処理により、１〜１．５ｎｍの範囲内の厚さを有するゲート酸化膜を形成する。また、例えばこのゲート酸化膜の表面をプラズマ窒化法により窒化した後にポストアニールを実行するなどにより、酸窒化膜系のゲート絶縁膜を形成してもよい。他の例では、上記ゲート酸化膜を下地膜として、その上に高誘電率（Ｈｉｇｈ−ｋ）材料を堆積してもよい。
そして、ステップＳ８０にて、例えばポリシリコンの堆積とその後のパターンニングにより、ゲート電極を形成する。その後、ソース／ドレイン領域の形成、絶縁膜の堆積、コンタクトホールの形成、及び配線層の形成などを経て、半導体装置が完成される。
ステップＳ６０におけるプレアニールは、Ｉｎチャネル注入されたＮＭＯＳのゲート絶縁膜の信頼性を向上させることができる。このことを図３及び４を参照して説明する。
図３は、プレアニールによるゲートリークのバラつき抑制効果を示している。図３は、３つの条件（１）−（３）のサンプルの評価結果を示している。これらの条件は図２のステップＳ５０及びＳ６０以外は共通であり、Ｓ３０にて、コア部のＮＭＯＳ領域にＩｎを１００ｋｅＶで２．８Ｅ１３ａｔｍ／ｃｍ２注入し、Ｓ４０にて、Ｎ２雰囲気で１０００℃、１０ｓｅｃのアニールを行った。また、Ｓ７０では、ランプ加熱の急速昇降温アニール装置を用いてＯ２雰囲気で９４５℃での酸化処理により酸化膜を形成し、その後、プラズマ窒化処理及びＮＯ雰囲気でのポストアニール処理を行った。これにより、コア部のＮＭＯＳのゲート絶縁膜として、厚さ１．７ｎｍ程度の酸窒化膜を得た。
ステップＳ５０では、条件（１）は、縦型拡散炉で８００℃の水蒸気雰囲気での５．０ｎｍの酸化膜形成処理と、縦型拡散炉で７５０℃の水蒸気雰囲気での２．８ｎｍの酸化膜形成処理とを行った。条件（２）及び（３）は、縦型拡散炉で８００℃の水蒸気雰囲気での６．１ｎｍの酸化膜形成処理を行った。ステップＳ６０のプレアニールは、条件（１）及び（２）では行わず、条件（３）でのみ行った。プレアニール条件は、急速昇降温アニール装置を用いて水素雰囲気で１０００℃、１０ｓｅｃとした。
条件（１）及び（２）が示すように、プレアニールがない場合、異常に大きいゲートリークを示すサンプルが検出された。また、条件（１）で分布中心から−１σの辺りからゲートリークが上昇しているように、Ｉｎ注入部のゲート絶縁膜形成（Ｓ７０）前の酸化（Ｓ５０）回数が多いほど異常サンプルが多く検出された。それに対し、条件（３）が示すように、ステップＳ６０のプレアニールとして１０００℃、１０ｓｅｃの急速昇降温アニールを行った場合、異常値を示すサンプルは観測されなかった。なお、図３には示していないが、ステップＳ５０にて条件（１）と同様に二回の酸化工程を行った場合でも、ステップＳ６０にて上述のプレアニールを行うと異常値の発生が抑制あるいは阻止されることが確認されている。
図４は、（ａ）コア部のＮＭＯＳ及び（ｂ）コア部のＰＭＯＳについてのＴＤＤＢ（Time Dependent Dielectric breakdown）加速試験結果を示しており、特に、ステップＳ６０のプレアニールによるＮＭＯＳでのＴＤＤＢ改善効果を示している。図４は、２つの条件（１）、（２）のサンプルの評価結果を、ＴＤＤＢ累積故障率Ｆのワイブルプロットとして示している。これらの条件は図２のステップＳ６０以外は共通であり、Ｓ３０にて、コア部のＮＭＯＳ領域にＩｎを４０ｋｅＶで１．３×１０１３ｃｍ−２注入し、Ｓ４０にて、Ｎ２雰囲気で１０００℃、１０ｓｅｃのアニールを行った。そして、Ｓ５０にて、縦型拡散炉を用いて７５０℃の水蒸気雰囲気で３．２ｎｍの酸化膜を形成した。また、Ｓ７０では、ランプ加熱の急速昇降温アニール装置を用いて減圧Ｏ２雰囲気で９００℃での酸化処理により酸化膜を形成し、その後、プラズマ窒化処理及びＮＯ雰囲気でのポストアニール処理を行った。これにより、コア部のＮＭＯＳのゲート絶縁膜として、厚さ１．３ｎｍ程度の酸窒化膜を得た。
ステップＳ６０のプレアニールは、条件（１）では行わず、条件（２）でのみ行った。プレアニール条件は、急速昇降温アニール装置を用いて水素雰囲気で１０００℃、１０ｓｅｃとした。
図４（ａ）が示すように、（１）プレアニールなしでは、比較的短い時間から発生するＢモード不良とも呼ばれる偶発故障が多数検出された。一方、（２）プレアニールありでは、Ｂモード不良が回避され、絶縁膜固有の耐圧によるＣモード故障にほぼ従った曲線が得られており、ＴＤＤＢ寿命が顕著に向上されることがわかる。
また、図４（ｂ）が示すように、Ｉｎを注入しないＰＭＯＳにおいては、プレアニールの有／無による有意差は観測されなかった。すなわち、プレアニールはＰＭＯＳのゲート絶縁膜の信頼性を低下させるものではない。
図３及び４に示したように、それぞれのゲート絶縁膜が別工程で形成される複数のトランジスタを集積する場合、プレアニールがない条件では、Ｉｎ注入されたＮＭＯＳのゲート絶縁膜を他のトランジスタの酸化工程を経た後に形成すると信頼性が低下し得る。例えば、Ｉｎドーズ量の増大に連れてゲートリーク不良が発生しやすくなり、また、比較的低いＩｎドーズ量であっても所望のＴＤＤＢ寿命を得られないことがある。しかしながら、Ｉｎ注入されたＮＭＯＳのゲート絶縁膜の形成前のプレアニールとして、他のトランジスタの酸化工程を経た後に熱処理を行うことにより、該ＮＭＯＳのゲート絶縁膜の信頼性の低下を抑制あるいは阻止することができる。すなわち、ゲート絶縁膜の信頼性を確保しながら、Ｉｎチャネル注入によるロールオフ特性の向上を達成することができる。
このような他のトランジスタの酸化工程による信頼性劣化、及びプレアニールによるゲート絶縁膜の信頼性向上のメカニズムは、未だ完全には解明されてはいないが、注入したＩｎの半導体基板表面への析出に関係していると考えることができる。図５−７を参照してこれを説明する。
図５を参照するに、Ｉｎ注入領域のゲート絶縁膜の信頼性劣化メカニズムが示されている。例えばシリコン（Ｓｉ）ウェーハである半導体基板１内に注入されたＩｎイオン２は、種々のトランジスタのゲート酸化膜３の形成のための熱処理におけるランプアップ及びランプダウン時に半導体基板の表面付近に析出し得る（図５（ａ））。また、一部のＩｎイオンはクラスター２ｃを形成し得る。その後、Ｉｎ注入領域（例えば、コアＮＭＯＳ部）において、ゲート酸化膜３は剥離される（図５（ｂ））。例えば、フッ酸（ＨＦ）処理によりゲート酸化膜３が除去され、半導体基板１の表面にケミカルオキサイド４が形成される。この状態で、Ｉｎ注入領域上に新たな（コアＮＭＯＳ用）ゲート絶縁膜５が形成される（図５（ｃ））。このとき、Ｉｎイオン又はそのクラスター２、２ｃがゲート絶縁膜５内に取り込まれることにより、ゲート絶縁膜５の信頼性が劣化し得る。
また、図６に示すように、半導体基板の表面付近のＩｎは、酸化を抑制し、所望の膜厚より薄い酸化膜を生じさせることが確認されている。図６は、Ｉｎ注入なしの基板の場合に２ｎｍの酸化膜が形成される条件で、ランプアニール装置にＯ２及びＨ２を供給し８１０℃でウェット酸化を行ったときの、Ｉｎ注入基板で得られた酸化膜厚さを示している。注入エネルギーをパラメータにＩｎ注入を行ったところ、Ｉｎ注入なしの基板で約２．０１ｎｍであった膜厚が、Ｉｎの注入エネルギーの低下とともに減少し、１０ｋｅＶでは約１．３９ｎｍの膜厚しか得られなかった。この結果からも、半導体基板の表面付近でクラスター化したＩｎの存在は、ゲート酸化膜を局所的に薄膜化し、ゲート絶縁膜の信頼性を劣化させ得ることがわかる。
それに対し、図７に示すように、Ｉｎ注入領域のゲート絶縁膜５の形成前に非酸化性雰囲気でのプレアニール（図２のＳ６０）を追加することにより、半導体基板１の表面付近のＩｎクラスター２ｃを乖離させ、あるいはＩｎ２、２ｃを揮発させることができる。それにより、Ｉｎ注入領域上の（コアＮＭＯＳ用）ゲート絶縁膜５内にＩｎが取り込まれること、及び／又はＩｎクラスター２ｃによって局所的にゲート酸化膜５の成長が抑制されることが抑制され、ゲート絶縁膜５の信頼性劣化が抑制あるいは阻止される。この意味において、上述のプレアニールは回復アニールとも呼び得る。なお、このプレ／回復アニールは、図７（ｂ）に示すように他のトランジスタ用のゲート酸化膜３を剥離した後に行ってもよいし、図７（ａ’）に示すようにゲート酸化膜３の剥離前に行ってもよい。
次に、回復アニールの好適な温度プロファイルを説明する。Ｉｎ注入領域のゲート絶縁膜の信頼性を低下させ得るＩｎのクラスター化は、熱処理における降温工程において生じるものと考えられる。ゲート酸化膜を形成するために、例えばバッチ式の縦型拡散炉を用いる場合、典型的に昇温レートは５℃／ｍｉｎ程度、降温レートは３℃／ｍｉｎ程度であり、高速昇降温可能とされる装置でも最大５０〜１００℃／ｍｉｎ程度である。
回復アニールにおいては、例えばクラスター化したＩｎを効率的に乖離させるため、１０００℃以上の温度で行うことが好ましい。この温度の上限は、装置上の限界（例えば、１２００℃）以下の範囲内で、例えばウェーハの反りを考慮して１１００℃とし得る。また、再度のクラスター化などを回避するため、特にランプダウン時の降温レートを例えば２０℃／ｓｅｃ以上といったレートまで高くすることが好ましい。そのため、フラッシュランプアニール又はレーザーアニールなどによる急速昇降温アニール装置を用いることが好ましい。
例えば、フラッシュランプアニール装置では、温度（５００℃程度から１２００℃程度まで）、アニール時間（ゼロ秒から数百秒）、及び昇降温レートを、所望のプロセス要求に応じて調整することができる。一般的に、昇降温レートは２０℃／ｓｅｃ以上を達成することができ、特に昇温レートは印加パワー次第で２００℃／ｓｅｃ程度まで達成可能である。
図８は、回復アニールに用い得るランプアニールによる温度プロファイル例を示している。プロットした３つの温度履歴例は、一旦５５０℃でウェーハ面内温度の安定化及び均一化を行ってから、それぞれ、（１）１０００℃、１０ｓｅｃ、（２）１０５０℃、３ｓｅｃ、（３）１０５０℃、１〜１０ｍｓｅｃの設定でアニールしたときのものである。昇温レート及び降温レートは、どの温度又は温度範囲にて定義するかで変わってくるが、ここでは、それぞれ、５５０℃からの昇温開始点から目標温度到達点までの平均値、目標温度からの降下開始点から５５０℃到達点までの平均値とする。昇温レート、降温レートは、それぞれ、（１）４３、３７、（２）４３、２６、（３）１４５、４５（単位は何れも℃／ｓｅｃ）である。Ｉｎ注入後から回復アニールの実行までに経る熱工程の温度履歴によっては、例えば（３）の１０５０℃、１〜１０ｍｓｅｃのような、より短時間のアニールによってＩｎ注入領域のゲート絶縁膜の信頼性劣化を抑制し得る。
続いて、図９−１８を参照して、第１実施形態に係る半導体装置の製造方法の一例を詳細に説明する。この例においては、コア部の動作電圧１．０ＶのＮＭＯＳ、ＰＭＯＳと、Ｉ／Ｏ部の１．８ＶのＮＭＯＳ、ＰＭＯＳ及び３．３ＶのＮＭＯＳ、ＰＭＯＳとが単一のＳｉ基板上に形成されるとする。なお、図示するこれらトランジスタの配置は説明のためだけのものである。
先ず、半導体基板１０に、各種トランジスタを電気的に分離するための、例えばＳＴＩである素子分離絶縁膜１１を形成する（図９（ａ））。ＳＴＩの形成は、例えば、Ｓｉ基板１０上に厚さ１０ｎｍ程度のＳｉＯ２膜を形成し、且つ厚さ１００ｎｍ程度のＳｉ３Ｎ４膜を堆積した後、ドライエッチング法で深さ４００ｎｍ程度の浅いトレンチを形成する。そして、ＳｉＯ２膜を堆積してトレンチを埋め込み、且つ化学機械研磨（ＣＭＰ）法により平坦化した後、Ｓｉ３Ｎ４膜を除去する。それにより、平坦な酸化膜が埋め込まれた分離構造が得られる。続くウェル注入及びチャネル注入の際のスルー酸化膜となる厚さ１０ｎｍ程度のＳｉＯ２膜１２を形成する。
次いで、各ＮＭＯＳ形成領域を露出させるようにパターンニングされたレジスト１３を形成し、Ｐウェル形成のためのイオン注入を行なう（図９（ｂ））。例えば、Ｂを５０〜１２０ｋｅＶで３×１０１３ｃｍ−２（３Ｅ１３、以下同様に示す）程度注入する。その後、レジスト１３を、例えば硫酸／過酸化水素水などの薬液処理を用いて剥離する。パーティクル対策でアンモニア／過酸化水素水などの薬液処理を追加してもよい。
次いで、各ＰＭＯＳ形成領域を露出させるようにパターンニングされたレジスト１４を形成し、Ｎウェル形成のためのイオン注入を行なう（図９（ｃ））。例えば、Ｐを３００〜３６０ｋｅＶで３Ｅ１３程度注入する。その後、上述のレジスト１３の剥離と同様にしてレジスト１４を剥離する。
次に、各トランジスタ形成領域に、閾値電圧Ｖｔｈ制御のためのチャネル注入を行う。なお、パンチスルー対策のためにチャネル注入流域よりも深い領域にチャネルストップ注入を行ってもよい。また、ここでは、３つの動作電圧のＮＭＯＳ、ＰＭＯＳの各々を１つのグループとしてチャネル注入を行うように図示する。しかしながら、例えば１．０Ｖ動作のコア部内にＳＲＡＭを構成するトランジスタやＶｔｈの狙い値が異なるトランジスタが存在する場合など、更に細分化したグループごとに注入を行なうこともある。さらに、以下に示す６つのチャネル注入工程の順序は適宜変更可能である。
一例として、先ず、３．３Ｖ−ＮＭＯＳ形成領域を露出させるようにレジストパターン２１を形成し、例えばＢを１０〜３０ｋｅＶで１Ｅ１２〜３Ｅ１３程度注入する（図１０（ａ））。３．３Ｖ−ＰＭＯＳ形成領域を露出させるようにレジストパターン２２を形成し、例えばＡｓを６０〜１００ｋｅＶで１Ｅ１２〜３Ｅ１３程度注入する（図１０（ｂ））。１．８Ｖ−ＮＭＯＳ形成領域を露出させるようにレジストパターン２３を形成し、例えばＢを１０〜３０ｋｅＶで１Ｅ１２〜３Ｅ１３程度注入する（図１０（ｃ））。１．８Ｖ−ＰＭＯＳ形成領域を露出させるようにレジストパターン２４を形成し、例えばＡｓを６０〜１００ｋｅＶで１Ｅ１２〜３Ｅ１３程度注入する（図１１（ａ））。
そして、１．０Ｖ−ＮＭＯＳ形成領域を露出させるようにレジストパターン２５を形成し、Ｉｎを含むイオン注入を行なう（図１１（ｂ））。例えば、Ｉｎを４０〜１２０ｋｅＶで４Ｅ１２〜２Ｅ１３程度注入する。また、Ｂを１０〜２０ｋｅＶで１Ｅ１２〜５Ｅ１３程度追加注入してもよい。最後に、１．０Ｖ−ＰＭＯＳ形成領域を露出させるようにレジストパターン２６を形成し、例えばＡｓを６０〜１００ｋｅＶで１Ｅ１２〜５Ｅ１３程度注入する（図１１（ｃ））。
次いで、好ましくは、ウェル注入及びチャネル注入により注入された不純物の活性化のための熱処理を行う（図１２（ａ））。この熱処理はまた、注入によるＳｉ基板１０の結晶乱れを回復させることにより、後のゲート酸化膜形成工程において増速酸化等を防止して所望の膜厚を得ることを容易化し得る。例えば、Ｎ２雰囲気での１０００℃、１０ｓｅｃ程度の急速昇降温アニールを用い得る。また、例えば８００℃、３０ｓｅｃ程度など、より低温でのアニールとしてもよい。
次に、チャネル注入等で用いたスルー酸化膜１２をＨＦにより除去して素子形成領域のＳｉ基板面を露出させ、厚さ５〜７ｎｍ程度の酸化膜３１’を形成する（図１２（ｂ））。例えば、縦型酸化炉にて８００℃程度の水蒸気酸化又は乾燥酸素酸化を行う。あるいは、急速昇降温アニール装置にて、酸素雰囲気又は酸素／水素混合雰囲気などで９００℃以上の熱酸化処理を行う。
次いで、１．８Ｖ動作ＭＯＳ形成領域を露出させるようにレジストパターン３２を形成し、例えばＨＦにより、該領域上の酸化膜３１’をエッチングする（図１２（ｃ））。レジスト３２の除去後、１．８Ｖ動作ＭＯＳ用の厚さ２．８〜３．５ｎｍ程度の酸化膜３３を形成する（図１３（ａ））。例えば、縦型酸化炉にて７５０〜８００℃の水蒸気酸化を行う。あるいは、急速昇降温アニール装置にて、酸素雰囲気又は酸素／水素混合雰囲気などで、８００℃以上の熱酸化処理を行う。この時、図１２（ｂ）の工程で形成された厚さ５〜７ｎｍの酸化膜３１’もこの酸化処理にさらされ、膜厚が１ｎｍ程度増加した酸化膜３１となる。この厚膜化後の酸化膜３１が３．３Ｖ動作ＭＯＳのゲート絶縁膜となる。
次いで、１．０Ｖ動作ＭＯＳ形成領域を露出させるようにレジストパターン３４を形成し、例えばＨＦにより、該領域上の酸化膜３１をエッチングする（図１３（ｂ））。
そして、レジスト３４の除去後、図２のステップＳ６０として上述したように、１．０Ｖ動作ＭＯＳのゲート絶縁膜形成に先立って、好ましくは１０００〜１１００℃の温度で、非酸化性雰囲気にて熱処理（プレ／回復アニール）を行う（図１３（ｃ））。例えば、急速昇降温アニール装置にて、１０００℃、１０ｓｅｃ程度、又は１０５０℃、３ｓｅｃ程度の熱処理を行う。非酸化性雰囲気は、例えば、Ｎ２、Ｈ２、Ｈｅ、若しくはＡｒ等の雰囲気、又はこれらの混合雰囲気とし得る。
一変形例として、この回復アニールは、図１３（ａ）の工程と図１３（ｂ）の工程との間に行ってもよい。すなわち、回復アニールは、１．０Ｖ動作ＭＯＳ形成領域上に酸化膜３１を残存させた状態で行ってもよい。
他の一変形例として、図１３（ａ）の工程と図１３（ｂ）の工程との間に回復アニールを行い、図１３（ｃ）の工程で基板の平坦化及び／又はケミカルオキサイドの還元除去を目的とした熱処理を行ってもよい。
次に、１．０Ｖ動作ＭＯＳのゲート絶縁膜３５を形成する（図１４（ａ））。例えば、急速昇降温プロセス装置にてＯ２雰囲気又は減圧Ｏ２雰囲気で厚さ１．０〜１．２ｎｍ程度の下地酸化膜を形成し、それを窒化処理する。窒化方法として、プラズマ窒化法により表層を窒化し、Ｏ２、Ｎ２Ｏ、又はＮＯなど（Ｎ２等によるこれらの希釈雰囲気を含む）の酸化性雰囲気でポストアニールを行う。最後に、Ｎ２などの不活性ガス雰囲気で追加的にアニールを行ってもよい。また、酸窒化膜系のゲート絶縁膜に代えて、下地酸化膜形成後に所謂Ｈｉｇｈ−ｋ材料を堆積してもよい。
続いて、ゲート電極形成以降のプロセスを実行する。なお、以下の工程を示す断面図においては、明瞭化のため、ウェル及びチャネル領域、又はそのドーパントは図示しない。また、以下の工程は単なる一例であり、本実施形態は以下に示す態様に限定されるものではない。
先ず、ゲート電極材料４１を堆積する（図１４（ｂ））。例えば、厚さ９０〜１５０ｎｍ程度のポリシリコンを６００℃程度の温度で堆積する。次いで、ゲート電極材料４１及びその下の絶縁膜３１、３３及び３５をパターンニングし、各トランジスタのゲート電極４１とゲート絶縁膜３１、３３又は３５とを画成する（図１４（ｃ））。
次に、典型的に各トランジスタのソース／ドレインエクステンション領域すなわちＬＤＤ領域５１を順次形成するが、例えば、先ず３．３Ｖ−ＮＭＯＳ形成領域を露出させるようにレジスト５２をパターンニングしてイオン注入を行なう（図１５（ａ））。続いて、同様の方法を繰り返し、３．３Ｖ−ＰＭＯＳ、１．８Ｖ−ＮＭＯＳ、１．８Ｖ−ＰＭＯＳ、１．０Ｖ−ＮＭＯＳ、１．０Ｖ−ＰＭＯＳの各領域に順次ＬＤＤ５１を形成するためのイオン注入を行う（図１５（ｂ））。これらの注入後に、１０２５℃程度のスパイクアニール等により活性化アニールを行ってもよい。
次に、サイドウォール形成用の絶縁膜５３を堆積する（図１５（ｃ））。例えば、化学気相成長（ＣＶＤ）法によって窒化膜又は酸化膜などを７〜７０ｎｍ程度の厚さで堆積する。ＣＶＤ法でのプロセス温度は一般的に７００℃程度であるが、ＬＤＤ形成が完了しているため、６００℃以下の低温プロセスを用いてもよい。次いで、この堆積膜５３を例えばドライエッチング法により異方性エッチングし、ゲート電極側壁のサイドウォール５４を形成する（図１６（ａ））。
次に、各ＰＭＯＳ形成領域を露出させるようにレジストパターン５５を形成し、ソース／ドレイン領域５６及びゲート電極４１への不純物注入を行なう（図１６（ｂ））。例えば、Ｂを２〜５ｋｅＶで４Ｅ１５〜１Ｅ１６程度注入する。同様に、各ＮＭＯＳ形成領域を露出させるようにレジストパターン５７を形成し、ソース／ドレイン領域５６及びゲート電極４１への不純物注入を行なう（図１６（ｃ））。例えば、Ｐを６〜１０ｋｅＶで４Ｅ１５〜２Ｅ１６程度注入する。
続いて、活性化のためのアニールを行なう。典型的に、極浅接合（Ultra Shallow Junction；ＵＳＪ）の形成のため、高温短時間の活性化アニールが要求される。例えば、１０００〜１０５０℃程度のスパイクアニールと呼ばれる急速昇降温アニールを行う。スパイクアニールは典型的に秒単位の熱処理を伴うが、フラッシュアニール又はレーザーアニール等を用いて、ミリ秒オーダーといった一層短い時間で活性化を達成してもよい。また、これらのアニール法を組み合わせて用いてもよい。
次に、必要に応じて、ゲート電極４１及びソース／ドレイン領域５６の表層をコンタクト抵抗低減のためにシリサイド化する（図１７（ａ））。例えば、コバルトシリサイド又はニッケルシリサイド等のシリサイド層５８を形成することができる。
次いで、第１の層間膜となる窒化膜又は酸化膜などの絶縁膜６１等を形成する（図１７（ｂ））。図１７（ａ）の工程でシリサイド層５８を形成した場合には低温プロセスを用いることが好ましい。
また、トランジスタの電気特性を向上させるため、ＮＭＯＳ領域に引張応力、ＰＭＯＳ領域に圧縮応力を生じさせるよう、第１の層間膜を使い分けることも可能である。例えば、図１７（ｂ）の工程でテンシル性の絶縁膜６１を堆積しておき、レジストマスクを用いてＰＭＯＳ上の絶縁膜６１を選択的にエッチング除去し、レジストマスクの剥離後、コンプレッシブ性の絶縁膜６２を堆積する。そして、更なるレジストマスクを用いて、コンプレッシブ性の絶縁膜６２を選択的にエッチング除去する。それにより、ＮＭＯＳをテンシル性の絶縁膜６１で覆い、且つＰＭＯＳをコンプレッシブ性の絶縁膜６２で覆うことができる（図１７（ｃ））。
次に、第２の層間膜となる絶縁膜６３を堆積し、例えばＣＭＰ法による平坦化の後、レジストマスク６４を用いたエッチングにより、第２の層関膜６３と第１の層間膜６１又は６２とを貫通するコンタクトホール６５を形成する（図１８（ａ））。
そして、コンタクトホール６５を配線材料で埋め込み、例えばＣＭＰ法により、コンタクトホールからはみ出した配線材料及び層間膜を平坦化してコンタクト６６を形成する（図１８（ｂ））。その後、必要な層数の配線工程を行って半導体装置を完成させる。
（第２実施形態）
次に、図１９を参照して、第２実施形態に従った半導体装置の製造方法を説明する。この方法は、多くのステップを、図２を参照して説明した第１実施形態に係る方法と共通にする。故に、ここでは、第１実施形態と共通するステップについては、図２と同一の参照符号を付し、詳細には説明しない。
この方法は、図２のステップＳ３０に代えて、ステップＳ３５を有している。ステップＳ３５は、やはり、トランジスタのチャネル領域に閾値電圧調整のためのチャネル注入を行う工程であるが、コア部のＮＭＯＳにＩｎを注入することを含まない。例えば、ステップＳ３５においては、コア部のＮＭＯＳ以外のトランジスタへのチャネル注入のみが行われる。コア部のＮＭＯＳのチャネル領域にＢ等のＩｎ以外のドーパントを注入する場合には、コア部のＮＭＯＳ以外のトランジスタへのチャネル注入に加えて、コア部のＮＭＯＳへのＩｎ以外のイオン注入が行われてもよい。
第２実施形態に従った方法は更に、図２に示した方法のステップ群に加えて、ステップＳ５５を含んでいる。ステップＳ５５においては、コア部のＮＭＯＳへのＩｎチャネル注入が行われる。また、コア部のＮＭＯＳのチャネル領域にＢ等のＩｎ以外のドーパントを注入する場合であり、且つ上述のステップＳ３５にてその注入を行わなかった場合、そのようなドーパントをＩｎに加えて注入することができる。ステップＳ５５のイオン注入においては、典型的に、ステップＳ５０にてコア部上に形成された他のトランジスタ用のゲート絶縁膜をスルー酸化膜として用いることができる。
第２実施形態に従った方法は、ステップＳ５５に続いて、図２に示した方法のステップＳ６０に対応する回復アニール工程Ｓ６０を有している。そして、図１９のＳ６０においても、例えばＮ２又はＨ２雰囲気での１０００℃、１０ｓｅｃ程度の急速昇降温回復アニールといった、図７に関連して詳述した図２のＳ６０の熱処理と同様の熱処理を用いることができる。しかしながら、Ｓ５５にて、すなわち、他のトランジスタのゲート絶縁膜の形成（Ｓ５０）の後に、コア部のＮＭＯＳにＩｎチャネル注入を行ったことにより、注入されたＩｎが酸化工程を経ることなく、コア部のＮＭＯＳのゲート絶縁膜を形成することができる。故に、第２実施形態における回復アニールは、熱処理により析出あるいはクラスター化したＩｎを揮発あるいは乖離させるという性質より、Ｉｎ注入によるダメージを回復するという性質が強いと言うことができる。
第２実施形態においても、Ｓ７０でのコア部ＮＭＯＳのゲート絶縁膜の形成に先立って回復アニールを行うことにより、Ｉｎ注入部のゲート絶縁膜の信頼性を確保しながら、Ｉｎチャネル注入によるロールオフ特性の向上を達成することができる。
また、第２実施形態に係る半導体装置の製造方法の一例として、第１実施形態に関して説明した図９−１８の例に若干の変更を加えたものを挙げることができる。
第２実施形態においては、上述のステップＳ３５に関連して、図１１（ｂ）の１．０Ｖ−ＮＭＯＳへのチャネル注入工程の全体、又は該注入工程に含まれるＩｎ注入を省略する。
さらに、上述のステップＳ５５に関連して、図１３（ａ）の工程と図１３（ｂ）の工程との間に、図２０に示す工程を追加する。図２０の工程においては、図１３（ａ）に示した構造上に、１．０Ｖ−ＮＭＯＳ形成領域を露出させるようにパターンニングしたレジスト７１を形成し、該領域にＩｎチャネル注入を行う。例えば、Ｉｎを４０〜１２０ｋｅＶで４Ｅ１２〜２Ｅ１３程度注入する。また、図１１（ｂ）の工程全体を省略した場合など、必要に応じて、例えばＢを１０〜２０ｋｅＶで１Ｅ１２〜５Ｅ１３程度追加注入してもよい。これらのイオン注入は、１．０Ｖ−ＮＭＯＳ形成領域上に存在する酸化膜３１をスルー酸化膜として利用することができる。
図２０の工程後、図１３（ｂ）と同様に１．０Ｖ動作ＭＯＳ形成領域上の絶縁膜３１を除去し、図１３（ｃ）と同様の熱処理により、Ｉｎ注入によるダメージを回復させるためのアニールを行う。そして、図１４（ａ）と同様に１．０Ｖ動作ＭＯＳのゲート絶縁膜３５を形成し、さらに、図１４（ｂ）以降の工程を行うことにより半導体装置を完成させることができる。
一変形例として、図１３（ｃ）の工程が含む回復アニールは、追加した図２０の工程と図１３（ｂ）の工程との間に行ってもよい。すなわち、回復アニールは、１．０Ｖ動作ＭＯＳ形成領域上に酸化膜３１を残存させた状態で行ってもよい。
他の一変形例として、図２０の工程と図１３（ｂ）の工程との間に回復アニールを行い、図１３（ｃ）の工程で基板の平坦化及び／又はケミカルオキサイドの還元除去を目的とした熱処理を行ってもよい。
以上、実施形態について詳述したが、本発明は特定の実施形態に限定されるものではなく、特許請求の範囲に記載された要旨の範囲内において、種々の変形及び変更が可能である。Ｂよりも拡散係数が小さく、原子番号の大きな重元素不純物はＩｎ以外にもＧａ、Ｓｂ、Ｂｉ、Ｇｅ等があり、本発明はこれらの元素に対してもＩｎ同様に、コア部のゲート絶縁膜信頼性を確保するために有効である。また、ＰＭＯＳに関しては通常用いられるＰ、Ａｓ等よりも拡散係数が小さく、原子番号の大きな重元素不純物は、Ｓｂ、Ｂｉ等が存在する。更に、直接的にｐ型もしくはｎ型の不純物としての振る舞いをする元素ではないが、チャネル調整用としてＸｅ、Ａｒ、Ｋｒ等の元素を注入することも可能である。
以上の説明に関し、更に以下の付記を開示する。
（付記１）
半導体基板の第１領域に、インジウムを注入する注入工程と、
前記注入工程の後に、前記第１領域および前記第１領域とは異なる第２領域に、第１の膜厚を有する第１ゲート絶縁膜を形成する酸化工程と、
前記第１領域の前記第１ゲート絶縁膜を除去する工程と、
前記酸化工程の後に、前記半導体基板を熱処理するアニール工程と、
前記アニール工程の後に、前記第１領域上に、第２の膜厚を有する第２ゲート絶縁膜を形成する工程と
を有し、
前記アニール工程における熱処理の降温レートは２０℃／ｓｅｃ以上である
ことを特徴とする半導体装置の製造方法。
（付記２）
半導体基板の第１領域に、インジウムを注入する注入工程と、
前記注入工程の後に、前記第１領域および前記第１領域とは異なる第２領域に、第１の膜厚を有する第１ゲート絶縁膜を形成する酸化工程と、
前記第１領域の前記第１ゲート絶縁膜を除去する工程と、
前記酸化工程の後に、前記半導体基板を非酸化性雰囲気で熱処理するアニール工程と、
前記アニール工程の後に、前記第１領域上に、第２の膜厚を有する第２ゲート絶縁膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
（付記３）
前記アニール工程は、前記半導体基板を１０００℃以上の温度でアニールすることを含むことを特徴とする付記１又は２に記載の半導体装置の製造方法。
（付記４）
前記アニール工程は、前記半導体基板を１０００℃以上１１００℃以下の温度でアニールすることを含むことを特徴とする付記１乃至３の何れか一に記載の半導体装置の製造方法。
（付記５）
前記アニール工程における熱処理の降温レートは２０℃／ｓｅｃ以上であることを特徴とする付記１乃至４の何れか一に記載の半導体装置の製造方法。
（付記６）
前記アニール工程は、フラッシュランプアニール又はレーザーアニールにより前記半導体基板をアニールすることを含むことを特徴とする付記１乃至５の何れか一に記載の半導体装置の製造方法。
（付記７）
前記第２の膜厚は前記第１の膜厚よりも薄いことを特徴とする付記１乃至６の何れか一に記載の半導体装置の製造方法。
（付記８）
前記非酸化性雰囲気は水素雰囲気または窒素雰囲気であることを特徴とする付記１乃至７の何れか一に記載の半導体装置の製造方法。
（付記９）
前記注入工程と前記酸化工程との間に、前記インジウムを熱処理により活性化する工程を含むことを特徴とする付記１乃至８の何れか一に記載の半導体装置の製造方法。
（付記１０）
前記アニール工程は、前記第１領域上の前記第１ゲート絶縁膜を除去した後に行なわれることを特徴とする付記１乃至９の何れか一に記載の半導体装置の製造方法。
（付記１１）
前記アニール工程は、前記第１領域の前記第１ゲート絶縁膜を除去する工程の前に行われることを特徴とする付記１乃至９の何れか一に記載の半導体装置の製造方法。
（付記１２）
前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜より厚く形成されることを特徴とする付記１乃至１１の何れか一に記載の半導体装置の製造方法。
（付記１３）
第１のＮ型トランジスタ及び第２のトランジスタを含む半導体装置の製造方法であって、
前記第２のトランジスタのゲート絶縁膜を形成する酸化工程と、
前記酸化工程の後に、半導体基板の、前記第１のＮ型トランジスタのチャネル領域に相当する領域に、インジウムを注入する注入工程と、
前記注入工程の後に、前記半導体基板を熱処理するアニール工程と、
前記アニール工程の後に、前記チャネル領域上に前記第１のＮ型トランジスタのゲート絶縁膜を形成する工程と
を有し、
前記アニール工程における熱処理の降温レートは２０℃／ｓｅｃ以上である
ことを特徴とする半導体装置の製造方法。
（付記１４）
第１のＮ型トランジスタ及び第２のトランジスタを含む半導体装置の製造方法であって、
前記第２のトランジスタのゲート絶縁膜を形成する酸化工程と、
前記酸化工程の後に、半導体基板の、前記第１のＮ型トランジスタのチャネル領域に相当する領域に、インジウムを注入する注入工程と、
前記注入工程の後に、前記半導体基板を非酸化雰囲気で熱処理するアニール工程と、
前記アニール工程の後に、前記チャネル領域上に前記第１のＮ型トランジスタのゲート絶縁膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
（付記１５）
前記アニール工程は、前記半導体基板を１０００℃以上の温度でアニールすることを含むことを特徴とする付記１３又は１４に記載の半導体装置の製造方法。
（付記１６）
前記アニール工程における熱処理の降温レートは２０℃／ｓｅｃ以上であることを特徴とする付記１３乃至１５の何れか一に記載の半導体装置の製造方法。
（付記１７）
前記酸化工程に先立って、
前記第１のＮ型トランジスタ及び前記第２のトランジスタのウェルを形成するための不純物を注入し、且つ前記第２のトランジスタのチャネル領域に不純物を注入するウェル・チャネル注入工程と、
前記ウェル・チャネル注入工程により注入された不純物を熱処理により活性化する工程と
を更に有することを特徴とする付記１３乃至１６の何れか一に記載の半導体装置の製造方法。
（付記１８）
前記ウェル・チャネル注入工程は、前記第１のＮ型トランジスタのチャネル領域に、インジウムと異なる不純物を注入することを含むことを特徴とする付記１７に記載の半導体装置の製造方法。
（付記１９）
前記注入工程は、前記第１のＮ型トランジスタのチャネル領域上に形成された前記第２のトランジスタ用の前記ゲート絶縁膜を介してインジウムを注入することを含み、
前記アニール工程は、前記第１のＮ型トランジスタのチャネル領域上の該ゲート絶縁膜を除去した後に、前記半導体基板を熱処理することを含む、
ことを特徴とする付記１３乃至１８の何れか一に記載の半導体装置の製造方法。
（付記２０）
前記注入工程は、前記第１のＮ型トランジスタのチャネル領域上に形成された前記第２のトランジスタ用の前記ゲート絶縁膜を介してインジウムを注入することを含み、
前記アニール工程の後に、前記第１のＮ型トランジスタのチャネル領域上の該ゲート絶縁膜を除去する工程を更に含むことを特徴とする付記１３乃至１８の何れか一に記載の半導体装置の製造方法。
１０ 半導体基板
１１ 素子分離
１２ 酸化膜
１３、１４、２１−２６、３２、３４、５２、５５、５７、６４ レジスト
３１、３３、３５ ゲート絶縁膜
４１ ゲート電極
５１ ＬＤＤ領域
５４ サイドウォール
５６ ソース／ドレイン領域
５８ シリサイド層
６１、６２、６３ 層間膜
６６ コンタクト

Claims (14)

  1. 半導体基板の第１領域に、インジウムを注入する注入工程と、
    前記注入工程の後に、前記第１領域および前記第１領域とは異なる第２領域に、第１の膜厚を有する第１ゲート絶縁膜を形成する酸化工程と、
    前記第１領域の前記第１ゲート絶縁膜を除去する工程と、
    前記酸化工程の後に、前記半導体基板を熱処理するアニール工程と、
    前記アニール工程の後に、前記第１領域上に、第２の膜厚を有する第２ゲート絶縁膜を形成する工程と
    を有し、
    前記アニール工程における熱処理の降温レートは２０℃／ｓｅｃ以上である
    ことを特徴とする半導体装置の製造方法。
  2. 半導体基板の第１領域に、インジウムを注入する注入工程と、
    前記注入工程の後に、前記第１領域および前記第１領域とは異なる第２領域に、第１の膜厚を有する第１ゲート絶縁膜を形成する酸化工程と、
    前記第１領域の前記第１ゲート絶縁膜を除去する工程と、
    前記酸化工程の後に、前記半導体基板を非酸化性雰囲気で熱処理するアニール工程と、
    前記アニール工程の後に、前記第１領域上に、第２の膜厚を有する第２ゲート絶縁膜を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  3. 前記アニール工程は、前記半導体基板を１０００℃以上の温度でアニールすることを含むことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記アニール工程における熱処理の降温レートは２０℃／ｓｅｃ以上であることを特徴とする請求項１乃至３の何れか一項に記載の半導体装置の製造方法。
  5. 前記第２の膜厚は前記第１の膜厚よりも薄いことを特徴とする請求項１乃至４の何れか一項に記載の半導体装置の製造方法。
  6. 前記注入工程と前記酸化工程との間に、前記インジウムを熱処理により活性化する工程を含むことを特徴とする請求項１乃至５の何れか一項に記載の半導体装置の製造方法。
  7. 前記アニール工程は、前記第１領域上の前記第１ゲート絶縁膜を除去した後に行なわれることを特徴とする請求項１乃至６の何れか一項に記載の半導体装置の製造方法。
  8. 前記アニール工程は、前記第１領域の前記第１ゲート絶縁膜を除去する工程の前に行われることを特徴とする請求項１乃至６の何れか一項に記載の半導体装置の製造方法。
  9. 第１のＮ型トランジスタ及び第２のトランジスタを含む半導体装置の製造方法であって、
    前記第２のトランジスタのゲート絶縁膜を形成する酸化工程と、
    前記酸化工程の後に、半導体基板の、前記第１のＮ型トランジスタのチャネル領域に相当する領域に、インジウムを注入する注入工程と、
    前記注入工程の後に、前記半導体基板を熱処理するアニール工程と、
    前記アニール工程の後に、前記チャネル領域上に前記第１のＮ型トランジスタのゲート絶縁膜を形成する工程と
    を有し、
    前記アニール工程における熱処理の降温レートは２０℃／ｓｅｃ以上である
    ことを特徴とする半導体装置の製造方法。
  10. 第１のＮ型トランジスタ及び第２のトランジスタを含む半導体装置の製造方法であって、
    前記第２のトランジスタのゲート絶縁膜を形成する酸化工程と、
    前記酸化工程の後に、半導体基板の、前記第１のＮ型トランジスタのチャネル領域に相当する領域に、インジウムを注入する注入工程と、
    前記注入工程の後に、前記半導体基板を非酸化雰囲気で熱処理するアニール工程と、
    前記アニール工程の後に、前記チャネル領域上に前記第１のＮ型トランジスタのゲート絶縁膜を形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  11. 前記アニール工程は、前記半導体基板を１０００℃以上の温度でアニールすることを含むことを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
  12. 前記酸化工程に先立って、
    前記第１のＮ型トランジスタ及び前記第２のトランジスタのウェルを形成するための不純物を注入し、且つ前記第２のトランジスタのチャネル領域に不純物を注入するウェル・チャネル注入工程と、
    前記ウェル・チャネル注入工程により注入された不純物を熱処理により活性化する工程と
    を更に有することを特徴とする請求項９乃至１１の何れか一項に記載の半導体装置の製造方法。
  13. 前記注入工程は、前記第１のＮ型トランジスタのチャネル領域上に形成された前記第２のトランジスタ用の前記ゲート絶縁膜を介してインジウムを注入することを含み、
    前記アニール工程は、前記第１のＮ型トランジスタのチャネル領域上の該ゲート絶縁膜を除去した後に、前記半導体基板を熱処理することを含む、
    ことを特徴とする請求項９乃至１２の何れか一項に記載の半導体装置の製造方法。
  14. 前記注入工程は、前記第１のＮ型トランジスタのチャネル領域上に形成された前記第２のトランジスタ用の前記ゲート絶縁膜を介してインジウムを注入することを含み、
    前記アニール工程の後に、前記第１のＮ型トランジスタのチャネル領域上の該ゲート絶縁膜を除去する工程を更に含むことを特徴とする請求項９乃至１２の何れか一項に記載の半導体装置の製造方法。
JP2010165317A 2010-07-22 2010-07-22 半導体装置の製造方法 Expired - Fee Related JP5527080B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2010165317A JP5527080B2 (ja) 2010-07-22 2010-07-22 半導体装置の製造方法
US13/160,460 US9153501B2 (en) 2010-07-22 2011-06-14 Method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010165317A JP5527080B2 (ja) 2010-07-22 2010-07-22 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2012028534A JP2012028534A (ja) 2012-02-09
JP5527080B2 true JP5527080B2 (ja) 2014-06-18

Family

ID=45493982

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010165317A Expired - Fee Related JP5527080B2 (ja) 2010-07-22 2010-07-22 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US9153501B2 (ja)
JP (1) JP5527080B2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2763217A4 (en) * 2011-09-30 2015-04-01 Asahi Glass Co Ltd ACTIVE POSITIVE ELECTRODE MATERIAL FOR LITHIUM ION SECONDARY BATTERY AND METHOD OF MANUFACTURING THEREOF
WO2014033982A1 (ja) * 2012-08-28 2014-03-06 パナソニック株式会社 半導体素子の製造方法
CN110634735A (zh) * 2019-09-26 2019-12-31 上海华力集成电路制造有限公司 双重栅极氧化层生长方法及半导体器件的制造方法
CN112382612A (zh) * 2020-11-04 2021-02-19 上海华力集成电路制造有限公司 制备栅氧化层的方法
CN112542379B (zh) * 2020-12-09 2022-11-08 济南晶正电子科技有限公司 一种薄膜图形化工艺方法、复合薄膜及电子元器件

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63211759A (ja) * 1987-02-27 1988-09-02 Oki Electric Ind Co Ltd 半導体装置の製造方法
TW304301B (ja) * 1994-12-01 1997-05-01 At & T Corp
JP3481223B2 (ja) * 2001-09-07 2003-12-22 松下電器産業株式会社 半導体装置の製造方法
US6403425B1 (en) * 2001-11-27 2002-06-11 Chartered Semiconductor Manufacturing Ltd. Dual gate oxide process with reduced thermal distribution of thin-gate channel implant profiles due to thick-gate oxide
JP2004119860A (ja) 2002-09-27 2004-04-15 Sanyo Electric Co Ltd 半導体装置の製造方法
JP4472633B2 (ja) * 2003-06-10 2010-06-02 富士通マイクロエレクトロニクス株式会社 半導体集積回路装置および半導体集積回路装置の製造方法
KR100505068B1 (ko) * 2003-07-05 2005-07-29 삼성전자주식회사 반도체 소자의 다중 게이트 산화막 및 이를 포함하는게이트 전극 형성방법
JP2006228849A (ja) * 2005-02-16 2006-08-31 Ricoh Co Ltd 半導体装置の製造方法
JP5072209B2 (ja) * 2005-09-28 2012-11-14 株式会社東芝 半導体装置及びその製造方法
JP2007188969A (ja) * 2006-01-11 2007-07-26 Toshiba Corp 半導体装置およびその製造方法
JP5283827B2 (ja) * 2006-03-30 2013-09-04 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2008042059A (ja) * 2006-08-09 2008-02-21 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2008108891A (ja) * 2006-10-25 2008-05-08 Toshiba Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
US9153501B2 (en) 2015-10-06
US20120021593A1 (en) 2012-01-26
JP2012028534A (ja) 2012-02-09

Similar Documents

Publication Publication Date Title
JP5173582B2 (ja) 半導体装置
US6849516B2 (en) Methods of forming drain/source extension structures of a field effect transistor using a doped high-k dielectric layer
US9269631B2 (en) Integration of semiconductor alloys in PMOS and NMOS transistors by using a common cavity etch process
US7718506B2 (en) Isolation structure for MOS transistor and method for forming the same
JP5527080B2 (ja) 半導体装置の製造方法
US9379207B2 (en) Stable nickel silicide formation with fluorine incorporation and related IC structure
JP2006245338A (ja) 電界効果型トランジスタの製造方法
JP2009252895A (ja) 半導体装置及びその製造方法
US9159604B2 (en) Semiconductor device and method for forming the same
US7422969B2 (en) Multi-step process for patterning a metal gate electrode
CN104282681A (zh) 半导体器件
US20050098818A1 (en) Drain/source extension structure of a field effect transistor including doped high-k sidewall spacers
US6756291B1 (en) Method for hardening gate oxides using gate etch process
JP2004165470A (ja) 半導体装置及びその製造方法
KR100435805B1 (ko) 모스 트랜지스터의 제조 방법
JP4607850B2 (ja) 半導体装置の製造方法
US9054056B2 (en) Transistor performance using a two-step damage anneal
KR100943492B1 (ko) 반도체 소자 제조 방법
JP2009272407A (ja) 半導体装置の製造方法
KR100929063B1 (ko) 반도체 소자의 게이트 전극 형성 방법
KR100567875B1 (ko) 반도체소자의 게이트 유전체 및 그 형성 방법
JP2005252052A (ja) 半導体装置及びその製造方法
KR19990085617A (ko) 반도체 장치의 제조 방법
JP5119904B2 (ja) 半導体装置の製造方法
JP2014140025A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130402

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140124

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140204

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140207

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140318

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140331

R150 Certificate of patent or registration of utility model

Ref document number: 5527080

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees