KR100967255B1 - 반도체 집적 회로 장치 및 반도체 집적 회로 장치의 제조방법 - Google Patents

반도체 집적 회로 장치 및 반도체 집적 회로 장치의 제조방법 Download PDF

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Abstract

온 칩의 불휘발성의 메모리 셀 트랜지스터로부터 기억 정보를 고속으로 판독할 수 있는 반도체 집적 회로 장치를 제공한다.
메모리 셀 트랜지스터는, 제1 웰 영역에, 서로 한쪽이 소스 전극, 다른 쪽이 드레인 전극이 되는 한쌍의 메모리 전극과, 한쌍의 메모리 전극에 끼워진 채널 영역을 가지고, 채널 영역 위에는, 메모리 전극 가까이에 절연막(2)을 사이에 두고 배치된 제1 게이트 전극(3)과, 절연막(4, 7) 및 전하 축적 영역(6)을 사이에 두고 배치되어 상기 제1 게이트 전극과 전기적으로 분리된 제2 게이트 전극(8)을 가진다. 상기 제1 웰 영역에 제1 마이너스 전압을 주어서 상기 제2 게이트 전극 가까이의 메모리 전극과의 사이에서 접합 내압 이상의 역 바이어스 상태를 형성해서 핫 일렉트론을 전하 축적 영역에 주입 가능하게 되고, 또한, 일렉트론을 웰 영역에서 전하 축적 영역에 주입 가능하게 된다.
반도체 기판, 메모리 셀 트랜지스터, 액세스 회로, 소스 전극, 드레인 전극, 메모리 전극, 채널 영역, 절연막, 게이트 전극, 웰 영역, 전하 축적 영역

Description

반도체 집적 회로 장치 및 반도체 집적 회로 장치의 제조 방법{A SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND A METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명에 따른 반도체 집적 회로 장치에 적용되는 불휘발성의 메모리 셀 트랜지스터를 예시하는 종단면도.
도 2는 본 발명에 따른 메모리 셀을 로직 트랜지스터와 혼재시키는 프로세스로 제조하는 경우의 종단면도.
도 3은 도 2의 메모리 셀의 평면도.
도 4는 본 발명에 따른 메모리 셀에 있어서의 컨트롤 게이트의 드레인측의 측면부에만 메모리 게이트를 형성하기 위한 가공 마스크 패턴 배치를 예시하는 평면도.
도 5는 메모리 셀의 소거 동작에 있어서의 전압인가상태를 예시하는 단면도.
도 6은 메모리 셀의 기입 동작에 있어서의 전압인가상태를 예시하는 단면도.
도 7은 메모리 셀의 판독 동작상태를 예시하는 단면도.
도 8은 플래시 메모리를 온 칩하는 데이터 프로세서를 예시하는 블록도.
도 9는 플래시 메모리의 상세를 예시하는 블록도.
도 10은 플래시 메모리에 대한 소거 동작 시의 메모리 어레이의 상태를 예시 하는 회로도.
도 11은 플래시 메모리에 대한 기입 동작시의 메모리 어레이의 상태를 예시하는 회로도.
도 12는 플래시 메모리에 대한 판독 동작시의 메모리 어레이의 상태를 예시하는 회로도.
도 13은 메모리 셀 블록에 있어서의 다른 비트선 구조를 예시하는 설명도.
도 14는 메모리 셀 트랜지스터의 다른 예를 게시하는 종단면도.
도 15는 0.13㎛ 프로세스 기술에 의한 로직 LSI에 도 2에서 설명한 바와 같은 불휘발성의 메모리 셀을 혼재시킬 때의 제조 공정 중에 있어서의 LSI의 요부 종단면도.
도 16은 도 15에 이어지는 제조 공정 중에 있어서의 LSI의 요부 종단면도.
도 17은 도 16에 이어지는 제조 공정 중에 있어서의 LSI의 요부 종단면도.
도 18은 도 17에 이어지는 제조 공정 중에 있어서의 LSI의 요부 종단면도.
도 19는 도 18에 이어지는 제조 공정 중에 있어서의 LSI의 요부 종단면도.
도 20은 도 19에 이어지는 제조 공정 중에 있어서의 LSI의 요부 종단면도.
도 21은 도 20에 이어지는 제조 공정 중에 있어서의 LSI의 요부 종단면도.
도 22는 도 21에 이어지는 제조 공정 중에 있어서의 LSI의 요부 종단면도.
도 23은 도 22에 이어지는 제조 공정 중에 있어서의 LSI의 요부 종단면도.
도 24는 도 23에 이어지는 제조 공정 중에 있어서의 LSI의 요부 종단면도.
도 25는 도 24에 이어지는 제조 공정 중에 있어서의 LSI의 요부 종단면도.
도 26은 도 25에 이어지는 제조 공정 중에 있어서의 LSI의 요부 종단면도.
도 27은 도 26에 이어지는 제조 공정 중에 있어서의 LSI의 요부 종단면도.
도 28은 도 27에 이어지는 제조 공정 중에 있어서의 LSI의 요부 종단면도.
도 29는 도 28에 이어지는 제조 공정 중에 있어서의 LSI의 요점 종단면도.
도 30은 도 29에 이어지는 제조 공정 중에 있어서의 LSI의 요부 종단면도.
도 31은 도 20에 대응한 메모리 셀부의 평면 패턴을 도시하는 평면도.
도 32는 도 23에 대응한 메모리 셀부의 평면 패턴을 도시하는 평면도.
도 33은 도 25에 대응한 메모리 셀부의 평면 패턴을 도시하는 평면도.
도 34는 도 15 내지 도 29에서 설명한 제조 방법 중, 메모리 셀의 전극 구조를 일부 변경한 메모리 셀을 채용할 경우의 다른 제조 방법의 변경점을 대표적으로 예시하는 LSI의 요부 단면도.
도 35는 컨트롤 게이트와 메모리 게이트 모두를 리소그래피에 의한 가공에 의존하지 않고서, 자기 정합적으로 가공하는 제조 공정 중에 있어서의 LSI의 요부 단면도.
도 36은 도 35에 이어지는 제조 공정 중에 있어서의 LSI의 요부 종단면도.
도 37은 도 36에 이어지는 제조 공정 중에 있어서의 LSI의 요부 종단면도.
도 38은 도 37에 이어지는 제조 공정 중에 있어서의 LSI의 요부 종단면도.
도 39는 도 38에 이어지는 제조 공정 중에 있어서의 LSI의 요부 종단면도.
도 40은 메모리 셀의 컨트롤 게이트에 텅스텐 폴리사이드막을 적용했을 경우의 구조를 도 35와의 상위점으로서 도시하는 종단면도.
도 41은 도 40의 구조를 채용할 경우에 도 36에 대응되는 공정 단면을 예시하는 종단면도.
도 42는 도 40의 구조를 채용할 경우에 도 37에 대응되는 공정 단면을 예시하는 종단면도.
도 43은 도 35에 도시한 사이드 스페이서 형상의 메모리 게이트를 형성한 공정의 직후에 메모리 게이트 위에 코발트 실리사이드막을 형성할 경우에 도 37의 공정 뒤에 추가해야 할 공정을 단면으로 예시하는 종단면도.
도 44는 도 42의 경우에 있어서 그 후에 SiO2 사이드 월을 형성해서 확산층 위를 CoSi 살리사이드화하는 구조를 예시하는 종단면도.
도 45는 다치 메모리 셀의 평면 레이아웃도.
도 46은 도 45의 다치 메모리 셀의 컨트롤 게이트와 메모리 게이트에의 콘택트 취득부를 예시하는 평면 레이아웃도.
도 47은 도 45의 다치 메모리 셀을 예시하는 종단면도.
도 48은 도 45의 다치 메모리 셀을 매트릭스 배치한 메모리 어레이를 소거 동작상태로 예시한 회로도.
도 49는 도 45의 다치 메모리 셀을 매트릭스 배치한 메모리 어레이를 기입 동작상태로 예시한 회로도.
도 50은 도 45의 다치 메모리 셀을 매트릭스 배치한 메모리 어레이를 정방향 판독 동작상태로 예시한 회로도.
도 51은 도 45의 다치 메모리 셀을 매트릭스 배치한 메모리 어레이를 역방향 판독 동작상태로 예시한 회로도.
도 52는 다치 메모리 셀의 제조 공정 중에 있어서의 LSI의 요부 종단면도.
도 53은 도 52에 이어지는 제조 공정 중에 있어서의 LSI의 요부 종단면도.
도 54는 도 53에 이어지는 제조 공정 중에 있어서의 LSI의 요부 종단면도.
도 55는 도 54에 이어지는 제조 공정 중에 있어서의 LSI의 요부 종단면도.
도 56은 도 55에 이어지는 제조 공정 중에 있어서의 LSI의 요부 종단면도.
도 57은 도 56에 이어지는 제조 공정 중에 있어서의 LSI의 요부 종단면도.
도 58은 제1의 종래기술에 따른 불휘발성 메모리 셀의 기입 동작의 설명도.
도 59는 제1의 종래기술에 따른 불휘발성 메모리 셀의 소거 동작의 설명도.
도 60은 제2의 종래기술에 따른 불휘발성 메모리 셀의 기입 동작의 설명도.
도 61은 제2의 종래기술에 따른 불휘발성 메모리 셀의 소거 동작의 설명도.
도 62는 제2의 종래기술에 따른 불휘발성 메모리 셀의 판독 동작의 설명도.
도 63은 제3의 종래기술에 따른 불휘발성 메모리 셀의 기입 동작의 설명도.
도 64는 제4의 종래기술에 따른 불휘발성 메모리 셀의 소거 동작의 설명도.
도 65는 제4의 종래기술에 따른 불휘발성 메모리 셀의 기입 동작의 설명도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2, 122 : 게이트 산화막
3, 123 : 컨트롤 게이트
4, 124 : 산화막
5 : 하부 산화막
6, 125 : 실리콘 질화막
7, 126 : 상부 산화막
8, 127 : 메모리 게이트
10 : 드레인
11 : 소스
12, 13, 28 : 사이드 스페이서
14 : 금속 살리사이드막
15 : 층간 절연막
16, 18, 29 : 금속 플러그
17 : 절연막
19, 30 : 비트 선
22 : 활성영역
본 발명은, 불휘발성의 메모리 셀 트랜지스터(불휘발성 기억 소자)를 가지는 반도체 집적 회로 장치 및 그 제조 방법에 관한 것으로, 예를 들면, 비도전성의 전하 트랩막을 정보의 보유 영역(保持領域)에 사용하는 불휘발성 메모리를 CPU(Central Processing Unit)와 함께 온 칩으로 구비한 반도체 집적 회로 장치에 적용하기에 유효한 기술에 관한 것이다.
최근, 데이터나 프로그램 구성하는 데이터를 기억시키는 메모리 장치로서, 기억하는 데이터를 소정의 단위로 일괄해서 전기적으로 소거 가능하고, 또한, 데이터를 전기적으로 기입 가능한 불휘발성 기억 장치가 되는 플래시 EEPROM(이하, 플래시 메모리라고 한다)이 주목을 모으고 있다. 플래시 메모리는, 전기적으로 소거 및 기입 가능한 불휘발성 기억소자에 의해 메모리 셀이 구성되고 있고, 일단 메모리 셀에 기입된 데이터나 프로그램 구성하는 데이터를 소거하고, 새로운 데이터나 프로그램 구성하는 데이터를 메모리 셀로 다시 기입(프로그래밍)하는 것이 가능하다.
종래, 플래시 메모리의 전하 축적은, 폴리실리콘막으로 이루어지고, 전기적으로 주위와는 절연된 플로팅 게이트내에 전자를 축적함으로써 행하여지고 있었다. 이 종래의 메모리 셀은 플로팅 게이트형 플래시라고 불리고 있다. 이 전자축적동작, 이른바 기입 동작은, 핫 일렉트론 주입이 일반적이고, 축적된 전자를 플로팅 게이트 밖으로 방출하는 소거 동작은, 게이트 산화막을 통과하는 터널 전류에 의해 행하여지고 있다. 기입과 소거를 반복하면, 게이트 산화막의 내부에 전하트랩이 형성되어, 기판과 게이트 산화막의 계면에는 표면 준위 밀도가 증가한다. 특히, 전자는 전하의 보유특성, 즉 재기입 후의 리텐션 특성을 열화시킨다고 하는 본질적인 문제점이 있었다.
이 문제점을 해소하는 방법으로서, 최근, EEPROM의 전하축적을 비도전성의 전하 트랩막을 사용하는 메모리 셀 방식이 제안되어 있다. 예를 들면, 미국 특허공보 제5,768, 192호, 미국 특허공보 제5,966,603호, 미국 특허공보 제6,011,725호, 미국 특허공보 제6,180,538호, 및 B.Eitan 등에 의한 "Can NROM, a 2-bit, Trapping Storage NVM Cell, Give a Real Challenge to Floating Gate Cell", International Conference on Solid State Devices and Materials, Tokyo, 1999,에 개시되어 있다. 예를 들면, 미국 특허공보 제5,768,192호에는, 도 58에 그 단면도를 도시한 바와 같이 실리콘 산화막 등의 절연막(182, 184) 사이에 끼워진 실리콘 질화막(183), 이른바 ONO(0xide/Nitride/Oxide)구조의 적층막을 게이트 절연막으로 하고, 소스(187)에 0V, 드레인(186)에 5V, 컨트롤 게이트(185)에 9V를 인가해서 트랜지스터를 온시켜, 드레인(186)의 근방에서 발생하는 핫 일렉트론을 주입하고, 상기 실리콘 질화막(183) 안으로 전자를 트랩 시킴으로써 기입을 행하는 방식이 개시되어 있다. 이 제1의 종래의 메모리 셀에서의 전하 축적 방식은, 연속한 도전막인 폴리실리콘막에 전하 축적을 행하는 방식에 비교하면, 실리콘 질화막(183) 안의 전자 트랩이 비연속이고 이산적이기 때문에, 산화막(182)의 일부에 핀 홀 등의 전하누설 패스가 발생했을 경우에 있어서도, 축적된 전하의 전부가 소실되지 않고, 리텐션 특성이 본질적으로 강고하다고 하는 특징을 가지고 있다. 또한, 이 메모리 셀의 소거 동작은, 도 59에 도시하는 바와 같이, 소스(187)에 3V, 드레인(186)에 5V, 컨트롤 게이트(185)에 -3V를 인가해서 드레인(186)의 실리콘 표면 근방을 강반전시켜, 강전계에 의해 현저하게 변형된 에너지 밴드에 기인하는 밴드간 터널 현상으로 발생하는 핫 홀을 상기 실리콘 질화막(183) 안으로 주입함으로써, 이미 트랩되어 있는 전자를 중화하는 것으로 행하여진다.
또, 미국 특허공보 제5,408,115호, 미국 특허공보 제5,969,383호에는, 도 60 및 도 61에 그 메모리 셀 구조와 기입·소거 방식을 나타낸 바와 같이, 사이드 스페이서를 이용한 스플릿 게이트를 가지고, ONO막 안으로 전하축적을 행하는 메모리 셀 방식을 개시하고 있다. 이 종래의 제2의 메모리 셀에서는, 도 60에 도시하는 바와 같이, 기판(161)의 표면의 게이트 산화막(162)을 사이에 두고 셀렉트 게이트(163)가 배치되어, 셀렉트 게이트(163)의 주변부에 하부 산화막(165), 실리콘 질화막(166), 및 상부 산화막(167)이 적층된 후에, 사이드 스페이서 형상의 컨트롤 게이트(168)가 배치되어 있다. 종래의 제2의 메모리 셀의 소스(164)는, 상기 셀렉트 게이트(163)의 가공 직후에 형성되고, 드레인(169)은 상기 컨트롤 게이트(168)의 가공후에 형성되기 때문에, 드레인(169)측의 컨트롤 게이트(168)만이 게이트 전극으로서 기능한다.
종래의 제2의 메모리 셀로의 기입 동작은, 드레인(169)에 5V, 셀렉트, 게이트(163)에 1V, 컨트롤 게이트(168)에 10V를 인가해서 채널을 온시켜, 소스(165)로부터 주행해 오는 전자를 셀렉트 게이트(163)와 컨트롤 게이트(168)의 경계 하부의 채널 영역에서 발생하는 가로 방향의 강전계 내에서 가속해서 핫 일렉트론화하고, 상기 하부 산화막(165)을 관통시켜서 상기 실리콘 질화막(167)안으로 주입해서 트랩함으로써 행하여진다. 이 동작은, 핫 일렉트론의 주입위치가 드레인 근방이 아닌 점에서, 일반적으로는, 소스·사이드·인젝션(SSI) 방식이라고 부르고 있다. 종래의 제2의 메모리 셀의 소거 동작은, 도 61에 도시하는 바와 같이, 컨트롤 게이트(168)에만 14V를 인가하고, 실리콘 질화막(166)안에 트랩된 전자를 상기 상부 산화막(167)안을 흐르는 터널 전류로서 상기 컨트롤 게이트(168)측으로 뽑는 것에 의해 행하고 있다. 이 소거 동작에 있어서는, 상기 하부 산화막(165)을 경유한 터널 전류에 의해 기판(161)측에서의 전자 주입도 발생하기 때문에, 하부 산화막(165)은 상부 산화막(167)보다 두껍게 설정할 필요가 있다.
또한, 종래의 제2의 메모리 셀의 판독 동작에서는, 도 62에 도시한 바와 같이, 드레인(169)에 2V, 셀렉트 게이트(163)에 5V를 인가해서 채널을 온시키고, 컨트롤 게이트(168)에 2V를 인가해서 상기 실리콘 질화막 안에의 트랩 전자의 유무에 의한 임계값 전압의 고저를 드레인 전류의 크기로부터 판정한다. 종래의 제2의 메모리 셀은, 상기 종래의 제1의 메모리 셀에 비교하면, 기입 동작에 필요한 드레인 전류가 작고, 저전력화를 꾀할 수 있는 이점이 있다. 이것은, 종래의 제2의 메모리 셀이 셀렉트 게이트(163)를 구비하고 있는 점에서, 기입 시의 채널 전류를 낮게 제어할 수 있기 때문이며, 종래의 제1의 메모리 셀의 1/100이하로 저감가능하다.
또한, 미국 특허공보 제5,408,115에는, 도 63에 그 구조를 도시한 종래의 제3의 메모리 셀이 개시되어 있다. 이 종래의 제3의 메모리 셀은 상기 종래의 제2의 메모리 셀에 있어서의, 셀렉트 게이트와 컨트롤 게이트의 구조적 위치를 교환한 구조로 되어 있고, 하부 산화막(172), 실리콘 질화막(173), 상부 산화막(174)을 적층 한 상부에 컨트롤 게이트(175)를 형성한 후에, 게이트 산화막(177)과 사이드 스페이서 형상의 셀렉트 게이트(178)를 형성하고 있다. 본 종래의 제3의 메모리 셀의 기입, 소거, 판독 동작에 있어서의 전압 설정은 상기 종래의 제2의 메모리 셀과 같다.
또, I.Fujiwara 등에 의한 "High speed program/erase sub 100nm MONOS memory", Nonvolatile Semiconductor Memory Workshop, Augest, 2001, p75에는, 도 64 및 도 65에 그 단면도를 도시한 종래의 제4의 메모리 셀 방식이 개시되어 있다. 도 64에 도시하는 바와 같이, 실리콘 산화막 등의 절연막(192 및 194) 사이에 끼워진 실리콘 질화막(193)으로 이루어지는 ONO(0xide/Nitride/0xide) 적층막을 게이트 절연막으로 해서, 컨트롤 게이트(195)에 12V를 인가하고, 반도체 기판(191)측으로부터 터널 전류에 의해 전자 주입을 행하고, 실리콘 질화막(193)안으로 전자를 트랩시켜서 고임계값 전압 상태로 하는 소거 동작과, 소스(197), 및 드레인(196)에 6V를, 컨트롤 게이트(195)에 -6V를 인가해서 소스·드레인 근방의 실리콘 표면을 강반전시켜, 강전계에 의해 현저하게 변형된 에너지 밴드에 기인하는 밴드간 터널 현상으로 발생하는 핫 홀을 상기 실리콘 질화막(193)안으로 주입함으로써, 이미 트랩되어 있는 전자를 중화하고, 저임계값 전압 상태로 하는 기입 동작이 행하여진다.
본 발명자는 상기 종래의 기술에 대해서 검토한 결과, 이하의 과제를 찾아냈다.
제1의 과제는, 저임계값 전압 상태에서의 판독 시의 드레인 전류가 작은 점이다. 이 문제는, 예를 들면 100㎒ 정도의 고속 판독이 요구되는 로직 혼재용의 플래시 메모리 모듈에서는 큰 결점이 된다. 상기 종래의 제1의 메모리 셀에 있어서는, 그 게이트 절연막은, B.Eitan 등에 의한 "Can NROM, a 2-bit, Trapping Storage NVM Cell, Give a Real Challenge to Floting Gate Cell", International Conference on Solid State Devices and Materials, tokyo, 1999,에 기재되어 있는 바와 같이, 도 58 및 도 59에 도시한 실리콘 산화막 등의 절연막(182 및 184)이 5㎚, 실리콘 질화막(183)이 10㎚로 설정되기 때문에, 산화막 환산의 전기적 실효막 두께는 15㎚정도가 된다. 이 값은, 게이트 산화막 두께가 10㎚정도로 설계되어 있는 종래의 플로팅 게이트형 메모리 셀에 비교해도 1.5배나 두껍고, 동일한 실효 채널 폭/실효 채널 길이의 메모리 셀로 비교하면, 판독 드레인 전류는 약 1/1.5로 저하한다.
또, 도 60 내지 도 62에 도시한 종래의 제2의 메모리 셀에 있어서는, 셀렉트 게이트(163)하부의 게이트 산화막(163)은 메모리 셀의 기입·소거특성에 종속되지 않고 독립적으로 설계하는 것이 가능해서, 예를 들면 5㎚정도로 설계할 수 있다. 또한, 컨트롤 게이트(168) 바로 아래의 하부, 및 상부 산화막(165, 167)은 5㎚, 실리콘 질화막(166)은 10㎚, 실효막 두께를 15㎚로 설계한 경우에 있어서도, 실효 채널 길이는 사이드 스페이서 길이로 조절할 수 있기 때문에, 최소가공치수로 정의되는 셀렉트 게이트 길이보다 짧게 설계할 수 있다. 그 결과, 종래의 제2의 메모리 셀의 실효 채널 길이는, 셀렉트 게이트(163)와 컨트롤 게이트(168)의 2개의 직렬 길이로 되는데, 저임계값 전압상태에서의 판독 전류는, 상기 종래의 제1의 메모리 셀보다 크게 설계하는 것이 가능하다. 이 점에서는, 제어해야 할 게이트 전극은 증가하지만, 종래의 제2의 메모리 셀이 뛰어나다.
제2의 과제는, 상기 종래의 제2의 메모리 셀의 신뢰성에 관한 것이다. 이 기입·소거 동작은 전술한 바와 같이, 핫 일렉트론의 소스·사이드·인젝션서 기입과 컨트롤 게이트측으로의 터널 전자방출소거에 의하고 있다. 본 발명자들은, 이 동작방식에서의 재기입 시험을 행한 바, 재기입 회수가 1만회를 초과하면 소거시간이 현저하게 열화하는 결과를 얻었다. 이 원인을 해석한 바, 도 61에 도시되는 바와 같이, L자형으로 배치된 전자 트랩막인 실리콘 질화막(166)의 코너부에 트랩된 전자가, 컨트롤 게이트(168)측으로 방출되기 어렵기 때문인 것이 판명되었다. 재기입 동작을 반복하면, 상기 실리콘 질화막(166)의 코너부의 트랩 전자량이 점차 증가하는데, 컨트롤 게이트(168)에서 본 실리콘 질화막(166)의 실효막 두께는, 평탄부의 √2배(약 1.4배)이기 때문에, 소거 시의 막 내 전계강도가 저하하는 것이 원인으로 생각되었다.
또, 저임계값 전압상태에서의 판독 전류를 더욱 크게 설계하기 위해서, 도 60에 도시한 게이트 산화막(163)를 4㎚이하로 설정하면, 기입 동작시에 게이트 산화막(163)의 절연파괴불량이 발생하는 것도 판명되었다. 이것은, 전술한 바와 같이 기입 동작시에는, 컨트롤 게이트(168)에 10V가 인가되어서 컨트롤 게이트(168) 바로 아래에는 채널이 형성되기 때문에, 드레인(169)에 인가된 5V가 셀렉트 게이트(163)의 컨트롤 게이트측 단부의 게이트 산화막(162)에 전달된다. 이 때, 게이트 산화막(162)에 인가되는 최대전압은, (드레인(169)전압=5V)-(셀렉트 게이트(163)전압=1V)=4V가 된다. 따라서, 종래의 제2의 메모리 셀에서는, 게이트 산화막(163)의 막 두께에는 하한이 있고, 그것에 의해서 판독 전류는 제한되는 결점이 있었다. 로직 혼재용의 플래시 메모리 모듈에 있어서는, 상기 게이트 산화막(163)의 막 두께는 전원전압계 트랜지스터의 게이트 산화막 두께와 동일하게 설계하는 것이, 제조공정의 간략화의 관점에서도 바람직하다. 예를 들면, 0.13㎛기술세대에서의 로직 트랜지스터의 게이트 산화막 두께는 2.5 내지 3.0㎚이지만, 종래의 제2의 메모리 셀에서는 상기의 게이트 산화막 내압의 점에서는 게이트 산화막 막 두께의 공통화는 곤란했다.
제3의 과제는, 상기 종래의 제4의 메모리 셀의 신뢰성에 관한 것이다. 이 기입 동작은 전술한 바와 같이, 소스·드레인 접합으로부터의 핫 홀 주입에 의하고 있다. 소스·드레인 접합근방에서만 발생하는 핫 홀의 실리콘 질화막(193)안에서의 가로방향의 도달거리가 50㎚정도인 점에서, 본 종래의 제4의 메모리 셀의 실효 채널 길이는 100㎚이하로 설계할 필요가 있다. 그 때문에, 단 채널 효과가 현저하고, 초기 임계값 전압의 안정제어가 곤란한 것, NOR형의 어레이 접속을 행할 경우의 비트선의 누설전류, 이른바 오프 리크 전류가 증대하고, 또한 그 편차가 커지는 것 등의 문제점이 있었다.
제4의 과제는, 종래의 메모리 셀은 도 58, 도 59, 도 60 내지 도 62, 도 63, 도 64 및 도 65에 도시한 바와 같이, 기입·소거 동작을 행하는 게이트 전극과 판독 동작을 행하는 게이트 전극이 동일하기 때문에, 예를 들면 도 64 및 도 65에 도시한 종래의 제4의 메모리 셀에 있어서는, 판독 동작에 있어서의 컨트롤 게이트(195)에의 전원전압인가에 의해 절연막(192)에 약한 전계가 인가되는 것에 기인하여, 실리콘 질화막(193)안에 홀이 트랩된 저임계값 전압상태로부터 약한 핫 일렉트론 주입이 발생하고, 임계값 전압이 점차 상승하는, 이른바 판독 디스터브 수명이 짧다고 하는 문제가 있었다. 그 결과, 10년간 연속판독을 행했을 경우에, 임계값 전압이 컨트롤 게이트(195)에 인가되는 전원전압이상으로 상승하고, 데이터가 반전하는 불량이 발생한다.
본 발명의 목적은, 반도체 집적 회로 장치에 형성된 불휘발성의 메모리 셀 트랜지스터로부터 기억정보를 고속으로 판독할 수 있는 기술을 제공하는 것에 있다.
본 발명의 다른 목적은, 반도체 집적 회로 장치에 형성된 불휘발성 메모리 셀 트랜지스터의 채널부에 있어서의 기생 저항값을 작게 하는 것에 있다.
본 발명의 또 다른 목적은, 반도체 집적 회로 장치에 형성된 불휘발성의 메모리 셀 트랜지스터에 한쪽의 극성의 전하가 항상적으로 트랩되는 사태를 방지할 수 있는 반도체 집적 회로 장치, 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 또 다른 목적은, 반도체 집적 회로 장치에 형성된 불휘발성의 메모리 셀 트랜지스터에 축적된 전하가 원하지 않게 누설되는 것에 의한 데이터 리텐션특성의 열화를 방지하는 것에 있다.
본 발명의 또 다른 목적은, 반도체 집적 회로 장치에 형성된 불휘발성의 메모리 셀 트랜지스터로부터 기억정보를 판독하기 위한 신호경로에서 고속성을 손상하는 두꺼운 막의 고내압 MIS 트랜지스터를 배제하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규의 특징은 본 명세서의 기술 및 첨부도면으로부터 명백해질 것이다.
본원에 있어서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면 하기와 같다.
〔1〕《스플릿 게이트·반대극성 전하주입·마이너스기판 전위》
본 발명에 따른 반도체 집적 회로 장치는, 반도체 기판에 메모리 셀 트랜지스터와 그 액세스 회로를 가진다. 상기 메모리 셀 트랜지스터는, 상기 반도체 기판의 제1 웰 영역에, 서로 한쪽이 소스 전극, 다른 쪽이 드레인 전극이 되는 한쌍의 메모리 전극과, 상기 한쌍의 메모리 전극에 끼워진 채널 영역을 가지고, 상기 채널 영역 위에는, 상기 메모리 전극 가까이에 절연막(2, 122)을 사이에 두고 배치된 제1 게이트 전극(3, 123)과, 절연막(4, 7, 124, 126) 및 전하 축적 영역(6, 125)을 사이에 두고 배치되어 상기 제1 게이트 전극과 전기적으로 분리된 제2 게이트 전극(8, 127)을 가진다. 상기 액세스 회로는, 상기 제1 웰 영역에 제1 마이너스 전압을 주어서 상기 제2 게이트 전극 가까이의 메모리 전극과의 사이에서 역방향 전압인가상태를 형성함과 함께 제1 극성전하를 웰 영역측에서 전하 축적 영역을 향하는 전계를 형성하는 제1 상태를 선택가능하다. 또 상기 액세스 회로는 제2 극성전하를 웰 영역에서 전하 축적 영역을 향하는 전계를 형성하는 제2 상태를 선택가능하다. 여기에서, 제1 극성전하는 홀로 대표되는 플러스전하 또는 일렉트론으로 대표되는 마이너스전하를 의미하고, 제2 극성전하는 제1 극성전하와는 반대극성의 전하를 의미한다.
상기한 수단에 따르면, 상기 제1 웰 영역에 제1 마이너스 전압을 주어서 상기 제2 게이트 전극 가까이의 메모리 전극과의 사이에서 역방향 전압인가상태(역 바이어스상태)를 형성함으로써, 밴드간 터널링에 의해 핫 홀 및 핫 일렉트론이 발생 가능하게 되고, 제1 극성전하, 예를 들면 핫 홀을 웰 영역측에서 전하 축적 영역을 향하는 전계가 형성됨으로써, 핫 홀의 애벌런취를 일으켜, 비교적 많은 핫 홀이 전하 축적 영역에 주입된다.
또, 상기 제1 상태에 있어서, 상기 제2 게이트 전극 가까이의 메모리 전극과의 사이에, 상기 밴드간 터널링에 의해 핫 홀 등이 발생할 때보다도 더욱 큰 역 바이어스 상태를 형성함으로써, 보다 많은 애벌런취 핫 홀이 발생가능해지고, 보다 많은 애벌런취 핫 홀이 전하 축적 영역에 주입되어, 홀 주입의 시간을 단축할 수 있고, 정보의 기입 또는 소거시간을 단축할 수 있다.
여기에서, 상기 밴드간 터널링에 의해 핫 홀 등이 발생할 때의 pn접합의 역 바이어스 전압과, 그것보다도 많은 애벌런취 핫 홀이 발생할 때의 pn접합의 역 바이어스 전압 사이의 역 바이어스 전압을, 접합 내압 전압(접합 내압)이라고 칭한다. 따라서, 상기 밴드간 터널링에 의해 핫 홀 등이 발생할 때보다도 더욱 큰 역 바이어스 상태를, 상기 접합 내압 근방 또는 접합 내압 이상의 역방향 전압인가상태라고 파악해도 좋다. 상기 접합 내압을 정량적으로 정의하려고 한다면, 오프 상태의 MIS(Metal Insulate Semiconductor)트랜지스터의 채널에 흐르는 것이 허용되는 허용 리크 전류정도의 역방향 전류가 pn접합(단순히 접합이라고도 칭한다)에 흐를 때의 역 바이어스 전압을 접합 내압으로 정의하는 것이 가능하다. 본 명세서에 있어서 접합 내압은 접합파괴전압을 의미하는 것이 아니다.
상기 접합 내압 근방 또는 접합 내압 이상의 역 바이어스 상태를 형성할 때, 웰 영역을 마이너스 전압으로 하기 때문에 메모리 전극에 인가해야 할 전압은, 웰 영역전압을 회로의 접지전압으로 할 경우보다도 낮게 하는 것이 가능해진다. 따라서, 해당 메모리 전극에 센스 앰프 등의 판독계 회로가 접속되어 있는 경우라도, 그것들 판독계 회로를 고내압 MIS 트랜지스터로 구성하는 것을 필요로 하지 않는다.
또, 제2 게이트 전극은 제1 게이트 전극에서 전기적으로 분리되어 있기 때문에(이른바 스플릿 구조), 상기 제1 상태 또는 제2 상태를 형성하는데 제2 게이트 전극에 고전압을 인가해도, 제1 게이트 전극의 절연 내압은 그것에 영향을 받지 않는다. 따라서, 제1 게이트 전극의 절연막을 고내압의 두꺼운 막으로 형성하는 것을 필요로 하지 않는다. 예를 들면, 제1 게이트 전극의 절연막을 로직용 MIS트랜지스터와 마찬가지로 비교적 얇게 하는 것이 가능하다. 따라서, 메모리 셀 트랜지스터에 있어서의 제1 게이트 전극부분의 MIS트랜지스터부에 있어서의 Gm을 비교적 크게 할 수 있고, 기억정보의 판독 동작에서는 제1 게이트 전극의 인가전압을 특별히 높게 하지 않아도 제1 게이트 전극 바로 아래의 채널부를 통과하는 신호전류량을 크게 할 수 있다.
제1 게이트 전극의 절연막을 로직용 MIS트랜지스터와 마찬가지로 비교적 얇게 했을 때, 핫 홀 주입시에 웰 영역에 마이너스 전압이 인가되었을 때, 로직용 MIS트랜지스터와 마찬가지로 비교적 얇게 형성된 상기 제1 게이트 전극의 절연막이 파괴되는 것을 방지하기 위해서는, 그 내압 범위내에서, 제1 게이트 전극에 회로의 접지전압보다도 낮은 마이너스 전압을 인가하는 것이 바람직하다.
상기 메모리 셀 트랜지스터를 2치 정보를 기억하는 메모리 셀로서 구성할 경우에는, n상기 제1 게이트 전극을 한쪽의 메모리 전극 가까이에 1개 설치하고, 상기 제2 게이트 전극 및 전하 축적 영역을 다른 쪽의 메모리 전극 가까이에 1개 설치해서 메모리 셀 트랜지스터를 구성한다. 상기 메모리 셀 트랜지스터는, 상기 전하 축적 영역에 주입된 제1 극성 전하와 제2 극성전하의 전하량의 차이에 따라서 2치 정보를 기억가능하다. 예를 들면 전하 축적 영역에 일렉트론을 주입해서 높은 임계값 전압상태(예를 들면 소거상태)를 형성하고, 일렉트론이 주입되어 있는 전하 축적 영역에 핫 일렉트론을 주입해서 그 일렉트론을 중화함으로써 낮은 임계값 전압상태(예를 들면 기입 상태)를 형성한다.
상기 메모리 셀 트랜지스터를 4치 정보를 기억하는 메모리 셀로서 구성할 경우에는, 상기 제2 게이트 전극 및 전하 축적 영역을 각각의 메모리 전극 가까이에 설치하고, 상기 제1 게이트 전극을 한쌍의 제2 게이트 전극의 사이의 영역에 1개 설치한다. 상기 메모리 셀 트랜지스터는, 상기 한쌍의 각각의 전하 축적 영역에 주입된 제1 극성전하와 제2 극성전하의 전하량의 차이에 따라서 4치 정보를 기억가능하다. 4치 정보를 기억하는 메모리 셀 트랜지스터에 대한 판독 동작은, 예를 들면 n채널형의 메모리 셀 트랜지스터에 있어서, 드레인 전극으로부터 소스 전극에 흐르는 전류의 유무에 의해 기억정보의 논리값 판정을 행할 경우, 드레인측으로 많이 확대되는 공핍층을 고려하면, 소스 전극측에 위치하는 전하 축적 영역부분의 MIS트랜지스터부가 그 임계값 전압상태에 따른 컨덕턴스를 가지게 된다. 드레인측에 위치하는 전하 축적 영역부분의 MIS트랜지스터부는 그 임계값 전압에 관계없이 실질적으로 스위치로서의 기능을 발휘하지 않게 된다. 따라서, 한쪽의 메모리 전극을 드레인으로 할 때 채널 영역에 흐르는 전류의 유무와, 다른 쪽의 메모리 전극을 드레인으로 할 때 채널 영역에 흐르는 전류의 유무에 근거해서 기억정보의 4치 판정이 가능해진다.
〔2〕《스플릿 게이트·반대극성 전하주입·마이너스기판 전위》
본 발명의 구체적인 양태에 따른 반도체 집적 회로 장치는, 반도체 기판에 메모리 셀 트랜지스터와 그 액세스 회로를 가진다. 상기 메모리 셀 트랜지스터는, 상기 반도체 기판의 제1 웰 영역에, 서로 한쪽이 소스 전극, 다른 쪽이 드레인 전극이 되는 한쌍의 메모리 전극과, 상기 한쌍의 메모리 전극에 끼워진 채널 영역을 가지고, 상기 채널 영역 위에는, 상기 한쪽의 메모리 전극 가까이에 절연막을 사이에 두고 배치된 제1 게이트 전극과, 상기 다른 쪽의 메모리 전극 가까이에 절연막 및 전하 축적 영역을 사이에 두고 배치되어 제1 게이트 전극과 전기적으로 분리된 제2 게이트 전극을 가진다. 상기 액세스 회로는, 상기 제1 웰 영역에 제1 마이너스 전압을 제공해서 상기 제2 게이트 전극 가까이의 메모리 전극과 상기 제1 웰 영역 사이에 역방향 전압을 인가함과 함께, 제1 극성전하를 웰 영역측에서 전하 축적 영역을 향하는 전계를 형성하는 전압을 상기 제2 게이트 전극에 인가하는 제1 상태를 선택가능하다. 또 상기 액세스 회로는 제2 극성전하를 전하 축적 영역을 향하는 전계를 형성하는 전압을 상기 제2 게이트 전극과 제1 웰 영역에 인가하는 제2 상태를 선택가능하다.
또, 상기 제1 상태에 있어서, 상기 제2 게이트 전극 가까이의 메모리 전극과 의 사이에서 예를 들면 접합 내압 근방 또는 접합 내압 이상의 역방향 전압인가상태(역 바이어스 상태)를 형성해도 좋다.
상기한 수단에 따르면, 상기 제1 웰 영역에 제1 마이너스 전압을 주어서 상기 제2 게이트 전극 가까이의 메모리 전극과의 사이에서 역방향 전압인가상태(역 바이어스 상태)를 형성함으로써, 밴드간 터널링에 의해 핫 홀 및 핫 일렉트론이 발생 가능하게 되고, 제1 극성전하, 예를 들면 핫 홀을 웰 영역측에서 전하 축적 영역을 향하는 전계가 형성됨으로써, 핫 홀의 애벌런취를 일으키고, 비교적 많은 핫 홀이 전하 축적 영역에 주입된다.
또, 상기 제1 상태에서, 상기 제2 게이트 전극 가까이의 메모리 전극과의 사이에서 예를 들면 접합 내압 근방 또는 접합 내압 이상의 역방향 전압인가상태(역 바이어스 상태)가 형성됨으로써, 보다 많은 애벌런취 핫 홀이 발생 가능해지고, 보다 많은 애벌런취 핫 홀이 전하 축적 영역에 주입되어, 홀 주입의 시간을 단축할 수 있고, 정보의 기입 또는 소거시간을 단축할 수 있다.
상기 접합 내압 이상의 역 바이어스 상태를 형성할 때, 웰 영역을 마이너스 전압으로 하기 때문에 메모리 전극에 인가해야 할 전압은, 웰 영역전압을 회로의 접지전압으로 할 경우보다도 낮게 하는 것이 가능해진다. 예를 들면, 상기 액세스 회로는 상대적으로 얇은 게이트 절연막을 가지는 제1 MIS트랜지스터 및 상대적으로 두꺼운 게이트 절연막을 가지는 제2 MIS트랜지스터로 이루어질 때, 상기 액세스 회로는, 상기 제1 상태를 형성하기 위해서 상기 제2 게이트 전극 가까이의 메모리 전극에 인가하는 전압을, 상기 제1 MIS트랜지스터에 의해 구성되는 회로의 제1 동작 전원전압(Vdd)으로 하는 것이 가능해진다. 따라서, 해당 메모리 전극에 센스 앰프 등의 판독계 회로가 접속되어 있는 경우라도, 그들 판독계 회로를 고내압 MIS트랜지스터로 구성하는 것을 필요로 하지 않는다.
또, 제2 극성전하, 예를 들면 일렉트론을 주입하기 위한 전계는 웰 영역과 제2 게이트 전극 사이에서 형성되기 때문에, 전하 축적 영역의 대향 저면 각 부에서 전계강도에 치우침이 없거나 또는 치우침이 지극히 적고, 전하 축적 영역에 제2 극성전하를 균일하게 주입하는 것이 용이하고, 부분적인 소거 잔류 또는 기입 잔류의 발생을 방지할 수 있다. 상기 부분적인 소거 잔류 또는 기입 잔류의 우려는, 전하 축적 영역에 비도전성 트랩막 등을 채용했을 때 현재화한다.
또, 제2 게이트 전극은 제1 게이트 전극에서 전기적으로 분리되어 있기 때문에(이른바 스플릿 게이트 구조), 상기 제1 상태 또는 제2 상태를 형성하는데 제2 게이트 전극에 고전압을 인가해도, 제1 게이트 전극의 절연내압은 그것에 영향을 받지 않는다. 따라서, 제1 게이트 전극의 절연막을 고내압의 두꺼운 막으로 형성하는 것을 필요로 하지 않는다. 예를 들면, 제1 게이트 전극의 절연막을 로직용 MIS트랜지스터와 마찬가지로 비교적 얇게 하는 것이 가능하다. 따라서, 메모리 셀 트랜지스터에 있어서의 제1 게이트 전극 부분의 MIS트랜지스터부에 있어서의 Gm을 비교적 크게 할 수 있고, 기억정보의 판독 동작에서는 제1 게이트 전극의 인가전압을 특별히 높게 하지 않아도 제1 게이트 전극 바로 아래의 채널부를 통과하는 신호전류량을 크게 할 수 있다.
제1 게이트 전극의 절연막을 로직용 MIS트랜지스터와 마찬가지로 비교적 얇 게 했을 때, 핫 홀 주입시에 웰 영역에 마이너스 전압이 인가되었을 때, 로직용 MIS트랜지스터와 마찬가지로 비교적 얇게 형성된 상기 제1 게이트 전극의 절연막이 파괴되는 것을 방지하기 위해서는, 제1 게이트 전극에 회로의 접지전압보다도 낮은 마이너스 전압, 예를 들면, 상기 제1 마이너스 전압보다도 절대값이 작은 제2 마이너스 전압을 인가하면 된다. 예를 들면 상기 제2 마이너스 전압은 절대값이 상기 제1 동작전원전압과 동일한 전압(-Vcc)으로 하는 것이 최적이다. 이에 따라, 상기 제1 마이너스 전압을, 예를 들면 절대값이 상기 제1 동작전원전압의 몇배의 전압(-nVcc)으로 하는 것이 좋다.
상기 제2 상태에서 형성되는 전계를, 제2 극성전하를 웰 영역에서 전하 축적 영역을 향하는 전계로 하면, 웰 영역에서 서로 반대극성의 전하를 주입하고, 이른바 기입 소거를 행할 수 있다. 예를 들면, 상기 제2 상태에 있어서, 제2 게이트 전극에는 플러스전압을 인가하고, 제1 웰 영역에는 회로의 접지전압을 인가한다. 이것에 의해, 제2 게이트 전극과 전하 축적 영역 사이의 절연막에 대해서 원하지 않는 전하누설방지와 기억정보 재기입 시의 양호한 전하 뽑아내기 성능(drawing performance)과의 트레이드 오프의 고려가 불필요해진다. 따라서, 전하 축적 영역을 예를 들면 ONO구조에 의해 구성할 경우, 상측(제2 게이트 전극 가까이)의 산화막(절연막)을 하측(웰 영역측)보다 두껍게 형성해도 하등 문제 없다. 제2 게이트 전극을 통한 원하지 않는 전하누설을 저감하는 것이 용이해진다.
상기 제2 상태에 있어서 상기 제2 게이트 전극 가까이의 메모리 전극에는 상기 회로의 접지전압을 공급하는 것이 좋다.
기억정보의 판독 동작에 주목하면, 상기 액세스 회로는, 또한, 상기 제2 게이트 전극을 회로의 접지전압으로 하고, 상기 제1 게이트 전극을 상기 제1 전원전압으로 하여, 채널 영역에 전류를 흐르게 할 수 있는 제3 상태를 선택가능하면 좋다.
상기 전하 축적 영역에는, 비도전성 전하 트랩막, 도전성 미립자를 가지는 절연막, 또는 절연막에 덮인 도전성 부유 게이트 전극 등을 채용할 수 있다.
상기 액세스 회로가 상대적으로 얇은 게이트 절연막을 가지는 제1 MIS트랜지스터 및 상대적으로 두꺼운 게이트 절연막을 가지는 제2 MIS트랜지스터로 이루어질 때, 상기 제1 게이트 전극의 절연막은 제2 게이트 전극의 절연막보다도 얇게 해도 좋다. 예를 들면 제1 게이트 전극의 절연막을 제1 MIS트랜지스터의 게이트 절연막 두께와 동일하게 해도 좋다.
반도체 집적회로 장치는, 상기 액세스 회로에 접속되어 상기 제1 MIS트랜지스터로 이루어지는 로직 회로를 더 가져도 좋다. 상기 로직 회로는 예를 들면 CPU나 RAM을 구비해도 좋다.
〔3〕《스플릿 게이트·반대극성 전하주입·마이너스기판 전위》
본 발명의 구체적인 다른 양태에 따른 반도체 집적 회로 장치는, 반도체 기판에 메모리 셀 트랜지스터와 그 액세스 회로를 가진다. 상기 메모리 셀 트랜지스터는, 상기 반도체 기판의 제1 웰 영역에, 서로 한쪽이 소스 전극, 다른 쪽이 드레인 전극이 되는 한쌍의 메모리 전극(10, 11)과, 상기 한쌍의 메모리 전극에 끼워진 채널 영역을 가지고, 상기 채널 영역 위에는, 상기 한쪽의 메모리 전극영역 가까이에 절연막(2)을 사이에 두고 배치된 제1 게이트 전극(3)과, 상기 다른 쪽의 메모리 전극영역 가까이에 절연막(5, 7) 및 전하 축적 영역(6)을 사이에 두고 배치되고 제1 게이트 전극과 전기적으로 분리된 제2 게이트 전극(8)을 가진다. 상기 액세스 회로는, 상기 제2 게이트 전극 가까이의 메모리 전극과의 사이에서 역 바이어스 상태를 형성하는 마이너스 전압을 상기 제1 웰 영역에 제공하여 제1 극성전하를 상기 전하 축적 영역에 주입하는 제1 동작을 선택가능하다. 또 상기 액세스 회로는 상기 제2 게이트 전극에 플러스전압을 제공하여 제2 극성전하를 상기 전하 축적 영역에 주입하는 제2 동작을 선택가능하다.
상기 제1 동작에 있어서, 상기 마이너스 전압에 의해 상기 제2 게이트 전극 가까이의 메모리 전극과 상기 제1 웰 영역 사이에 접합 내압 근방 또는 접합 내압 이상의 역 바이어스 상태를 형성해도 좋다.
상기 액세스 회로가, 상대적으로 얇은 게이트 절연막을 가지는 제1 MIS트랜지스터 및 상대적으로 두꺼운 게이트 절연막을 가지는 제2 MIS트랜지스터로 이루어질 때, 상기 액세스 회로는, 상기 제1 동작에 있어서 상기 제2 게이트 전극 가까이의 메모리 전극에 인가하는 전압을, 상기 제1 MIS트랜지스터에 의해 구성되는 회로의 제1 동작전원전압으로 해도 좋다.
상기 액세스 회로는, 상기 제1 동작에 있어서 상기 제1 게이트 전극에 상기 제1 마이너스 전압보다도 절대값이 작은 제2 마이너스 전압을 인가하는 것이 좋다. 상기 제2 마이너스 전압은 절대값이 상기 제1 동작전원인전압과 동일한 전압이여도 좋다. 상기 제1 마이너스 전압은, 절대값이 상기 제1 동작전원전압의 몇배의 전압 이여도 좋다.
상기 액세스 회로는, 상기 제1 동작에 있어서 제2 게이트 전극에 상기 제1 마이너스 전압보다도 절대값적으로 큰 제2 마이너스 전압을 인가함으로써, 전하 축적 영역에 핫 일렉트론을 주입할 수 있다.
상기 액세스 회로는, 상기 제2 동작에 있어서 웰 영역에 회로의 접지전압을 인가함과 함께, 상기 제2 게이트 전극 가까이의 메모리 전극에 상기 회로의 접지전압을 인가함으로써, 전하 축적 영역에 웰 영역에서 일렉트론을 주입할 수 있다.
기억정보의 판독 동작에 주목하면, 상기 액세스 회로는, 또한, 상기 제2 게이트 전극을 회로의 접지전압으로 하고, 상기 제1 게이트 전극을 상기 제1 전원전압으로 하여, 채널 영역에 전류를 흐르게 할 수 있는 제3 동작을 선택가능하면 좋다.
또, 상기 액세스 회로는, 상기 제1 동작에서, 상기 제2 게이트 전극 가까이의 메모리 전극과의 사이에서 예를 들면 접합 내압 근방 또는 접합 내압 이상의 역 바이어스 상태가 형성됨으로써, 보다 많은 핫 홀이 발생 가능해지고, 보다 많은 핫 홀이 전하 축적 영역에 주입되어, 홀 주입의 시간을 단축할 수 있고, 정보의 기입 또는 소거시간을 단축할 수 있다.
〔4〕《스플릿 게이트·반대극성 전하주입·마이너스기판 전위》
본 발명의 구체적인 또 다른 양태에 따른 반도체 집적 회로 장치는, 반도체 기판에 메모리 셀 트랜지스터, 게이트 절연막이 상대적으로 얇은 제1 MIS트랜지스터 및 게이트 절연막이 상대적으로 두꺼운 제2 MIS트랜지스터를 가진다. 상기 메 모리 셀 트랜지스터는, 상기 반도체 기판의 제1 웰 영역에, 서로 한쪽이 소스 전극, 다른 쪽이 드레인 전극이 되는 한쌍의 메모리 전극(10, 11)과, 상기 한쌍의 메모리 전극에 끼워진 채널 영역을 가지고, 상기 채널 영역 위에는, 상기 한쪽의 메모리 전극영역 가까이에 절연막(2)을 사이에 두고 배치된 제1 게이트 전극(3)과, 상기 다른 쪽의 메모리 전극 영역 가까이에 절연막(5,7) 및 전하 축적 영역(6)을 사이에 두고 배치되어 제1 게이트 전극과 전기적으로 분리된 제2 게이트 전극(8)을 가지고, 상기 전하 축적 영역에 주입된 제1 극성전하와 제2 극성전하의 전하량의 차이에 따라서 다른 정보를 기억하는 것이 가능하다. 상기 제1 게이트 전극 밑의 절연막은 상기 제1 MIS트랜지스터의 게이트 절연막과 동일한 막 두께를 가진다. 상기 웰 영역은, 제1 극성전하가 상기 전하 축적 영역에 주입될 때, 상기 제2 게이트 전극 가까이의 메모리 전극과의 사이에서 예를 들면 접합 내압 근방 또는 접합 내압 이상의 역 바이어스 상태를 형성하는 마이너스 전압이 주어진다. 상기 제2 게이트 전극은, 제2 극성전하가 상기 전하 축적 영역에 주입될 때 플러스전압이 주어진다.
〔5〕《다치 메모리 셀》
본 발명의 구체적인 또 다른 양태에 따른 반도체 집적 회로 장치는, 반도체 기판에 메모리 셀 트랜지스터와 그 액세스 회로를 가진다. 상기 메모리 셀 트랜지스터는, 상기 반도체 기판의 제1 웰 영역에, 서로 한쪽이 소스 전극, 다른 쪽이 드레인 전극이 되는 한쌍의 메모리 전극(128)과, 상기 한쌍의 메모리 전극에 끼워진 채널 영역을 가지고, 상기 채널 영역 위에는, 상기 각각의 메모리 전극 가까이에 절연막(124, 126) 및 전하 축적 영역(125)을 사이에 두고 따로따로 배치된 메모리 게이트 전극(127)과, 상기 쌍방의 메모리 게이트 전극의 사이에 절연막(122)을 사이에 두고 배치되어 상기 메모리 게이트 전극과 전기적으로 분리된 컨트롤 게이트 전극(123)을 가진다. 상기 액세스 회로는, 상기 제1 웰 영역에 마이너스 전압을 주어서 한쪽의 메모리 전극과의 사이에서 예를 들면 접합 내압 근방 또는 접합 내압 이상의 역 바이어스 상태를 형성함과 함께 제1 극성전하를 웰 영역측에서 해당 한쪽의 메모리 전극측의 전하 축적 영역을 향하는 전계를 형성하는 제1 상태와, 제2 극성전하를 웰 영역에서 쌍방의 메모리 게이트 전극의 전하 축적 영역을 향하는 전계를 형성하는 제2 상태와, 채널 영역을 사이에 두고 서로 한쪽의 메모리 전극에서 다른 쪽의 메모리 전극으로 전류를 흐르게 할 수 있는 제3 상태를 선택가능하다.
《다치 메모리 셀별 관점》
본 발명의 구체적인 또 다른 양태에 따른 반도체 집적회로 장치는, 반도체 기판에 메모리 셀 트랜지스터와 그 액세스 회로를 가진다. 상기 메모리 셀 트랜지스터는, 상기 반도체 기판의 제1 웰 영역에, 서로 한쪽이 소스 전극, 다른 쪽이 드레인 전극이 되는 한쌍의 메모리 전극(128)과, 상기 한쌍의 메모리 전극에 끼워진 채널 영역을 가지고, 상기 채널 영역 위에는, 상기 각각의 메모리 전극 가까이에 절연막(124, 126) 및 전하 축적 영역(125)을 사이에 두고 따로따로 배치된 메모리 게이트 전극(127)과, 상기 쌍방의 메모리 게이트 전극의 사이에 절연막(122)을 사이에 두고 배치되어 상기 메모리 게이트 전극과 전기적으로 분리된 컨트롤 게이트 전극(123)을 가진다. 상기 액세스 회로는, 상기 제1 웰 영역에 마이너스 전압을 주어서 한쪽의 메모리 전극과의 사이에서 예를 들면 접합 내압 근방 또는 접합 내압 이상의 역 바이어스 상태를 형성해서 제1 극성전하를 상기 한쪽의 전하 축적 영역에 주입하는 제1 동작과, 쌍방의 메모리 게이트 전극에 플러스전압을 주어서 제2 극성전하를 웰 영역에서 쌍방의 전하 축적 영역에 주입하는 제2 동작과, 상기 채널 영역을 사이에 두고 서로 한쪽의 메모리 전극에서 다른 쪽의 메모리 전극으로 전류를 흐르게 할 수 있는 제3 동작을 선택가능하다.
〔6〕《스플릿 게이트·반대극성 전하주입·마이너스기판 전위》
본 발명의 구체적인 또 다른 양태에 따른 반도체 집적 회로 장치는, 반도체 기판에, 메모리 셀 트랜지스터, 게이트 절연막이 상대적으로 얇은 제1 MIS트랜지스터, 및 게이트 절연막이 상대적으로 두꺼운 제2 MIS트랜지스터를 가진다. 상기 메모리 셀 트랜지스터는, 상기 반도체 기판의 제1 웰 영역내에 소스 영역과, 드레인 영역과, 상기 소스 영역과 상기 드레인 영역에 끼워진 채널 영역을 가지고, 상기 채널 영역 위에는, 상기 소스 영역 및 드레인 영역의 한쪽에 배치된 제1 게이트 전극(CG)과, 상기 소스 영역 및 드레인 영역의 다른 쪽에 배치된 제2 게이트 전극과, 상기 채널 영역과 상기 제1 게이트 전극 사이에 형성된 제1 게이트 절연막(46, 129)과, 상기 채널 영역과 상기 제2 게이트 전극 사이에 형성된 전하 축적 영역(6, 125)과, 상기 제1 게이트 전극과 제2 게이트 전극을 전기적으로 분리하는 절연막을 가진다. 상기 메모리 셀 트랜지스터의 기입 또는 소거 동작에 있어서, 상기 제1 웰 영역에는, 절대값이 상기 제1 MIS트랜지스터에 의해 구성되는 회로의 전원전압(Vcc)의 몇배보다도 작은 값의 마이너스 전압 내지 회로의 접지전압이 인가되어, 상기 전하 축적 영역에 캐리어를 주입한다.
《CG에 마이너스 전압(-Vcc) 인가》
상기 메모리 셀 트랜지스터의 기입 또는 소거 동작에 있어서, 예를 들면, 상기 제2 게이트 전극에 마이너스의 제1 전압을, 상기 제1 게이트 전극에 상기 마이너스의 제1 전압보다도 절대값이 작은 마이너스의 제2 전압을 인가하고, 상기 전하 축적 영역에 홀을 주입하는 것이 가능하다.
〔7〕《MG에 마이너스 전압>CG에 마이너스 전압, 홀 주입》
본 발명의 구체적인 또 다른 양태에 따른 반도체 집적 회로 장치는, 메모리 셀 트랜지스터를 가진다. 상기 메모리 셀 트랜지스터는, 상기 반도체 기판의 제1 웰 영역내에 소스 영역과, 드레인 영역과, 상기 소스 영역과 상기 드레인 영역에 끼워진 채널 영역을 가지고, 상기 채널 영역 위에는, 제1 게이트 전극(CG)과, 제2 게이트 전극(MG)과, 상기 채널 영역과 상기 제1 게이트 전극 사이에 형성된 제1 게이트 절연막(46, 129)과, 상기 채널 영역과 상기 제2 게이트 전극 사이에 형성된 전하 축적 영역(6, 125)과, 상기 제1 게이트 전극과 제2 게이트 전극을 전기적으로 분리하는 절연막을 가진다. 상기 메모리 셀의 기입 또는 소거 동작에 있어서, 상기 제2 게이트 전극에 마이너스의 제1 전압을, 상기 제1 게이트 전극에 상기 마이너스의 제1 전압보다도 절대값이 작은 마이너스의 제2 전압을 인가하고, 상기 전하 축적 영역에 홀을 주입한다.
상기에 있어서 CG에 인가하는 제2 전압을 -Vcc와 같은 저전압으로 하면, 제1 게이트 전극의 제어계를 저내압 MIS회로로 형성가능하다. 예를 들면, 상기 제1 게이트 전극은 게이트 제어선을 통하여, 상기 게이트 제어선을 구동하는 제1 드라이버 회로에 전기적으로 접속된다. 상기 제1 드라이버 회로는 저내압 트랜지스터(전원전압계 MIS트랜지스터)로 구성된다. 상기 제1 게이트 절연막은, 상기 저내압 트랜지스터의 게이트 절연막 형성공정에서 형성된다.
상기 전하 축적 영역은 비도전성의 전하 트랩막으로 구성된다. 상기 전하 축적 영역은, 상기 채널 영역 위에 제1 절연막을 사이에 두고 형성된다. 상기 제1 게이트 전극은 컨트롤 게이트 전극을 구성한다. 상기 제2 게이트 전극은 메모리 게이트 전극을 구성한다.
〔8〕《소스 또는 드레인에 Vcc, 웰에 마이너스 전압, 홀 주입》
본 발명의 구체적인 또 다른 양태에 따른 반도체 집적 회로 장치는, 반도체 기판에, 메모리 셀 트랜지스터, 게이트 절연막이 상대적으로 얇은 제1 MIS트랜지스터, 및 게이트 절연막이 상대적으로 두꺼운 제2 MIS트랜지스터를 가진다. 상기 메모리 셀 트랜지스터는, 반도체 기판의 제1 웰 영역에 소스 영역과, 드레인 영역과, 상기 소스 영역과 상기 드레인 영역에 끼워진 채널영역과, 게이트 전극과, 상기 채널 영역과 상기 게이트 전극 사이에 형성된 전하 축적 영역(6, 125)을 가진다. 상기 메모리 셀 트랜지스터의 기입 또는 소거 동작에 있어서, 상기 게이트 전극에 마이너스의 제1 전압이 인가되고, 제1 웰 영역에는, 절대값이 상기 제1 전압이하의 마이너스의 제2 전압이 인가되고, 상기 소스 또는 드레인 영역에 절대값이 상기 제1 MIS트랜지스터로 구성되는 회로의 전원전압(Vcc)이하의 제3 전압(Vcc)이 인가 되어, 상기 전하 축적 영역에 홀을 주입한다.
《인가전압≥접합 내압으로 홀 발생》
상기 메모리 셀의 기입 또는 소거 동작에 있어서, 상기 제3 전압(Vcc)과 상기 제2 전압(-2Vcc)에 의한 전위차는, 상기 소스 또는 드레인 영역의 접합내압에 가깝고, 밴드간 터널링에 의해 홀이 발생가능하다.
드레인에 인가하는 제3 전압을 Vcc와 같은 저전압으로 하면, 드레인에 접속하는 비트선계의 회로를 저내압 MIS회로로 형성가능하다. 예를 들면, 상기 소스 영역 또는 드레인 영역은 비트제어선을 통하여, 상기 비트제어선을 구동하는 제1 드라이버 회로에 전기적으로 접속된다. 상기 제1 드라이버 회로는 저내압 트랜지스터(전원전압계 MIS트랜지스터)로 구성된다. 상기 전하 축적 영역은, 상기 채널 영역 위에 제1 절연막을 사이에 두고 비도전성의 전하 트랩막으로 구성된다.
〔9〕《주변 MOS트랜지스터의 게이트가 CG와 MG의 겹침 구조, 도 24, 도 55》
본 발명의 구체적인 또 다른 양태에 따른 반도체 집적 회로 장치는, 메모리 셀 트랜지스터와 주변회로 트랜지스터를 가진다. 상기 메모리 셀 트랜지스터는, 반도체 기판의 메모리 셀 형성영역에, 소스 영역과, 드레인 영역과, 상기 소스 영역과 상기 드레인 영역에 끼워진 채널 영역과, 상기 채널 영역 위에 배치된 제1 게이트 전극 및 제2 게이트 전극과, 상기 채널 영역과 상기 제1 게이트 전극 사이에 형성된 제1 게이트 절연막(46, 129)과, 상기 채널 영역과 상기 제2 게이트 전극 사이에 형성된 전하 축적 영역(6, 125)과, 상기 제1 게이트 전극과 제2 게이트 전극 을 전기적으로 분리하는 절연막을 가진다. 상기 주변회로 트랜지스터(전원전압계 MIS트랜지스터, 고압계 MIS트랜지스터)는, 상기 반도체 기판의 주변회로 트랜지스터 형성영역 위에 게이트 전극을 가진다. 상기 주변회로 트랜지스터의 게이트 전극은, 상기 제1 게이트 전극과 동층의 제1 도전막과, 상기 제2 게이트 전극과 동층의 제2 도전막을 적층한 적층막으로 구성된다.
상기 전하 축적 영역은 예를 들면 비도전성의 전하 트랩막으로 구성된다. 상기 제1 게이트 전극은 상기 컨트롤 게이트 전극을 구성한다. 상기 제2 게이트 전극은 메모리 게이트 전극을 구성하고, 상기 컨트롤 게이트 전극의 측벽에 절연막을 사이에 두고 사이드월 스페이서 형상(8, 62, 98, 127)으로 형성된다. 상기 제2 도전막은 상기 제1 도전막 위에 형성된다.
상기 주변회로 트랜지스터는, 전원전압(Vcc)으로 동작하는 저내압 트랜지스터(전원전압계 MIS트랜지스터)와, 상기 전원전압보다 높은 전압으로 동작하는 고내압 트랜지스터(고압계 MIS트랜지스터)를 포함한다.
상기 제1 게이트 절연막(46, 129)은, 상기 저내압 트랜지스터의 게이트 절연막 형성공정에서 형성된다.
〔10〕《항 번호 〔9〕의 제조 프로세스》
본 발명에 따른 반도체 집적 회로 장치의 제조 방법은, 반도체 기판의 메모리 셀 형성영역 및 주변회로 트랜지스터 형성영역의 상부에 제1 도전막을 형성하는 공정과, 상기 메모리 셀 형성영역 위의 제1 도전막을 패터닝하고, 메모리 셀의 제1 게이트 전극으로서 작용하는 제1 도전 패턴을 형성함과 함께, 상기 주변회로 트랜지스터 형성영역 위에 상기 제1 도전막을 남기는 공정과, 상기 메모리 셀 형성영역 위와, 주변회로 트랜지스터 형성영역의 상기 제1 도전막 위에 제2 도전막을 형성하는 공정과, 상기 제2 도전막을 에칭해서 적어도 상기 제1 도전 패턴의 측벽에 상기 메모리 셀의 제2 게이트 전극을 형성하고, 상기 주변회로 트랜지스터 형성영역의 상부에 제2 도전막 및 제1 도전막으로 이루어지는 주변회로 트랜지스터의 게이트 전극을 형성하는 공정을 포함한다.
상기 메모리 셀은, 반도체 기판의 메모리 셀 형성영역에, 소스 영역과, 드레인 영역과, 상기 소스 영역과 상기 드레인 영역에 끼워진 채널 영역과, 상기 채널 영역 위에 배치된 컨트롤 게이트 전극 및 메모리 게이트 전극과, 상기 채널 영역과 상기 컨트롤 게이트 전극 사이에 형성된 제1 게이트 절연막(46, 129)과, 상기 채널 영역과 상기 메모리 게이트 전극 사이에 형성된 전하 축적 영역(6, 125)을 가진다. 상기 제1 게이트 전극은 상기 컨트롤 게이트 전극을 구성한다. 상기 제2 게이트 전극은 상기 메모리 게이트 전극을 구성한다.
상기 주변회로 트랜지스터는, 전원전압으로 동작하는 저내압 트랜지스터(전원전압계 MIS트랜지스터)와, 상기 전원전압보다 고전압으로 동작하는 고내압 트랜지스터(고압계 MIS트랜지스터)를 포함한다. 상기 제1 게이트 절연막은, 상기 저내압 트랜지스터의 게이트 절연막 형성공정에서 형성된다.
상기 제2 게이트 전극은, 상기 제1 게이트 전극의 측벽에 절연막을 사이에 두고 사이드월 스페이서 형상(8, 62, 98, 127)으로 형성되어 있다.
상기 제2 게이트 전극을 형성공정에 있어서, 상기 제2 게이트 전극의 전극 취득부(electrode withdrawal portion)(200)를 형성한다.
상기 제2 게이트 전극형성후, 상기 제1 도전 패턴을 패터닝해서 상기 제1 게이트 전극을 형성하는 공정을 더 포함한다.
〔11〕《스페이서(12, 13)에 의한 실리사이드층(14)의 분리》
본 발명의 구체적인 또 다른 양태에 따른 반도체 집적 회로 장치는, 메모리 셀을 가지고, 상기 메모리 셀은, 반도체 영역내에 소스 영역과, 드레인 영역과, 상기 소스 영역과 상기 드레인 영역에 끼워진 채널 영역을 가지고, 상기 채널 영역 위에 제1 게이트 전극(CG)과, 제2 게이트 전극(MG)과, 상기 제1 게이트 전극과 제2 게이트 전극을 전기적으로 분리하는 절연막을 가진다. 상기 채널 영역은 제1 채널 영역과 제2 채널 영역으로 이루어진다. 상기 제1 채널 영역과 상기 제1 게이트 전극 사이에는 제1 게이트 절연막을 가진다. 상기 제2 채널 영역과 상기 제2 게이트 전극 사이에는 제2 게이트 절연막을 가진다. 상기 제2 게이트 전극은 상기 제1 게이트 전극보다도 높게 형성된다. 상기 제2 게이트 전극의 측벽에 자기정합적으로 형성된 절연막으로 이루어지는 사이드월 스페이서(13)에 의해, 상기 제2 게이트 전극의 실리사이드층(14)과 상기 제1 게이트 전극의 실리사이드층(14)이 전기적으로 분리된다. 쌍방의 실리사이드층의 원하지 않는 단락방지가 용이하면서도 확실해진다.
〔12〕《높이 CG <MG, MG 저저항》
본 발명의 구체적인 또 다른 양태에 따른 반도체 집적 회로 장치는, 메모리 셀을 가지고, 상기 메모리 셀은, 반도체 영역내에 소스 영역과, 드레인 영역과, 상기 소스 영역과 상기 드레인 영역에 끼워진 채널 영역을 가지고, 상기 채널 영역 위에 제1 게이트 전극(CG)과, 제2 게이트 전극(MG)과, 상기 제1 게이트 전극과 제2 게이트 전극을 전기적으로 분리하는 절연막을 가진다. 상기 채널 영역은 제1 채널 영역과 제2 채널 영역으로 이루어진다. 상기 제1 채널 영역과 상기 제1 게이트 전극 사이에는 제1 게이트 절연막을 가진다. 상기 제2 채널 영역과 상기 제2 게이트 전극 사이에는 제2 게이트 절연막을 가진다. 상기 제2 게이트 전극은, 상기 제1 게이트 전극의 측벽에 절연막을 사이에 두고 사이드월 스페이서 형상(8, 62, 98, 127)으로 형성된다. 상기 제2 게이트 전극의 막 두께는 상기 제1 게이트 전극의 막 두께보다도 두껍고, 상기 제2 게이트 전극의 기판표면상의 높이는 상기 제1 게이트 전극의 기판표면상의 높이보다도 높게 구성된다. 제1 및 제2 게이트 전극을 살리사이드화하거나 할 때, 쌍방의 실리사이드층의 원하지 않는 단락방지가 용이하면서도 확실해진다.
제2 게이트 전극에 저항값을 저감하기 위해서는, 상기 제2 게이트 전극에 실리사이드층(14)을 형성하면 좋다. 더욱 구체적으로는, 상기 제2 게이트 전극의 양쪽의 측벽에 자기정합적으로 형성된 절연막으로 이루어지는 사이드월 스페이서(12, 13)가 형성된다. 한쪽의 사이드월 스페이서(13)에 의해 상기 제2 게이트 전극의 실리사이드층(14)과 상기 제1 게이트 전극의 실리사이드층(14)이 전기적으로 분리된다. 다른 쪽의 사이드월 스페이서(12)에 의해 상기 제2 게이트 전극의 실리사이드층(14)과 상기 소스 영역 또는 상기 드레인 영역의 실리사이드층(14)이 전기적으로 분리된다. 상기 제1 게이트 전극의 측벽에 자기정합적으로 형성된 절연막으로 이루어지는 사이드월 스페이서(12)에 의해, 상기 제1 게이트 전극의 실리사이드층(14)과 상기 소스 영역 또는 상기 드레인 영역의 실리사이드층(14)이 전기적으로 분리된다.
상기 제2 게이트 절연막은, 예를 들면 전하 축적 영역(6, 125)인 비도전성의 전하 트랩막을 포함한다. 상기 제1 게이트 전극(CG)은 상기 메모리 셀의 컨트롤 게이트 전극을 구성한다. 상기 제2 게이트 전극(MG)은 상기 메모리 셀의 메모리 게이트 전극을 구성하고, 상기 컨트롤 게이트 전극의 측벽에 절연막을 사이에 두고 사이드월 스페이서 형상(8, 62, 98, 127)으로 형성된다.
〔13〕《항 번호 〔11〕의 제조 프로세스》
반도체 집적 회로 장치의 제조 방법은, 반도체 기판의 메모리 셀 형성영역의 상부에 제1 도전막(51), 상기 제1 도전막 위에 절연막(50)을 형성하는 공정과(도 19), 상기 절연막 및 제1 도전막을 에칭하여, 메모리 셀의 제1 게이트 전극(CG)으로서 작용하는 제1 도전 패턴을 형성하는 공정과(도 20), 상기 제1 도전 패턴의 측벽에 상기 메모리 셀의 제2 게이트 전극(62)을 형성하는 공정과, 상기 제1 도전 패턴 위의 상기 절연막(50)을 제거하는 공정과(도 24), 상기 제2 게이트 전극(62)의 측벽에 자기정합적으로 절연막으로 이루어지는 사이드월 스페이서(69)를 형성하는 공정과(도 26), 상기 사이드월 스페이서(69)에 대해서 자기정합적으로, 상기 제1 도전 패턴 및 상기 제2 게이트 전극(62)에 실리사이드층(77)을 형성하는 공정(도 27)을 포함한다.
더욱 구체적으로는, 상기 사이드월 스페이서(69) 형성공정(도 26)에 의해, 상기 제2 게이트 전극의 양쪽의 측벽 및 상기 제1 게이트 전극의 측벽에 상기 사이드월 스페이서(69)가 형성된다. 상기 양쪽 중 한쪽의 사이드월 스페이서(69)에 의해 상기 제2 게이트 전극의 실리사이드층(77)과 상기 제1 게이트 전극의 실리사이드층(77)이 전기적으로 분리된다. 상기 양쪽 중 다른 쪽의 사이드월 스페이서(69)에 의해 상기 제2 게이트 전극의 실리사이드층(77)과 상기 소스 영역 또는 상기 드레인 영역의 실리사이드층(77)이 전기적으로 분리된다. 상기 제1 게이트 전극의 측벽에 형성된 사이드월 스페이서(69)에 의해, 상기 제1 게이트 전극의 실리사이드층(77)과 상기 소스 영역 또는 상기 드레인 영역의 실리사이드층(77)이 전기적으로 분리된다.
더욱 구체적으로는, 주변회로 트랜지스터의 게이트 전극은, 상기 제1 도전막과 동층의 도전막과, 상기 메모리 게이트 전극과 동층의 제2 도전막을 적층한 적층막으로 형성된다.
상기 실리사이드층 형성공정을 주변 MIS트랜지스터의 실리사이드층 형성공정과 겸하는 것이 가능하다. 즉, 상기 사이드월 스페이서(69) 형성공정에 의해 주변회로 트랜지스터의 게이트 전극의 측벽에 사이드월 스페이서가 형성된다. 상기 실리사이드층(77) 형성공정에 의해, 상기 주변회로 트랜지스터의 게이트 전극 위에 실리사이드층이 형성된다.
더욱 구체적으로는, 상기 메모리 셀은, 반도체 기판의 메모리 셀 형성영역내에 소스 영역과, 드레인 영역과, 상기 소스 영역과 상기 드레인 영역에 끼워진 채널 영역과, 상기 소스 및 드레인 영역의 한쪽 가까이에 배치된 컨트롤 게이트 전극 과, 상기 소스 및 드레인 영역의 다른 쪽 가까이에 배치된 메모리 게이트 전극과, 상기 채널 영역과 상기 컨트롤 게이트 전극 사이에 형성된 제1 게이트 절연막(46, 129)과, 상기 채널 영역과 상기 메모리 게이트 전극 사이에 형성된 전하 축적 영역(6, 125)을 가진다. 상기 제1 게이트 전극은 상기 컨트롤 게이트 전극을 구성한다. 상기 제2 게이트 전극은 상기 메모리 게이트 전극을 구성한다.
〔14〕《메모리 게이트 전극이 스페이서(100)에 자기정합의 메모리 셀 구조(도 35 내지 도 39)》
반도체 집적 회로 장치는, 메모리 셀을 가지고, 상기 메모리 셀은, 반도체 영역내에 소스 영역과, 드레인 영역과, 상기 소스 영역과 상기 드레인 영역에 끼워진 채널 영역을 가지고, 상기 소스 영역과 상기 드레인 영역에 끼워진 채널 영역 위에, 제1 게이트 전극(101)과, 제2 게이트 전극(98)과, 상기 제1 게이트 전극과 제2 게이트 전극을 전기적으로 분리하는 절연막을 가진다. 상기 채널 영역은 제1 채널 영역과 제2 채널 영역으로 이루어진다. 상기 제1 채널 영역과 상기 제1 게이트 전극 사이에는 제1 게이트 절연막(92)을 가진다. 상기 제2 채널 영역과 상기 제2 게이트 전극 사이에는 제2 게이트 절연막(95, 96, 97)을 가진다. 상기 제2 게이트 전극(98)은 상기 제1 게이트 전극(101)보다도 높게 형성된다. 상기 제1 게이트 전극(101)은, 상기 제2 게이트 전극(98)의 측벽에 자기정합적으로 형성된 절연막으로 이루어지는 사이드월 스페이서(100)에 자기정합적으로 형성되어 있다.
더욱 구체적으로는, 상기 제2 게이트 전극의 양쪽의 측벽이 자기정합적으로 형성된 절연막으로 이루어지는 사이드월 스페이서(100)가 형성되고(도 36), 상기 제2 게이트 절연막(95, 96, 97)은, 한쪽의 사이드월 스페이서(100)에 자기정합적으로 형성되고(도 38), 상기 제1 게이트 전극(101)은, 다른 쪽의 사이드월 스페이서(100)에 자기정합적으로 형성되어 있다.
더욱 구체적으로는, 상기 제2 게이트 절연막은 전하 축적 영역(96)인 비도전성의 전하 트랩막을 포함하고, 상기 제1 게이트 전극(101)은 컨트롤 게이트 전극을 구성하고, 상기 제2 게이트 전극(98)은 메모리 게이트 전극을 구성하고, 상기 컨트롤 게이트 전극의 측벽에 절연막을 사이에 두고 사이드월 스페이서 형상(98)으로 형성된다.
〔15〕《항 번호 〔14〕의 제조 방법》
반도체 집적 회로 장치의 제조 방법은, 반도체 기판의 메모리 셀 형성영역의 상부에 제1 도전막(93), 상기 제1 도전막 위에 절연막(94)을 형성하는 공정과(도 19, 도 35), 상기 절연막 및 제1 도전막을 에칭하여, 메모리 셀의 제1 게이트 전극으로서 작용하는 제1 도전 패턴을 형성하는 공정과(도 20, 도 35), 상기 제1 도전 패턴의 측벽에 상기 메모리 셀의 제2 게이트 전극(98)을 형성하는 공정과(도 35), 상기 제1 도전 패턴 위의 상기 절연막을 제거하는 공정과(도 36), 상기 제2 게이트 전극(98)의 측벽에 자기정합적으로 절연막으로 이루어지는 사이드월 스페이서(100)를 형성하는 공정과(도 36), 상기 사이드월 스페이서(100)에 대해서 자기정합적으로 제1 도전 패턴을 에칭해서 제1 게이트 전극(100)을 형성하는 공정(도 38)을 포함한다.
더욱 구체적으로는, 상기 제2 게이트 전극(98)과 상기 반도체 기판 사이에, 제2 게이트 절연막(96)이 형성되고, 상기 사이드월 스페이서(100)는, 상기 제2 게이트 전극의 양쪽의 측벽에 자기정합적으로 형성되고(도 36), 상기 제2 게이트 절연막은, 한쪽의 사이드월 스페이서에 자기정합적으로 형성되고(도 38), 상기 제1 게이트 전극(101)은, 다른 쪽의 사이드월 스페이서(100)에 자기정합적으로 형성된다.
더욱 구체적으로는, 주변회로 트랜지스터의 게이트 전극은, 상기 제1 도전막과 동층의 도전막과, 상기 메모리 게이트 전극과 동층의 제2 도전막을 적층한 적층막으로 형성된다.
더욱 구체적으로는, 상기 제2 게이트 절연막은 전하 축적 영역(96)인 비도전성의 전하 트랩막을 포함하고, 상기 제1 게이트 전극(101)은 상기 컨트롤 게이트 전극을 구성하고, 상기 제2 게이트 전극(98)은 메모리 게이트 전극을 구성하고, 상기 컨트롤 게이트 전극의 측벽에 절연막을 통해서 사이드월 스페이서 형상(98)으로 형성된다.
〔16〕《임계값 컨트롤》
본 발명의 또 다른 관점에 의한 반도체 집적 회로 장치는, 지금까지의 설명 과 동일한 기본적 구조, 즉, 반도체 기판에 메모리 셀 트랜지스터와 그 액세스 회로를 가지고, 상기 메모리 셀 트랜지스터는, 상기 반도체 기판의 제1 웰 영역에, 서로 한쪽이 소스 전극, 다른 쪽이 드레인 전극이 되는 한쌍의 메모리 전극과, 상기 한쌍의 메모리 전극에 끼워진 채널 영역을 가지고, 상기 채널 영역 위에는, 상기 메모리 전극 가까이에 제1 게이트 절연막을 사이에 두고 배치된 제1 게이트 전 극과, 제2 게이트 절연막 및 전하 축적 영역을 사이에 두고 배치되어 상기 제1 게이트 전극과 전기적으로 분리된 제2 게이트 전극을 가진다. 그리고, 상기 제1 게이트 전극의 도전형과 상기 제2 게이트 전극의 도전형을 서로 다르게 하여, 판독 동작상 바람직하도록, 제1 게이트 전극에서 본 초기 임계값 전압과 제2 게이트 전극에서 본 초기 임계값 전압이 결정되게 되어 있다. 예를 들면, 판독 동작시에 제2 게이트 전극에서 본 초기 임계값 전압을 낮게 해서 판독 시에 제2 게이트 전극에 인가하는 전압을 회로의 접지전압과 같은 낮은 전압으로 하고, 이른바 워드선 디스터브에 의해 데이터 리텐션 성능이 저하하지 않도록 하는 것이 가능해진다.
더욱 구체적인 양태로서, 상기 제1 게이트 절연막의 막 두께를 상기 제2 게이트 절연막의 막 두께보다도 얇게 구성하고, 또한, 상기 제1 게이트 전극을 p형, 상기 제2 게이트 전극을 n형으로 해도 좋다. 이 때 채널 영역은 n형이 된다.
이하, 본 발명의 실시 형태를 도면을 이용해서 상술한다. 또한, 실시 형태를 설명하기 위한 모든 도면에 있어서 동일기능을 가지는 것은 동일한 부호를 붙이고, 그 반복 설명은 생략한다. 또한, 이하의 설명에서는, 절연 게이트형의 전계효과 트랜지스터를 총칭하는 MIS트랜지스터(또는 MISFET)의 일례로서, MOS(Metal 0xide Semiconductor)트랜지스터(단순히 MOS라고도 적는다)를 이용하는 것으로 한다.
《메모리 셀 트랜지스터》
도 1에는 본 발명에 따른 반도체 집적 회로 장치에 적용되는 불휘발성의 메모리 셀 트랜지스터(단순히 메모리 셀이라고도 칭한다)가 종단면으로 예시된다. 그 메모리 셀 트랜지스터에 대한 구조적인 제1의 관점은, 일렉트론, 핫 홀 주입에 의한 기입 및 소거와 스플릿 게이트구조이다. 즉, 동도에 도시되는 메모리 셀 트랜지스터는, 반도체 기판(또는 웰 영역)(1)의 표면영역에 예를 들면 실리콘 산화막으로 이루어지는 게이트 절연막(2)을 사이에 두고 컨트롤 게이트(컨트롤 게이트 전극 또는 제1 게이트 전극)(3)가 형성된 판독 트랜지스터부(선택 트랜지스터부)와, 컨트롤 게이트(3)의 적어도 드레인측의 반도체 기판(1)의 표면영역에 예를 들면 게이트 절연막인 하부 실리콘 산화막(5), 전하 축적 영역(6), 절연막인 상부 실리콘 산화막(7)이 적층되고, 그 상부에 메모리 게이트(메모리 게이트 전극 또는 제2 게이트 전극)(8)가 형성된 메모리 트랜지스터부로 구성된다. 전하 축적 영역(6)은 정보의 보유영역이며, 예를 들면 전하의 보유를 비연속이고 이산적으로 행할 수 있다. 보유영역은 예를 들면 비도전성의 전하 트랩막으로 구성되고, 비도전성의 전하 트랩막으로서는 예를 들면 실리콘 질화막을 들 수 있다. 실리콘 질화막은 전하의 트랩이 비연속이고 이산적이기 때문에, 게이트 절연막인 하부 실리콘 산화막(5)의 일부에 핀 홀 등의 전하누설 패스가 발생했을 경우에 있어서도, 축적된 전하의 전부가 소실되지 않고, 리텐션 특성의 향상을 꾀할 수 있다. 또한, 상부 실리콘 산화막(7)의 막 두께는 하부 실리콘 산화막(5)의 막 두께보다도 두껍게 구성되고, 게이트 절연막(2)의 막 두께는 적층막(5, 6, 7)의 막 두께보다도 얇게 구성된다. 상기 메모리 게이트(8)에 오버 랩 한 반도체 기판(1)의 표면영역에 드레인(드레인 전극(영역)인 메모리 전극)(10)이, 상기 컨트롤 게이트(3)에 오버 랩 한 반도체 기판(1)의 표면영역에 소스(소스 전극(영역)인 메모리 전극)(11)이 형성된다. 일반적으로 MOS트랜지스터에 있어서의 소스 및 드레인은 인가전압에 의한 상대개념이지만, 여기에서는 편의상, 리드 동작시에 있어서의 전류경로의 상류측에 접속하는 메모리 전극을 드레인이라고 칭한다. 또한, 후술하지만, 10을 소스, 11을 드레인으로 하여 회로를 구성해도 되는 것은 물론이다. 컨트롤 게이트(3)와 메모리 게이트(8) 사이에는 그것들 사이를 전기적으로 분리하는 절연막(5, 6, 7)이 형성된다.
이와 같이, 메모리 셀 트랜지스터는, 소스(11)와 드레인(10)에 끼워진 채널 영역(반도체 기판 또는 웰 영역)(1) 위에, 게이트 절연막(2)을 사이에 두고 형성된 컨트롤 게이트(3)와, 게이트 절연막(5) 및 전하 축적 영역(6)을 사이에 두고 형성된 메모리 게이트(8)와, 컨트롤 게이트(3)와 메모리 게이트(8)를 전기적으로 분리하는 절연막(5, 6, 7)을 가진다.
도 1의 메모리 셀은, 예를 들면 메모리 게이트(8)에만 플러스전압을 인가해서 터널 전류에 의해 반도체 기판(1)측에서 전자(일렉트론)(20)를 주입하고, 실리콘 질화막(6)안으로 트랩시킴으로써 얻어지는, 높은 임계값 전압상태(예를 들면 소거상태)와, 드레인(10)에 플러스전압을, 적어도 메모리 게이트(8)로 마이너스 전압을 인가해서 드레인(10)의 접합표면 근방에서 발생하는 핫 홀을 실리콘 질화막(6)안으로 주입시켜서, 트랩 전자를 중화함으로써 얻어지는, 낮은 임계값 전압상태(기입상태)를 가진다. 또한, 일렉트론으로 대표되는 마이너스 전하 또는 홀로 대표되는 플러스전하의 한쪽을 제1 극성전하라고 하면, 제1 극성전하와는 반대극성의 전하를 제2 극성전하라고 칭한다.
메모리 셀 트랜지스터에 관한 제2의 관점은, 큰 판독 전류, 다른 말로 하면, 로직 트랜지스터(전원전압계 MOS트랜지스터)와의 구조 공통화가 가능한 점이다. 도 2에는, 본 발명에 따른 메모리 셀 트랜지스터를 로직 트랜지스터(전원전압계 MOS트랜지스터)와 혼재하는 프로세스로 제조할 경우의 종단면이 예시된다. 도 3에는 그 평면도가 예시된다. 또한, 도 2는 도 3의 A-A'방향에 따른 단면도이며, 도 2의 좌측이 A에 대응하고, 도 2의 우측이 A'에 대응한다. 또한, 도 2 및 도 3에는 메모리 셀 트랜지스터만을 도시하고, 혼재하는 프로세스에 대해서는 후술한다. 또한, 전원전압Vdd으로 동작하는 MOS트랜지스터를 전원전압계 MOS트랜지스터로 약기한다.
도 2에있어서, 예를 들면 실리콘으로 이루어지는 반도체 기판(1)의 표면영역에, 전원전압으로 동작하는 로직 트랜지스터의 게이트 절연막과 동일한 제조공정으로 형성된 게이트 절연막(2)의 상부에 상기 로직 트랜지스터(상대적으로 얇은 절연막을 가지는 제1 MOS트랜지스터)의 게이트 전극과 동일한 제조공정으로 형성된 컨트롤 게이트(컨트롤 게이트 전극 또는 제1 게이트 전극)(3)와, 게이트 절연막인 하부 산화막(5), 전하 축적 영역인 실리콘 질화막(6), 및 절연막인 상부 산화막(7)의 적층막의 상부에 메모리 게이트(메모리 게이트 전극 또는 제2 게이트 전극)(8)가 형성된다. 또한, 상부 실리콘 산화막(7)의 막 두께는 하부 실리콘 산화막(5)의 막 두께보다도 두껍게 구성된다. 상기 반도체 기판(1)의 표면영역에서 메모리 게이트(8)와 오버 랩 하도록 드레인(드레인 전극인 메모리 전극)(10)이, 컨트롤 게이트(3)와 오버 랩 하도록 소스(소스 전극인 메모리 전극)(11)가 배치된다. 컨트롤 게이트(3) 및 메모리 게이트(8)는 예를 들면 실리콘막으로 구성된다. 상기 하부 산화막(5)은 예를 들면 열산화 프로세스에 의해 형성되기 때문에, 상기 컨트롤 게이트(3)의 측면부에는 측벽 절연막인 실리콘 산화막(4)이 성장하고 있다. 이것에 의해, 실리콘 산화막(4)의 막 두께는 하부 산화막(5)보다도 두껍게 구성되어, 컨트롤 게이트(3) 및 메모리 게이트(8)와의 사이의 절연내압을 향상시킬 수 있다. 도 2에 있어서, 상기 컨트롤 게이트(8)의 상부, 메모리 게이트(8)의 상부, 드레인(10) 및 소스(11)의 표면영역에는 예를 들면 코발트 실리사이드(CoSi) 또는 니켈실리사이드(NiSi)로 이루어지는 금속실리사이드막(14)이 형성되고, 그것들 사이에는 절연막으로 이루어지는 사이드 스페이서(12 및 13)에 의해 전기적으로 절연(분리)되어 있다. 또한, 사이드 스페이서(12, 13)는, 후술하는 바와 같이 포토리소기술을 이용하지 않고, 또한 제조공정에 있어서 동일공정으로 형성되므로 제조 공정을 저감할 수 있다. 메모리 셀 트랜지스터 및 로직트랜지스터를 덮도록 층간 절연막(15)이 형성되고, 층간 절연막(15)의 표면은 평탄화되어 있다. 층간 절연막(15)에는 드레인(10) 및 소스(11)를 개구하는 접속 구멍(197, 198)이 형성되고, 접속 구멍내에 금속 플러그(16)가 메워넣어져 있다. 층간 절연막(15) 위에 그 표면이 평탄화된 층간 절연막(17)위에 형성되어 층간 절연막(17) 위에 비트선(19)이 형성된다. 층간 절연막(17)에는 드레인(10) 위의 금속 플러그(16)를 개구하는 접속 구멍(197)가 형성되고, 접속 구멍(197)안에 금속 플러그(18)가 메워넣어져 있다. 또한, 접속 구멍(197, 198)은 도 4를 이용해서 후술한다. 이와 같이, 금속 플러그(16)는 드레인(10), 및 소스(11)에 전기적으로 접속되고, 또한 드레인(10) 위의 형성된 금속 플러그(16)는 금속 플러그(18)를 통하여 비트선(19)에 전기적으로 접속된다.
도 3에 도시한 메모리 셀의 평면도에서는, 소자분리영역으로 둘러싸인 활성영역(22), 활성영역(22)이 연장하는 방향(제1 방향:도면의 가로방향)에 직행하는 방향 (제2 방향:도면의 세로방향)으로 연장하도록, 컨트롤 게이트(23)(컨트롤 게이트(3)에 대응), 산화막(24)(산화막(5)에 대응), 실리콘 질화막(25)(실리콘 질화막(6)에 대응), 상부 산화막(26)(상부 산화막(7)에 대응), 메모리 게이트(27)(메모리 게이트(8)에 대응), 절연막 사이드 스페이서(28)(사이드 스페이서(12)에 대응)가 배치되고, 드레인(10) 위, 및 소스(11) 위의 금속 플러그(29)(금속 플러그(16)에 대응), 및 드레인 위의 금속 플러그에만 접속된 비트선(30)(비트선(19)에 대응)이 배치되어 있다. 또한, 드레인(10) 위의 금속 플러그(29) 위에 형성되는 금속 플러그(18)는, 층간 절연막(17)안에 있어서 실질적으로 금속 플러그(29)와 동일 형상으로 동일 위치에 형성되므로, 도면을 이해하기 쉽게 하기 위해서 도시를 생략한다. 또한, 소스(11) 위에 형성되는 금속 플러그(29)(금속 플러그(16)에 대응)는, 컨트롤 게이트(23)(컨트롤 게이트(3)에 대응) 및 메모리 게이트(27)(메모리 게이트(8)에 대응)의 연장방향과 동일 방향으로 연장하도록 구성되고, 공통 소스선을 구성한다.
도 4에는, 본 발명의 메모리 셀에 있어서, 도 1 및 도 2에 도시한 바와 같이 컨트롤 게이트(3, 23)의 드레인(10)측의 측면부에만 메모리 게이트(8, 27)를 형성하기 위한 가공 마스트 패턴 배치를 예시하고 있다. 도 4에 있어서, 191은 메모리 셀의 소자분리영역으로 둘러싸인 활성영역을 정의하는 활성영역 패턴이고, 활성영역(22)은 제1 방향(도면의 가로방향)으로 연장하도록 형성된다. 192는 컨트롤 게이트의 드레인측 단부를 정의하기 위한 제1 게이트막 패턴, 193는 메모리 게이트(8, 27)의 전극취득을 행하기 위해서, 사이드 스페이서를 형성하는 공정에서 제2 게이트막을 정의하는 제2 게이트막 패턴이다. 또한 도 4에는, 상기 제1 게이트막과 제2 게이트막을 절단해서 소스측 단부를 정의하고, 컨트롤 게이트(199)(컨트롤 게이트(3, 23)에 대응)와 메모리 게이트(200)(메모리 게이트(8, 27)에 대응)를 완성하기 위한 게이트막 분리 패턴(194)이 도시되어 있다. 즉, 게이트막 분리 패턴(194)에 의해, 제1 게이트막 패턴(192) 중 사선으로 나타내는 부분이 컨트롤 게이트(199)(컨트롤 게이트(3, 23)에 대응)로서 형성되고, 제2 게이트막 패턴(193) 중 고밀도 패턴으로 나타내는 부분이 메모리 게이트(200)(메모리 게이트(8, 27)에 대응)로서 형성된다. 또한 도 4에는, 메모리 게이트(200) 위의 콘택트 구멍 패턴(195), 컨트롤 게이트(199) 위의 콘택트 구멍 패턴(196), 드레인 콘택트 구멍 패턴(197), 소스 위의 슬릿 형상의 콘택트 구멍 패턴(198)이 도시되어 있고, 각각 접속 구멍(195, 196, 197, 198)이 형성된다. 또한, 콘택트 구멍 패턴(198)안에 금속 플러그(16, 29)가 형성되고, 제2 방향(도면의 세로방향)으로 연장하는 공통 소스선이 금속 플러그(16, 29)와 일체로 형성된다. 도시되어 있지 않지만, 상기 활성 영역 패턴에 평행하게 비트선 패턴이 배치되고, 비트선(19, 30)이 제1 방향(도면의 가로방향)으로 연장하도록 형성된다.
또한, 메모리 게이트(8, 27, 200)의 전극취득은, 드레인(10)과 마찬가지로, 층간 절연막(15)의 접속 구멍(195)에 형성된 금속 플러그(16, 29) 및 층간 절연막 (17)의 접속 구멍(195)에 형성된 금속 플러그(18)를 통하여, 비트선(19, 30)과 동층에 형성된 배선 또는 비어 배선에 전기적으로 접속된다. 또한, 컨트롤 게이트(3, 23, 199)의 전극취득은, 드레인(10)과 마찬가지로, 층간 절연막(15)의 접속 구멍(196)에 형성된 금속 플러그(16, 29) 및 층간 절연막(17)의 접속 구멍(196)에 형성된 금속 플러그(18)를 통하여, 비트선(19, 30)과 동층에 형성된 배선 또는 비어 배선에 전기적으로 접속된다.
도 4에 도시한 마스크 패턴을 이용한 본 발명의 메모리 셀의 제조공정에 있어서는, 후술하는 바와 같이 활성영역 패턴(191)에 의해 기판(1)안에 활성영역(22)을 규정하는 소자분리영역(32)을 형성한 후, 기판(1) 위에 전원전압으로 동작하는 로직 트랜지스터(전원전압계 MOS트랜지스터) 및 메모리 트랜지스터의 게이트 절연막(2)을 성장시키고, 게이트 절연막(2) 위에 예를 들면 실리콘막으로 이루어지는 제1 게이트막(제1 도전막)을 퇴적시킨 후, 예를 들면 상기 제1 게이트막 패턴(192)의 형상의 레지스트막 패턴을 이용해서 제1 게이트막을 제1 게이트막 패턴(192)의 형상으로 패터닝 가공한다. 그 후, 예를 들면 제1 게이트막의 하부이외의 게이트 절연막(2)을 제거하고, 제1 게이트막의 상부를 포함하는 기판(1) 위에 도 1 및 도 2에 도시한 하부 산화막(5)과, 실리콘 질화막(6, 25)과, 상부 산화막(7, 26)의 적층막과, 예를 들면 실리콘막으로 이루어지는 제2 게이트막(제2 도전막)을 퇴적한다. 또한, 상부 실리콘 산화막(7, 26)의 막 두께는 하부 실리콘 산화막(5)의 막 두께보다도 두껍게 형성된다. 그 후, 예를 들면 상기 제2 게이트막 패턴(193)의 형상의 레지스트막 패턴을 형성하고, 이방성 드라이 에칭법에 의해 제2 게이트막을 가공해서 상기 제1 게이트막의 주변부에 사이드 스페이서 형상의 제2 게이트막을 형성한다. 그 후, 예를 들면 상기 게이트막 분리 패턴(194)의 형상의 레지스트막 패턴을 이용해서 제1 게이트막, 및 제2 게이트막을 패터닝 가공함으로써, 상기 제1 게이트막, 및 제2 게이트막을 절단하고, 컨트롤 게이트(2, 23, 199), 및 메모리 게이트(8, 27, 200)의 가공이 완료된다. 이 다음, 메모리 셀의 소스·드레인 영역(10, 11)의 형성, 전원전압으로 동작하는 로직 트랜지스터의 소스·드레인 영역의 형성, 금속실리사이드막(14)의 형성, 층간 절연막(15)의 형성, 접속 구멍(195, 196, 197, 198)의 형성, 층간 절연막(17)의 형성, 접속 구멍(195, 196, 197)의 형성 후, 금속배선(19, 30)의 형성공정을 거쳐서 플래시 메모리를 혼재시킨 반도체 장치가 완성된다. 또한, 도 4에서는 도시하지 않지만, 예를 들면 슬릿 형상의 콘택트 구멍 패턴(198)은, 제2 방향(도면의 세로방향)에 있어서, 도면에 있어서 콘택트 구멍 패턴(196)보다도 아래의 위치쪽에 연장해서 형성되고, 거기에서 도시하지 않은 층간 절연막(17)의 접속 구멍에 형성된 금속 플러그를 통하여, 비트선(19, 30)과 동층에 형성된 배선 또는 비어 배선에 전기적으로 접속된다.
도 5, 도 6, 및 도 7에는 본 발명의 메모리 셀의 기본동작이 도시된다. VD는 드레인 전압, VS는 소스 전압, VCG는 컨트롤 게이트 전압, VMG은 메모리 게이트 전압이다.
도 5에는 소거 동작에 있어서의 전압인가상태가 예시된다. 소거 동작에서는, 메모리 게이트(8)에만 적당한 플러스전압(예를 들면 VMG=10V)이 인가되고, 그 밖의 단자는 모두 기준전압인 0V(접지전위)로 된다. 소거 동작은, 메모리 게이트(8)의 바로 아래의 하부 산화막(5)을 흐르는 포울러 노드하임(Fowler-Nordheim)(FN)형의 터널 전류에 의해, 반도체 기판(웰 영역)(1)측에서 전자를 주입, 실리콘 질화막(6)안으로 트랩시켜서, 메모리 게이트(8)로부터 측정한 임계값 전압을 상승(예를 들면 VTE=2V)시킨다. 즉, 반도체 기판(1)측에서 전하 축적 영역인 실리콘 질화막(6)에, 게이트 절연막인 하부 산화막(5)을 통한 전자의 터널링에 의해, 전자를 주입하고, 실리콘 질화막(6)안의 트랩으로 전자를 트랩시킨다. 따라서, 메모리 게이트(8) 바로 아래의 하부 산화막(5)을 경유한 터널 전류에 의한 전자주입이기 때문에, 메모리 게이트(8) 바로 아래의 실리콘 질화막(6)안에만 전자는 트랩되고, 종래의 메모리 셀의 제2의 문제점이었던, 코너부에의 전자 트랩은 발생하지 않는다. 그 결과, 재기입 동작에 있어서의 실리콘 질화막(6)의 코너부에의 트랩 전자에 기인한 소거시간의 열화의 문제는 해소된다. 이 소거 동작에서는, 고전압이 인가되는 것은 메모리 게이트(8)뿐이며, 판독 트랜지스터부의 게이트 산화막(2)에 고전압이 인가되지 않는다. 소거시간은, 메모리 게이트(8)에 인가하는 소거전압, 및 하부 산화막 두께와 하부 산화막 두께/실리콘 질화막 두께/상부 산화막 두께의 실효산화막 두께의 비로 결정되는 실효전계강도에 의존한다. 예를 들면, 하부 산화막(5)의 막 두께=3㎚, 실리콘 질화막(6)의 막 두께=5㎚, 상부 산화막(7)의 막 두께=5㎚로 설정하면, 3층막의 실효산화막 두께는 10.5㎚가 되기 때문에, 하부 산화막 안을 FN터널 전류가 흐르는 전계강도 10MV/cm을 얻기 위해서는, 메모리 게이트(8)에 인가해야 할 소거전압은 10.5V정도가 된다. 또한, 상부 실리콘 산화막(7)의 막 두께는 하부 실리콘 산화막(5)의 막 두께보다도 두껍게 구성되므로, 실리콘 질화막(6)안에 트랩된 전자가 실리콘 질화막(6)으로부터 메모리 게이트(8)로 터널링에 의해 방출되는 것을 방지할 수 있다.
도 6은 메모리 셀의 기입 동작에 있어서의 전압인가상태가 예시된다. 기입 동작에서는, 드레인(10)에 전원전압Vdd(예를 들면 VD=1.5V), 반도체 기판(웰 영역)(1)에 적당한 마이너스 전압(예를 들면 전원전압의 2배=-2Vdd=-3V), 컨트롤 게이트(3)에 적당한 마이너스 전압(예를 들면 -Vdd=-1.5V)이 인가된다. 이 상태에서, 기입을 행하는 원하는 메모리 게이트(8)에 적당한 마이너스 전압(예를 들면 VMG=-7V)이 기입 시간의 기간만큼 인가된다. 드레인(10)과 반도체 기판(웰 영역)(1)의 전위차가 접합전압이므로, VD-VPW=Vdd-(-2Vdd)=3Vdd가 접합 내압부근이 되도록 디바이스 설계를 행하면, 메모리 게이트(8)에 인가된 마이너스 전압에 의해 접합표면부가 강반전하고, 밴드간 터널 현상을 발단으로 하여 다량의 핫 홀이 발생하고, 메모리 게이트(8)의 마이너스 전압에 의해 실리콘 질화막 안으로 주입된다. 즉, 역방향 전압인가상태(역 바이어스 상태)를 형성함으로써 다량의 핫 홀을 실리콘 질화막 안에 주입할 수 있다.
여기에서, 상기 밴드간 터널링에 의해 핫 홀 등이 발생할 때의 pn접합의 역 바이어스 전압과, 그것보다도 많은 애벌런취 핫 홀이 발생 할 때의 pn접합의 역 바이어스 전압 사이의 역 바이어스 전압을, 접합 내압전압(접합 내압)이라고 칭한다. 따라서, 상기 밴드간 터널링에 의해 핫 홀 등이 발생할 때보다도 더욱 큰 역 바이어스 상태를, 상기 접합 내압 근방 또는 접합 내압 이상의 역방향 전압인가상태로 파악해도 좋다. 상기 접합 내압을 정량적으로 정의하려고 한다면, 오프 상태의 MIS(Metal Insulate Semiconductor)트랜지스터의 채널에 흐르는 것이 허용되는 허용 리크 전류 정도의 역방향 전류가 pn접합(단순히 접합이라고도 칭한다)에 흐를 때의 역 바이어스 전압을 접합 내압으로 정의하는 것이 가능하다. 본 명세서에 있어서 접합 내압은 접합 파괴 전압을 의미하는 것이 아니다.
상기 접합 내압이란, 상술한 바와 같이, 오프 상태의 MOS트랜지스터의 채널에 흐르는 것이 허용되는 허용 리크 전류 정도의 역방향 전류가 pn접합(단순히 접합이라고도 칭한다)에 흐를 때의 역 바이어스 전압으로 정의할 수 있기 때문에, 이것에 따르면, 그러한 허용 리크 전류를 10nA라고 하면, 상기 3Vdd의 역 바이어스로 드레인(10)과 반도체 기판(웰 영역)(1) 사이에 10nA의 리크 전류를 일으키도록 디바이스 설계를 행하면 좋다. 이것에 의해, 기입 동작시의 드레인(10)과 반도체 기판(1)의 전위차인 접합전압을 접합 내압 근방으로 함으로써 다량의 핫 홀이 발생하고, 홀이 메모리 게이트(8)의 마이너스 전압에 의해 실리콘 질화막 안으로 주입된다.
또, 접합 내압을 3Vdd보다도 작아지도록 디바이스 설계를 행하면, 애벌런취 핫 홀이 보다 많이 발생하고, 실리콘 질화막 안으로 핫 홀이 보다 많이 주입되어, 주입시간을 한층 저감할 수 있다. 즉, 기입 동작시의 드레인(10)과 반도체 기판(1)의 전위차인 접합전압을 접합 내압 이상으로 함으로써 많은 애벌런취 핫 홀이 발생하고, 실리콘 질화막 안으로 핫 홀이 보다 많이 주입되어, 주입시간을 저감할 수 있다.
주입된 핫 홀은, 이미 트랩되어 있는 전자를 중화하고, 메모리 게이트(8)로부터 측정한 임계값 전압을 저하(예를 들면 VTP=-2V)시킨다. 이 기입 동작에 필요한 드레인 전류는, 드레인 접합의 누설전류뿐이기 때문에, 접합 내압부근의 누설전류값 5 내지 10㎂/비트정도이며, 종래의 제1의 메모리 셀에서의 핫 일렉트론 주입에 의한 기입에서의 200㎂/비트에 비교해서, 1/10이하로 저감된다. 이 핫 홀 주입에 의한 기입에서는, 핫 홀의 발생영역이 전계집중이 발생하는 드레인 접합 단부에 국재하고 있고, 발생점으로부터의 핫 홀이 도달가능한 거리가 50㎚정도이기 때문에, 메모리 트랜지스터부의 실효 채널 길이는 50㎚이하가 되도록 메모리 게이트(8)의 폭이 설정된다. 메모리 트랜지스터부만에서는, 종래의 메모리 셀의 제3의 문제점이었던 초기 임계값 전압의 안정제어가 곤란하거나 오프 리크 전류가 큰 등의 결점을 마찬가지로 내재하고 있지만, 본 발명의 메모리 셀에서는 판독 트랜지스터부(선택트랜지스터부)를 구비함으로써, 판독 특성의 불안정성을 해소할 수 있다.
본 기입 동작에서는, 고전압이 인가되는 것은, 메모리 게이트(8)와 반도체 기판(웰 영역)(1)이며, 판독 트랜지스터부의 게이트 절연막(2)으로는 최대라도 반도체 기판(웰 영역)(1)에 인가된 전압 예를 들면 -2Vdd가 인가되지만, 적당한 마이너스 전압(예를 들면 VCG=-Vdd)을 컨트롤 게이트(3)에 인가하면, 게이트 절연막(2)의 인가전압은 Vdd가 된다. 그 결과, 게이트 절연막(2)의 막 두께를 전원전압으로 동작하는 로직 트랜지스터(전원전압계 MOS트랜지스터)의 게이트 산화막과 동등하게 얇게 설계하는 것이 가능해진다. 따라서, 종래의 메모리 셀의 제1의 문제점이었던 판독 시의 드레인 전류가 작은 점은 해소할 수 있다. 또한, 컨트롤 게이트(3)와 드레인(10)에 인가되는 최대전압은 전원전압(Vdd)이기 때문에, 컨트롤 게이트(3)에 접속되는 워드 드라이버 회로, 드레인(10)에 접속되는 센스 앰프 회로 등의 판독 회로는, 게이트 절연막(2)과 동일 막 두께의 게이트 절연막을 가지는 전원전압으로 동작하는 주변 트랜지스터(전원전압계 MOS트랜지스터)로 구성하는 것이 가능하고, 고속판독을 실현할 수 있다. 또한, 후술하는 바와 같이 게이트 절연막(2)은 예를 들면 2.7㎚의 막 두께로 구성되어, 적층막(5, 6, 7)의 막 두께보다도 얇게 구성된다.
도 7에는 본 발명의 메모리 셀의 판독 동작상태가 예시된다. 판독 동작에서는, 드레인(10)에 전원전압(예를 들면 VD=Vdd=1.5V), 컨트롤 게이트(3)에도 전원전압(예를 들면 VCG=Vdd=1.5V)을 인가하고, 그 밖의 단자는 0V로 한다. 메모리 게이트(8)의 인가전압도 0V이기 때문에, 메모리 트랜지스터의 임계값 전압이 소거상태(VTE=2V)인지, 기입 상태(VTP=-2V)인지에 따라, 드레인 전류의 오프 또는 온이 결정된다. 따라서, 종래 메모리 셀의 제4의 문제점이었던 메모리 게이트(8)에의 전압인가에 의한 판독 디스터브 수명 열화의 문제는 해소된다. 기입 상태에서의 판독 드레인 전류는, 판독 트랜지스터부의 게이트 절연막(2)의 막 두께가 로직 트랜지스터(전원전압계 MOS트랜지스터)와 동등하기 때문에 전류구동능력이 높은 (Gm이 크다) 점, 메모리 트랜지스터부의 실효 채널 길이가 50㎚이하이기 때문에 이 부분의 기생저항이 작은 점에서 큰 전류값을 얻을 수 있다. 예를 들면, 판독 트랜지스터부가 동일한 실효 채널 폭/실효 채널 길이를 가지는 로직 트랜지스터에 비교하면, 드레인 전류값을 로직 트랜지스터의 약 70 내지 80%까지 달성하는 것이 가능해진다. 그 결과, 상술한 판독 회로가 전원전압동작의 주변 트랜지스터(전원전압계 MOS트랜지스터)로 구성할 수 있는 점, 및 메모리 셀의 판독 전류가 큰 점에서 초고속의 판독 속도(예를 들면 판독 주파수 200㎒)의 플래시 메모리를 로직LSI에 혼재하는 것이 가능해진다.
《데이터 프로세서》
도 8에는 도 2 및 도 3에서 설명한 구조의 상기 메모리 셀을 채용한 플래시 메모리 모듈을 온 칩하는 데이터 프로세서가 예시된다. 특별히 제한되지 않지만, 데이터 프로세서(200)는, 0.13㎛ 반도체 집적 회로제조기술에 의해 단결정 실리콘과 같은 1개의 반도체 기판(반도체 칩)에 형성된다. 특별히 제한되지 않지만, 반도체 기판에 주위에는 다수의 본딩 패드가 배치되어 있다. 데이터 프로세서(200)는, 전원전압Vdd=1.2V로 동작하는 게이트 절연막의 막 두께 2.7㎚의 로직 MOS트랜지스터(전원전압계 MOS트랜지스터)로 구성된 CPU(Central Pro㏄ssing Unit)(201), SCI(Serial Co㎜mication Interface)(202), FRT(Free Running Timer)(214), DSP유닛(203), DMAC(Direct Memory A㏄ess Controller)(204), FLC(Flash Controller) (205), 데백지원기능을 가지는 UBC(User Break Controller)(206), CPG(Clock Pulse Generator)(207), SYSC(System Controller)(208), BSC(Bus State Controller)(215), 메모리 용량이 예를 들면 16kB의 RAM(Random A㏄ess Memory) (209), 및 셀프 테스트 등에 이용되는 JTAG211의 각 회로 모듈을 가진다. 또한, 예를 들면 게이트 절연막의 막 두께 2.7㎚의 로직 트랜지스터(전원전압계 MOS트랜지스터)와, 게이트 절연막의 막 두께 15㎚의 고내압 트랜지스터 및 본 발명의 상기메모리 셀 트랜지스터로 구성되고, 메모리 용량이 256kB의 플래시 메모리(FLSH) (212)와, I/O(Input/0utput)회로(216)가 설치되어 있다. 또한, 고내압 트랜지스터는 전원전압계 MOS트랜지스터의 게이트 절연막보다도 게이트 절연막의 막 두께가 두꺼운 트랜지스터이다.
특별히 제한되지 않지만, 데이터 프로세서(200)의 외부전원단자에 공급되는 외부전원전압은 3V로 하고, 상기 로직 MOS트랜지스터(전원전압계 MOS트랜지스터)의 전원전압Vdd(=1.2V)은 외부 전원전압을 강하시켜서 형성된다. I/O회로(216)를 구성하는 MOS트랜지스터는 3V를 초과하는 내압을 가지고 있다. 플래시 메모리(212, 213)의 고내압 MOS트랜지스터는 메모리 셀에 대한 기입 및 소거 동작 시에 필요한 고전압에 대해서 게이트 파괴를 일으키지 않는 내압을 구비한다.
도 9에는 플래시 메모리(212)의 상세한 일례가 도시된다. 플래시 메모리(212)는 도 2 및 도 3에서 설명한 다수의 메모리 셀(MC)를 매트릭스 배치한 메모리 셀 블록을 가진다. 메모리 셀(MC)은 판독 트랜지스터부(RTr)와 메모리 트랜지스터부(MTr)로 나누어서 도시하고 있다. 다수의 메모리 셀(MC)은, 특별히 제한되지 않지만, 소스선(SL) 공통으로 하고, n개의 비트선(BL1 내지 BLn), m개의 컨트롤 게이트선(CG1 내지 CGm), 및 m개의 메모리 게이트선(MG1 내지 MGm)을 배치한 NOR형의 메모리 셀 블록으로서 구성된다. 메모리 셀 블록은, 특별히 제한되지 않지만, 메모리 셀 트랜지스터가 형성되는 웰 영역을 공통으로 한다. 실제로는 지면의 표리방향에 다수의 메모리 셀 블록을 배치해서 플래시 메모리를 구성하면 된다.
상기 컨트롤 게이트선(CG1 내지 CGm)은 판독 워드 드라이버(225)에 의해 구동된다. 상기 메모리 게이트선(MG1 내지 MGm), 소스선(SL), 및 웰 영역(PW)은 기 입 워드 드라이버 및 웰 드라이버(226)에 의해 구동된다. 구동해야 할 컨트롤 게이트선과 메모리 게이트선의 선택은 X디코더(227)가 행한다. 비트선은 센스 래치 회로 및 컬럼 스위치 회로(228)에 접속되어, 센스 래치는 컬럼 스위치에 의해 데이터 버퍼(221, 222)와의 접속을 가능하게 되고, 접속의 선택은 Y디코더(229)가 컬럼 스위치 회로(228)에 대해서 행한다. 메모리 동작에 필요한 내부전압은 전원회로(230)가 생성한다.
플래시 메모리(212)는 상기 CPU(201)이나 DMAC로부터의 액세스 요구에 응답하는 FLC(205)의 액세스 제어를 받는다. FLC(205) 어드레스선(ADR1 내지 ADRi), 데이터선(DAT1 내지 DATj) 및 제어선(ACS1 내지 ACSk)을 통해서 플래시 메모리(212)에 접속된다. 어드레스 입력 버퍼(AIBUF)(220)는 어드레스선을 통해서 어드레스신호를 입력받는다. 입력된 어드레스신호는 프리디코더(231)를 통해서 상기 X디코더(227) 및 Y디코더(229)에 공급된다. 데이터 입력 버퍼(DIBUF)(221)는 액세스 커맨드 및 기입 데이터를 데이터선(DAT1 내지 DATj)을 통해서 입력받는다. 데이터 출력 버퍼(DOBUF)(222)는 메모리 셀로부터의 판독 데이터를 출력한다.
제어회로(223)는 제어선(ACS1 내지 ACSk)을 통해서 리드 신호, 라이트 신호, 커맨드 인에이블 신호, 어드레스 인에이블 신호 등의 스토로브신호를 입력받아 외부와의 입출력동작을 제어하고, 또한, 데이터 입력 버퍼(221)를 통해서 액세스 커맨드를 입력받고, 입력받은 커맨드에 의해 지정되는 메모리 동작을 제어한다.
도 9에 있어서 상기 기입 워드 드라이버 및 웰 드라이버(226)와 전원회로(230)는, 예를 들면 게이트 절연막의 막 두께 15㎚의 고내압 트랜지스터로 구성되어 있다. 그 밖의 요소회로는, 예를 들면 게이트 절연막이 비교적 얇은 게이트 절연막의 막 두께 2.7㎚의 로직 MOS트랜지스터(전원전압계 MOS트랜지스터)로 구성된다. 예를 들면 메모리 셀의 판독 트랜지스터부(RTr)의 초기 임계값 전압은 0.5V, 메모리 트랜지스터부(MTr)의 초기 임계값은 -0.5V로, 드레인 접합 내압은 3.6V로 설계되어 있다.
도 10에는 플래시 메모리에 대한 소거 동작 시의 상태가 예시된다. 소거는 메모리 셀 블록 단위, 즉 메모리 셀의 웰 영역 단위로 행하여진다. 즉, 예를 들면 소거 블록 내의 모든 메모리 게이트(MG1 내지 MGm)에 소거전압 10V를, 소거시간 100ms 인가하고, 그 밖의 단자는 모두 접지전위(Vss) 0V가 인가되고, 메모리 게이트(MG) 아래의 하부 산화막을 경유한 터널 전류에 의해 실리콘 질화막 안으로 전자를 트랩시키고, 메모리 트랜지스터부(MTr)의 소거시 임계값 전압(VTE)을 1.2V까지 상승시켜서, 소거 동작이 완료된다.
도 11에는 플래시 메모리에 대한 기입 동작시의 상태가 예시된다. 예를 들면 기입 블록내의 웰 영역(PW)에 -2Vdd(-2.4V)을, 모든 컨트롤 게이트선(CG1 내지 CGm)에 -1.2V(-Vdd)를, 기입을 행하는 메모리 게이트선(예를 들면 MG2, MGm)에만 -7V를 인가한 후, 기입을 행하는 비트선(예를 들면 BL2, BLn)에 1.2V(Vdd)을 기입 시간 10㎲ 인가하고, 드레인 근방에서 발생한 핫 홀을 실리콘 질화막 안에 주입해서 메모리 트랜지스터부(MTr)의 임계값 전압(VTP)을 -1.2V까지 저하시켜서, 기입 동작이 완료된다.
도 12에는 플래시 메모리에 대한 판독 동작시의 상태가 예시된다. 예를 들 면 판독을 행하는 비트선(예를 들면 BL2)을 선택해서 1.2V(Vdd)에 프리챠지한 후, 선택한 컨트롤 게이트(예를 들면 CG2)에 1.2V(Vdd)를 인가하고, 상기 판독 대상 비트선(BL2)의 전위 변화를 센스 앰프 회로에서 검지하고, 데이터의 판독을 행한다. 이 때, 비트선(BL2)과 컨트롤 게이트선(CG2)에 접속되어 있는 판독 대상 메모리 셀은 기입 상태이고, 메모리 트랜지스터의 임계값 전압은 VTP=-1.5V이기 때문에, 메모리 셀의 온전류는 50㎂정도로 된다. 이 전류변화, 또는 그것에 의한 전압변화를 센스 앰프 회로에서 검출한다.
도 13에는 메모리 셀 블록에 있어서의 다른 비트선 구조가 예시된다. 동도에 도시되는 구성은, 비트선을 주 비트선(GL)과 부 비트선(SBL)으로 계층화하고, 동작선택되어야 할 메모리 셀(MC)이 접속되는 부 비트선(SBL)만을 선택해서 주 비트선(GL)에 접속하고, 메모리 셀에 의한 비트선의 기생용량을 외관상 감소시킴으로써 고속판독 동작을 실현하는 구조이다. 전술한 바와 같이, 기입 시에도 비트선(BL, GL)에는 고전압을 인가할 필요가 없으므로, 부 비트선(SBL)을 주 비트선(GL)에 선택적으로 접속하기 위한 MOS트랜지스터(233) 및 그 드라이버(Z드라이버)(234)에 대해서도 고내압화하는 것을 필요로 하지 않는다. 즉, 게이트 절연막이 비교적 얇은 막 두께 2.7㎚의 MOS트랜지스터(전원전압계 MOS트랜지스터)에 의해 구성된다. 이 점에 있어서도, 기억정보의 판독 경로의 Gm이 더욱 작아지고, 주·부 비트선에 의한 계층화 비트선 구조에 의한 고속화를 충분히 기능시키는 것이 가능하다.
《메모리 셀 트랜지스터;임계값 컨트롤》
도 14에는 불휘발성 메모리 셀 트랜지스터의 다른 예가 도시된다. 동도에 도시되는 메모리 셀은, 도 1에 도시한 메모리 셀의 컨트롤 게이트와 메모리 게이트에의 불순물의 도핑을 변경함으로써, 동일한 채널 구조로, 원하는 초기 임계값 전압을 얻는 예이다. 즉, 반도체 기판(웰 영역)(1)의 채널 영역의 전체 면을 채널 이온 주입에 의해 디플레션화하고, 컨트롤 게이트(21)와 메모리 게이트(8)의 도전형을 바꿔서 선택 트랜지스터부(판독 트랜지스터부)와 메모리 트랜지스터부의 임계값 전압을 서로 다르게 한다.
구체적으로는, 도 14에 예시되는 종단면 구조를 따르면, 저항율 10Ωcm의 p형 반도체 기판(웰 영역)(1)의 표면영역에 막 두께 2.7㎚의 실리콘 산화막으로 이루어지는 게이트 절연막(2)을 사이에 두고, 보론 농도 2×1020cm-3가 도핑된 막 두께 150㎚의 p형 폴리실리콘막으로 이루어지는 게이트 길이 150㎚의 컨트롤 게이트(CG)(21)가 형성된 판독 트랜지스터부를 가지고, 컨트롤 게이트(CG)(21)의 드레인측의 p형 반도체 기판(웰 영역)(1)의 표면영역 위에 막 두께 3㎚의 하부 산화막(5), 막 두께 5㎚의 실리콘 질화막(6), 막 두께 5㎚의 상부 산화막(7)이 적층되고, 그 상부에 인 농도 4×1020cm-3가 도핑된 막 두께 150㎚의 n형 폴리실리콘막으로 이루어지는 게이트 길이 50㎚의 메모리 게이트(MG)(8)가 형성된 메모리 트랜지스터부를 구비해서 구성된다. 또한, 메모리 게이트(MG)(8)와 컨트롤 게이트(CG)(21) 사이는 적층막(5, 6, 7)에 의해 전기적으로 분리되어 있다.
상기 메모리 게이트(MG)(8)에 오버 랩 된 반도체 기판(웰 영역)(1)의 표면영역에, 최대 비소농도가 1.5×1020cm-3, 접합깊이 40㎚, 접합 내압 4.5V의 드레인 영 역(10)이, 상기 컨트롤 게이트(CG)(21)에 오버 랩 한 반도체 기판(웰 영역)(1)의 표면영역에, 최대 비소농도가 1.5×1020cm-3, 접합깊이 40㎚, 접합 내압 4.5V의 소스 영역(11)이 형성되어 있다. 즉, 드레인 영역(10)과 소스 영역(11) 사이의 채널 영역(20) 위에 판독 트랜지스터부와 메모리 트랜지스터부가 구성된다.
도 14에 예시되는 메모리 셀의 판독 트랜지스터부와 메모리 트랜지스터부의 초기 임계값 전압은, 반도체 기판(웰 영역)(1)의 표면영역에 형성된 n형의 채널 영역(20)에 의해 결정된다. 상기 n형 채널 영역(20)은, 예를 들면, 도전형이 p형인 폴리실리콘막의 컨트롤 게이트(CG)(21)로 이루어지는 판독 트랜지스터부의 임계값 전압이 0.5V가 되도록 설정되고, 평균 비소농도가 5×1017cm-3, 접합깊이 30㎚이다. 이 때, 도전형이 n형인 폴리실리콘막의 메모리 게이트(MG)(8)로 이루어지는 메모리 트랜지스터부의 초기 임계값 전압은 -0.5V였다. 따라서, 본 실시예의 메모리 셀에 따르면, n형 채널 영역(20)의 형성만으로, 판독 트랜지스터부와 메모리 트랜지스터부의 초기 임계값 전압을 적정화하는 것이 가능해진다.
본 실시예의 메모리 셀에의 기입·소거 동작은, 도 1에 도시한 메모리 셀의 동작과 기본적으로 같다. 소거 동작에서는, 메모리 게이트(MG)(8)에만 10V를 인가해서 터널 전류에 의해 반도체 기판(1)측에서 전자를 주입하고, 실리콘 질화막(6)안으로 트랩시켜, 고임계값 전압상태로 한다. 기입 동작에서는, 드레인(10)에 1.2V(Vdd)을, 반도체 기판(1)에 -2.4V(-2Vdd)를, 컨트롤 게이트(CG)(21)에 -1.2V (-Vdd)를, 메모리 게이트(8)에 -7V를 인가해서 드레인(10)의 접합표면 근방에서 발 생하는 핫 홀을 실리콘 질화막(6) 안으로 주입하여, 트랩 전자를 중화함으로써 저임계값 전압상태로 한다.
《제조 방법》
예를 들면 0.13㎛ 프로세스 기술에 의한 로직 LSI에 상기 불휘발성의 메모리 셀을 혼재시키는 제조공정을, 각 제조공정마다의 LSI의 단면도(도 15 내지 도 30)를 이용해서 설명한다. 여기에서의 설명에서는, 특별히 한정은 되지 않지만 메모리 셀을 가공하기 위한 마스크 패턴은 도 4에 도시한 마스크 패턴 배치를 사용하는 것으로 한다. 또한, 단면도(도 15 내지 도 30)에 있어서, 도면의 좌측부는 메모리 셀 형성영역(메모리 셀), 중앙부는 전원전압계 MOS트랜지스터 형성영역(전원전압계 MOS), 우측부는 고내압계 MOS트랜지스터 형성영역(고내압계 MOS)을 도시한다. 또한, 도 15 등에 있어서 X-X는, 편의상 좌우를 절단해서 작도를 행한 부분의 절단부위를 도시하고 있다.
도 15에 도시하는 바와 같이, 예를 들면 저항율 10Ωcm의 p형 반도체 기판 (31)(반도체 기판(웰 영역)(1)에 대응)의 표면영역에, 깊이 약 250㎚의 홈를 형성한 후, 산화막을 퇴적시킨다. 다음에, 그 산화막을 CMP(Chemical Mechanical Polishing)법에 의해 연마함으로써 홈내에 산화막을 메워넣고, CMP법에 의해 평탄화한 홈형 소자분리영역(32)을 형성한 후, 막 두께 10㎚의 표면 산화막(33)을 성장시킨다. 또한, 홈형 소자분리영역(32)은 활성영역(22)을 규정하도록 형성되지만, CMP법의 메움을 쉽게 하기 위해서 홈형 소자분리영역에 더미 활성영역을 형성하도록 해도 상관없다.
다음에, 도 16에 도시하는 바와 같이, 예를 들면 상기 표면 산화막(33)을 통해서, 원하는 영역에 가속 에너지 1MeV의 인 이온을 주입량 1×1013/cm2, 가속 에너지 500keV의 인 이온을 주입량 3×1O12/cm2 주입하고, n형 메움 영역(34)을 형성한다. 이 다음, 고내압 PMOS트랜지스터가 형성되는 영역으로 가속 에너지 150keV의 인 이온을 주입량 1×1012/cm2 주입해서 고내압 n형 웰 영역(35)을 형성한다. 또한, 메모리 셀 영역과 고내압 NMOS트랜지스터가 형성되는 영역부만을 개구한 막 두께 3㎛의 레지스트 패턴(36)을 마스크로 하고, 가속 에너지 500keV의 보론 이온을 주입량 1×1013/cm2, 가속 에너지 150keV의 보론 이온을 주입량 5×1012/cm 2, 및 가속 에너지 50keV의, 보론 이온(37)을 주입량 1×1012/cm2 주입해서 고내압 p형 웰 영역 (38)을 형성한다.
다음에, 도 17에 도시하는 바와 같이, 예를 들면 전원전압동작의 PNOS트랜지스터가 형성되는 영역에 가속 에너지 100keV의 인 이온을 주입량 1×1012/cm2, 및 가속 에너지 40keV의 인 이온을 주입량 5×1011/cm2 주입해서 전원전압 n형 웰 영역(39)을 형성한다. 그 후, 전원전압동작의 NMOS트랜지스터가 형성되는 영역부만을 개구한 막 두께 3㎛의 레지스트 패턴(40)을 마스크로 하여, 가속 에너지 200keV의 보론 이온을 주입량 1×1013/cm2, 가속 에너지 100keV의 보론 이온을 주입 량 5×1012/cm2, 및 가속 에너지 30keV의 보론 이온(41)을 주입량 2×1012/cm 2 주입해서 전원전압 p형 웰 영역(42)을 형성한다.
다음에, 도 18에 도시하는 바와 같이, 예를 들면 메모리 셀 영역부만을 개구한 막 두께 1.5㎛의 레지스트 패턴(43)을 마스크로 하여, 가속 에너지 50keV의 2불화 보론(BF2)이온(44)을 주입량 2×1012/cm2 주입해서 메모리 증강형 이온 주입 영역(memory enhance implantation region)(45)을 형성한다.
그 후, 도 19에 도시하는 바와 같이, 상기 레지스트 마스크(43)와 상기 표면 산화막(33)을 제거하고, 예를 들면, 열산화에 의해 고내압 트랜지스터가 형성되는 영역에 실리콘 산화막으로 이루어지는 막 두께 약 15㎚의 고내압 게이트 절연막(47)을, 전원전압동작의 트랜지스터(전원전압계 MOS트랜지스터)가 형성되는 영역과 메모리 셀이 형성되는 영역에 실리콘 산화막으로 이루어지는 막 두께 약 2.7㎚의 전원전압 게이트 절연막(46)(게이트 절연막(2)에 대응)을 성장시킨 후, 화학기상성장법(CVD:Chemical Vapor Deposition)에 의해 퇴적시킨다.
그리고, 막 두께 약 150㎚의 도핑하지 않은 폴리실리콘막(48)을 퇴적시키고, 도핑하지 않은 폴리실리콘막(48) 중 전원전압동작의 PMOS트랜지스터가 형성되는 영역이외의 영역에 가속 에너지 5keV의 인 이온을 주입량 2×1015/cm2 주입해서 n형 폴리실리콘막(49)을 형성한다. 그 상부에 CVD법에 의해 막 두께 약 100㎚의 실리콘 질화막(50)을 퇴적시킨다.
다음에, 도 20에 도시되는 바와 같이 도 4에 도시한 본 발명의 메모리 셀에 있어서 컨트롤 게이트의 드레인측을 정의하기 위한 제1 게이트막 패턴(192)을 이용하여, 메모리 셀 영역의 상기 n형 폴리실리콘막(49)과 상기 실리콘 질화막(50)을 가공하고, 제1 게이트막 패턴(192)의 형상의 제1 게이트막 패턴(50, 51)을 형성한다. 이 제1 게이트막 패턴을 마스크로 하여, 가속 에너지 10keV의 비소 이온(52)을 주입량 3×1012/cm2 주입해서 메모리 디플레션 이온 주입 영역(memory depletion implantation region)(53)이 형성된다. 도 31에는 도 20에 대응한 메모리 셀부의 평면 패턴이 도시된다.
또한, 전원전압계 MOS트랜지스터 형성영역 및 고내압계 MOS트랜지스터 형성영역에 남겨진 폴리실리콘막(48, 49)은, 후술하는 바와 같이 전원전압계 MOS트랜지스터 및 고내압계 MOS트랜지스터의 게이트 전극으로서 구성된다. 즉, 이후의 공정에서 고내압계 MOS트랜지스터의 게이트 절연막(47)을 형성할 필요는 없으므로, 두꺼운 막 두께의 게이트 절연막(47)을 형성한 후에 메모리 셀을 형성할 수 있다. 이것에 의해, 두꺼운 막 두께의 게이트 절연막(47) 형성을 위한 열처리를 메모리 셀 형성에 부하하지 않고서, 메모리 셀의 디바이스 설계의 자유도를 향상시킬 수 있음과 함께, 형성공정의 부담을 저감할 수 있다.
다음에, 도 21에 도시하는 바와 같이, 예를 들면 메모리 셀 영역의 반도체 기판(31)의 표면영역에, 막 두께 약 3㎚의 열산화막의 하부 산화막(하부 산화막(5)에 대응)과 전하 축적 영역인 막 두께 약 5㎚의 실리콘 질화막(실리콘 질화막(6, 25)에 대응)과 막 두께 약 5㎚의 CVD산화막의 상부 산화막(상부 산화막(7, 26)에 대응)으로 이루어지는 적층막(54)을 퇴적시키고, 메모리 셀 영역만을 커버한 막 두께 2㎛의 레지스트 패턴(55)을 마스크로 한 드라이 에칭에 의해, 주변 트랜지스터 영역의 상기 적층막(54), 및 상기 실리콘 질화막(50)을 제거한다. 또한, 하부 산화막(5)형성을 위한 열산화에 의해 n형 폴리실리콘막으로 이루어지는 제1 게이트막 패턴(51)의 측벽에 실리콘 산화막(4)으로 이루어지는 절연막이, 하부 산화막(5)의 막 두께보다도 두껍게 형성된다.
다음에, 도 22에 도시한 바와 같이, 상기 레지스트막(55)을 제거한 후, 예를 들면 CVD법에 의해, 폴리실리콘막(48, 49)을 포함하는 기판 상 전체 면에 막 두께 약 50㎚의 도핑하지 않은 폴리실리콘막을 퇴적시키고, 주변부의 전원전압동작의 PMOS트랜지스터가 형성되는 영역부에 가속 에너지 15keV의 2불화 보론(BF2)이온을 주입량 5×1015/cm2 주입해서 p형 폴리실리콘막(57)을, 상기 전원전압동작의 PMOS트랜지스터가 형성되는 영역이외의 모든 영역에 가속 에너지 5keV의 인 이온을 주입량 5×1015/cm2 주입해서 n형 폴리실리콘막(56)을 형성한다.
다음에, 도 23에 도시하는 바와 같이, 예를 들면 상기 n형 폴리실리콘막(56)과 p형 폴리실리콘막(57)을 주변 트랜지스터의 게이트 전극 패턴을 이용한 이방성드라이 에칭에 의해, 전원전압동작의 PMOS트랜지스터 게이트(61), 전원전압동작의 NMOS트랜지스터 게이트(58), 고내압 PMOS트랜지스터 게이트(59), 및 고내압 NMOS트랜지스터 게이트(60)를 형성하고, 이 때 메모리 셀부에서는 도 4에 도시한 제2 게이트막 패턴(193)을 이용해서 동시에 에칭을 행하고, 제2 게이트막 패턴(193)으로 덮인 영역에 콘택트 취득 영역(contact withdrawal region)(193)을 형성함과 함께, 제2 게이트막 패턴(193)으로 덮이지 않는 영역에 있어서 제1 게이트막 패턴(50, 51)의 측벽에 절연막(4), 실리콘 질화막(6), CVD산화막(7)을 사이에 두고 사이드 스페이서 형상의 메모리 게이트(62)를 제1 게이트막 패턴(50, 51)에 대해서 자기정합적으로 형성한다. 도 32에는 이 때의 메모리 셀부의 평면 패턴이 도시된다. 태선(193)으로 둘러싸여지는 영역은 레지스트 패턴으로 덮여 있고 콘택트 취득 영역(193)이 된다. 레지스트 패턴으로 덮어져 있지 않은 부분은 사이드월 스페이서(62)가 되고, 제1 게이트막 패턴(192)의 형상의 제1 게이트막 패턴(50, 51)의 측벽에 형성된다.
다음에, 도 24에 도시되는 바와 같이, 예를 들면 메모리 셀 영역부만을 개구한 막 두께 2㎛의 레지스트막(63)을 마스크로 하여, 상기 제1 게이트막 패턴(51) 위의 실리콘 질화막(50)을 드라이 에칭에 의해 제거하고, 그 후 상기 레지스트막(63)을 마스크로 하여 가속 에너지 20keV의 비소 이온(64)을 주입량 5×1014/cm2 주입해서 메모리 드레인(65)을 형성한다. 도 24에 도시되는 바와 같이, 사이드 스페이서 형상의 메모리 게이트(62)와, 제1 게이트막 패턴(51)에 의한 컨트롤 게이트 사이에는 고저차가 형성되어 있다. 즉, 사이드 스페이서 형상의 메모리 게이트(62)의 높이는 제1 게이트막 패턴(51)에 의한 컨트롤 게이트의 높이보다도 높게 형성된다.
다음에, 도 25에 도시하는 바와 같이, 도 4에 도시한 메모리 셀의 게이트막 분리 패턴(194)의 형상부분을 에칭하기 위해서 형성한 막 두께 0.8㎛의 레지스트막(66)을 마스크로 하는 드라이 에칭에 의해, 상기 제1 게이트막 패턴(51)을 패터닝에 의해 절단해서 메모리 셀의 컨트롤 게이트를 패터닝 가공하고, 계속해서 레지스트막(66)을 마스크로 하여 가속 에너지 20keV의 비소 이온(67)을 주입량 5×1014/cm2 주입해서 메모리 셀의 소스(영역)(68)을 형성한다. 도 33에는 도 25에 대응한 메모리 셀부의 평면 패턴이 도시된다. 제1 게이트막 패턴(192), 콘택트 취득 영역(193), 메모리 게이트(62)로 도시되는 부분 중 게이트막 분리 패턴(194)으로 도시되는 부분이 패터닝에 의해 제거되면, 제1 게이트막 패턴(192)의 영역은 199의 영역이 남아서 각각의 메모리 셀의 컨트롤 게이트(51)(199, 2, 23)가 형성된다. 콘택트 취득 영역(193) 및 메모리 게이트(62)로 도시되는 영역은 컨트롤 게이트(51)(199, 2, 23)의 측벽에 형성되고 또한 각각 분리되어 각각의 메모리 셀의 메모리 게이트(62)(8, 27, 200)가 형성된다.
다음에, 도 26에 도시하는 바와 같이, 예를 들면 전원전압동작의 PMOS트랜지스터부에만 가속 에너지 20keV의 2불화 보론 이온을 주입량 2×1014/㎝2와 가속 에너지 10keV의 인 이온을 주입량 3×1013/㎝2 주입해서 p형 익스텐션(70), 전원전압동작하는 NMOS트랜지스터부에만 가속 에너지 10keV의 비소 이온을 주입량 2×1014/cm2와 가속 에너지 10keV의 보론 이온을 주입량 2×1013/cm2 주입해서 n형 익스텐션(71), 고내압 PMOS트랜지스터부에만 가속 에너지 20keV의 보론 이온을 주입량 1×1013/cm2 주입해서 저농도 p형 소스·드레인(72), 고내압 NMOS트랜지스터부에만 가속 에너지 30keV의 인 이온을 주입량 2×1013/cm2 주입해서 저농도 n형 소스·드레인(73)을 형성한 후, CVD법으로 퇴적시키고, 이방성 드라이 에칭에 의한 에칭법으로 가공한 막 두께 75㎚의 절연막인 산화막 사이드 스페이서(69)를 메모리 게이트(62)(8, 27, 200)의 양측벽 및 컨트롤 게이트(51)(199, 2, 23)의 측벽에 자기정합적으로 형성한다. 메모리 게이트(62)(8, 27, 200)의 한쪽 측벽에 형성된 산화막 사이드 스페이서(69)는 컨트롤 게이트(51)(199, 2, 23) 위에 형성되고, 다른 쪽 측벽에 형성된 산화막 사이드 스페이서(69)는 드레인 영역(65)측에 형성된다. 컨트롤 게이트(51)(199, 2, 23)의 측벽에 형성된 산화막 사이드 스페이서(69)는 소스 영역(68)측에 형성된다.
다음에, 도 27에 도시하는 바와 같이, 예를 들면 주변부의 PMOS트랜지스터부에만 가속 에너지 20keV의 2불화 보론 이온을 주입량 3×1015/cm2 주입해서 고농도 p형 소스·드레인(90 및 75)을, 주변부의 NMOS트랜지스터부에만 가속 에너지 30keV의 비소 이온을 주입량 3×1015/cm2 주입해서 고농도 n형 소스·드레인(74 및 76)을 형성한 후, 살리사이드 기술을 이용해서 주변부의 모든 게이트(58, 59, 60, 61) 위와 소스·드레인(70 내지 76, 90) 위, 및 메모리 셀의 게이트(51, 62) 위와 소스·드레인(65, 68) 위에 막 두께 40㎚의 코발트 실리사이드(CoSi)막(77)을 성장시키고, 또한 도 28에 도시하는 바와 같이 절연막으로서 예를 들면 CVD법에 의해 막 두께 약 30㎚의 산화막(78)과 막 두께 약 50㎚의 실리콘 질화막(79)을 퇴적시킨다. 또한, 코발트 실리사이드(CoSi)막(77)은, 예를 들면, 코발트(Co)막을 기판 주면상의 전체 면에 퇴적시킨 후, 열처리에 의해 코발트와 실리콘을 반응시키고, 그 후 미반응의 코발트(Co)막을 제거함으로써 형성된다. 실리콘 산화막 등의 절연막 위에는 코발트 실리사이드되지 않고, 실리콘으로 이루어지는 게이트 및 소스·드레인 위에 선택적으로 코발트 실리사이드(CoSi)막(77)이 형성된다. 전술한 바와 같이, 사이드 스페이서 형상의 메모리 게이트(62)와, 제1 게이트막 패턴(51)에 의한 컨트롤 게이트의 사이에는 고저차가 형성되고, 그 사이에는 메모리 게이트(62)의 측벽에 절연막 사이드 스페이서(69)가 형성되어 있으므로, 메모리 게이트(62) 위의 코발트 실리사이드막(77)과 컨트롤 게이트(51) 위의 코발트 실리사이드막(77)이 단락할 우려는 없다. 사이드 스페이서 형상의 메모리 게이트(62)와 드레인(65)의 사이에는, 메모리 게이트(62)의 드레인(65)측의 측벽에 절연막 사이드 스페이서(69)가 형성되어 있으므로, 메모리 게이트(62) 위의 코발트 실리사이드막(77)과 드레인(65) 위의 코발트 실리사이드막(77)이 단락할 우려는 없다. 사이드 스페이서 형상의 컨트롤 게이트(51)와 소스(68)의 사이에는, 컨트롤 게이트(51)의 소스(68)측의 측벽에 절연막 사이드 스페이서(69)가 형성되어 있으므로, 메모리 게이트(62) 위의 코발트 실리사이드막(77)과 소스(68) 위의 코발트 실리사이드막(77)이 단락할 우려는 없다.
다음에, 도 29에 도시하는 바와 같이, 예를 들면 층간 절연막으로서 CVD법에 의해 막 두께 약 700㎚의 오존(O3)-TEOS(실리콘 산화막)막(80)을 퇴적시킨 후, 층간 절연막(80)을 CMP법에 의해 연마해서 그 표면을 평탄화한다. 다음에, 접속해야 할 모든 게이트, 및 소스·드레인 위에 플러그 구멍(접속 구멍)을 개구하고, 예를 들면 텅스텐(W)을 메워넣어서 플러그(81)를 형성한다. 메모리 셀의 공통 소스선은 상기 플러그(81)로 서로 접속되어 있다.
최후에, 도 30에 도시하는 바와 같이, 예를 들면 CVD법에 의해 상기 플러그(81) 위에 막 두께 약 300㎚의 층간 절연막(82)를 퇴적시키고, 주변부의 모든 상기 플러그(81)의 바로 위와, 메모리 셀의 드레인 위의 플러그(81)의 바로 위에 콘택트 구멍(접속 구멍)을 개구하고, 콘택트 구멍(접속 구멍)에 플러그(81)와 마찬가지로 텅스텐(W)으로 이루어지는 콘택트 플러그(83)를 메워넣고, 막 두께 약 200㎚의 텅스텐막으로 이루어지는 제1 금속배선(84)을 형성하여, 본 실시예의 플래시 혼재의 로직LSI의 주요 제조공정이 완료된다. 또한, 도시하지는 않았지만, 다층 배선구조에 의해 원하는 금속배선을 추가하는 공정과, 패시베이션막의 퇴적과 본딩 구멍의 개구를 하여, 최종공정까지 완료된다.
이상의 제조 방법의 예에서는, 주변부의 로직 트랜지스터(전원전압계 MOS트랜지스터)의 게이트 길이는 100㎚, 고내압 트랜지스터의 게이트 길이는 0.5㎛, 메모리 셀의 컨트롤 게이트 길이는 150㎚, 메모리 게이트 길이는 50㎚, 메모리 채널 폭은 180㎚, 비트선 피치는 0.3㎛, 워드 선 피치는 0.5㎛이고, 메모리 셀 면적은 0.15㎛2이었다. 메모리 셀의 판독 전류는, 전원전압 1.2V 동작시에 약 50㎂/셀을 달성할 수 있었다.
《다른 제조 방법》
다음에, 상기 제조 방법으로 설명한 0.13㎛ 프로세스 기술에 의한 로직LSI에 상기 불휘발성 메모리 셀을 혼재시키는 제조공정 중, 메모리 셀의 전극구조를 일부변경한 메모리 셀을 채용할 경우의 제조 방법에 대해서 설명한다. 그 경우의 제조 방법의 기본적 공정은 도 15 내지 도 29에서 설명한 내용과 거의 같다. 그 변경점을 도 34를 이용해서 설명한다.
도 34에 도시하는 바와 같이, 메모리 셀의 공통 소스선을 막 두께 약 400㎚의 알루미늄막으로 이루어지는 제1 금속배선(85)으로 하고, 주변부 트랜지스터의 제1 금속배선(85)과 공통으로 구성되어 있다. 제1 금속배선(85)의 상부에, 표면이 CMP법으로 평탄화된 층간 절연막(86)이 형성되고, 층간 절연막(86)안에 텅스텐(W)으로 이루어지는 콘택트 플러그(87)가 형성된다. 메모리 셀의 드레인 위의 플러그(81)의 바로 위에 콘택트 플러그(87)가 직접 접속되고, 그 상부에 비트선으로서 이용하는 막 두께 약 400㎚의 알루미늄막으로 이루어지는 제2 금속배선(88)이 주변부 트랜지스터의 제2 금속배선(88)과 공통으로 구성되어 있다. 상기 콘택트 플러그(87)의 층간 절연막(86)은 막 두께 약 700㎚이다. 이와 같이, 공통 소스선 및 주변부 트랜지스터 사이를 결선하는 배선을 알루미늄막으로 이루어지는 제1 금속배선(85)을이용해서 구성함으로써, 배선저항을 저감시켜서 동작속도의 향상을 꾀할 수 있다.
《다른 제조 방법》
여기서는, 본 발명의 메모리 셀에 있어서, 컨트롤 게이트와 메모리 게이트 모두 리소그래피에 의한 가공에 의존하지 않고, 자기정합적으로 가공하는 방법에 대해서 설명한다. 각 제조공정마다의 메모리 셀부 단면구조를 도시한 도 35 내지 도 39를 이용해서 설명한다.
도 35는, 예를 들면 저항율 10Ωcm의 p형 실리콘 기판(웰 영역)(91)의 메모리 셀이 형성되는 원하는 영역에 막 두께 2㎚의 게이트 산화막(92)(게이트 절연막(2) 대응)을 성장시켜, 막 두께 100㎚로 농도 2×1020/cm3의 인이 도핑된 실리콘막으로 이루어지는 제1 게이트막 패턴(93)과 막 두께 200㎚의 캡 질화막(94)의 적층막을 가공한 후, 열산화법에 의해 막 두께 3㎚의 하부 산화막(95)(하부 산화막(5)에 대응)을 성장시키고, 막 두께 5㎚의 실리콘 질화막(96)(실리콘 질화막(6)에 대응)과 막 두께 5㎚의 상부 산화막(97)(상부 산화막(7)에 대응)을 퇴적시키고, 또한 막 두께 70㎚로 농도 2×1020/㎝3의 인이 도핑된 폴리실리콘막을 에치백해서 형성한 사이드 스페이서 형상의 메모리 게이트(98)(메모리 게이트(8)에 대응)를 형성한 상태를 나타내고 있다.
다음에, 도 36에 도시하는 바와 같이, 예를 들면 상기 메모리 게이트(98)에 외측에서 가속 에너지 30keV의 비소 이온을 주입량 4×1014/cm2 주입해서 드레인(99)(드레인(10)에 대응)을 형성한 후, 상기 실리콘 질화막(96)을 마스크로 하는 웨트 에칭에 의해 상기 캡 질화막(94)을 제거한 후, 막 두께 150㎚의 산화막을 퇴적시키고, 에치백해서 스페이서 길이 150㎚의 절연막인 산화막 사이드 스페이서(100)(산화막 사이드 스페이서(12, 13, 69)에 대응)를 형성한다.
다음에, 도 37에 도시되는 바와 같이, 예를 들면 절단해야 할 상기 제1 게이트막 패턴(93)의 영역만을 개구한 레지스트 패턴을 형성하고, 상기 산화막 사이드 스페이서(100)를 마스크로 한 드라이 에칭에 의해, 상기 제1 게이트막 패턴(93)을 산화막 사이드 스페이서(100)에 대해서 자기정합적으로 가공하고, 컨트롤 게이트(101)(컨트롤 게이트(3)에 대응)를 산화막 사이드 스페이서(100)에 대해서 자기정합적으로 형성한다.
그리고, 도 38에 도시되는 바와 같이, 예를 들면 컨트롤 게이트(101과 101) 사이의 소스가 되는 영역에 가속 에너지 30keV의 비소 이온을 주입량 4×1014/cm2 수직방향에서 주입해서 소스(103)(소스(11)에 대응)를, 가속 에너지 20keV의 보론 이온을 주입량 2×1013cm2를 기울여 30°방향에서 주입해서 채널 영역의 불순물농도보다도 높은 불순물농도를 가지는 p형 할로 영역(102)을 형성한다. 이 때, 완성된 컨트롤 게이트 길이는 130㎚이며, 메모리 게이트(98)의 상부는 120㎚가 에칭되어, 높이 150㎚가 된다.
최후에, 도 39에 도시하는 바와 같이, 막 두께 700㎚의 절연막(104)을 퇴적시키고, 플러그 구멍을 개구와 공통 소스선을 접속하는 텅스텐 플러그(105)를 메워넣고, 막 두께 300㎚의 콘택트층간막(106)을 퇴적시키고, 콘택트 구멍의 개구와 텅스텐으로 이루어지는 콘택트 플러그(107)를 메워넣은 후, 막 두께 300㎚의 텅스텐막으로 이루어지는 비트선(108)을 형성하여, 메모리 셀의 주요부가 완성된다.
이 방법으로 제조되는 메모리 셀은, 컨트롤 게이트(101)의 게이트 길이가 120㎚, 메모리 게이트(98)의 게이트 길이가 60㎚이지만, 어느 쪽의 게이트 길이도 CVD법으로 퇴적시킨 막 두께를 기준으로 하여 가공된 사이드 스페이서 길이(산화막 사이드 스페이서(100)의 채널 길이방향의 폭, 사이드 스페이서 형상의 메모리 게이트의 채널 길이방향의 폭)에 의해 결정되어 있고, 게이트 길이의 웨이퍼면 내의 편차는, ±10%이내, 즉 컨트롤 게이트(101)의 게이트 길이는 120±12㎚, 메모리 게이트(98)의 게이트 길이는 60±6㎚였다. 이 게이트 길이의 편차는, 0.13㎛ 프로세스 기술에서의 리소그래피기술에 있어서의 맞춤 정밀도가 ±30㎚정도인 점에서 달성 곤란한 것이며, 본 실시예의 유효성이 확인되었다.
도 40 내지 43에, 상기 컨트롤 게이트(101)에 텅스텐 폴리사이드(WSi2/폴리Si)막을 적용한 예를 게시한다. 예를 들면, 도 35에 대해서, 도 40에 도시하는 바와 같이, 제1 게이트막 패턴(93)을 폴리실리콘막(폴리Si)으로부터, 폴리Si 위에 텅스텐 실리사이드(WSi)와 같은 실리사이드막을 설치한 구조 또는 메탈막으로 이루어지는 메탈 게이트 구조로 변경가능하다. 또한, 실리사이드에 한하지 않고 폴리Si 위에 WN 등의 배리어 메탈막을 사이에 두고 W 등의 메탈을 설치한 폴리메탈 구조로 해도 좋다. 또, 살리사이드 기술을 이용해서 메모리 게이트(98)위에 코발트 실리사이드(CoSi2)막 등의 실리사이드막을 형성하는 것도 가능하다. 이 경우, 도 36의 공정 단면은 도 41에 도시되는 바와 같이 되고, 도 37의 공정 단면은 도 42에 도시되는 바와 같이 된다. 이것에 의해, 실리콘막으로 컨트롤 게이트(101)를 형성한 경우에 비해서 컨트롤 게이트(101)의 배선저항을 작게 할 수 있고, 동작속도의 향상을 꾀할 수 있다. 또한, 메모리 게이트(98) 위에 코발트 실리사이드(CoSi2)막을 형성함으로써, 메모리 게이트(98)의 배선저항을 작게 할 수 있고, 동작속도의 향상을 꾀할 수 있다.
또, 도 43, 44에 살리사이드의 변형예를 도시한다. 도 37의 공정 후에, 도 43에 도시되는 바와 같이, 컨트롤 게이트(101)의 측벽에 자기정합적으로, 절연막인 산화막(Si02) 사이드월을 형성하고, 그 후, 살리사이드 기술에 의해 소스·드레인(99, 103)인 확산층 및 메모리 게이트(98) 위를, CoSi살리사이드층을 형성하는 것도 가능하다. 또한, 도 42의 경우에 있어서도, 그 후, 도 44에 예시되어 있는 바와 같이, 컨트롤 게이트(101)의 측벽에 자기정합적으로, 절연막인 산화막(Si02) 사이드월을 형성하고, 그 후, 살리사이드 기술에 의해 소스·드레인(99, 103)인 확산층 위를, CoSi살리사이드층을 형성하는 것도 가능하다. 컨트롤 게이트(101)의 측벽에 자기정합적으로 Si02사이드월을 형성함으로써, 드레인(103)과 CoSi살리사이드층을 전기적으로 분리할 수 있고, 또한 소스·드레인(99, 103)의 저항 및 메모리 게이트(98)의 배선저항을 작게 할 수 있고, 동작속도의 향상을 꾀할 수 있다.
《다치 메모리 셀》
다음에, 버츄얼 그라운드 어레이 구성의 2비트/셀의 소위 다치 메모리 셀에의 적용예를 설명한다.
도 45에는 다치 메모리 셀의 평면 레이아웃이 예시된다. 도 45에 있어서 110은 소자분리영역으로 둘러싸인 지그재그 형상의 활성영역, 111은 컨트롤 게이트(컨트롤 게이트(3)에 대응), 115는 그것에 직교하는 방향으로 배치된 금속배선으로 이루어지는 데이터선이다. 메모리 게이트(113)(메모리 게이트(8)에 대응)의 하부에 하부 산화막(하부 산화막(5)에 대응), 실리콘 질화막(실리콘 질화막(6)에 대응), 상부 산화막(하부 산화막(5)에 대응)으로 이루어지는 적층막(112)이 형성되고, 컨트롤 게이트(111)의 측벽에 적층막(112)을 사이에 두고 메모리 게이트(113)가 배치된다. 상기 지그재그 형상의 활성영역(110)의 코너부에 활성영역과 데이터선(115)을 접속하는 금속 플러그(114)가 배치되어 있다. 데이터선(115)의 배치 피치는 최소가공치수F의 2배(2F), 컨트롤 게이트(111)의 배치 피치는 4F로 설계되어 있고, 물리적 셀 면적은 8F2이다. 따라서, 지그재그 형상의 활성영역(110)의 데이터선(115)에 대한 배치각도θ는, tanθ=(데이터선 피치)/ (컨트롤 게이트 피치)=2F/4F=0.5이기 때문에, θ는 약 26.6°이다.
도 46에는 상기 다치 메모리 셀의 컨트롤 게이트(111)와 메모리 게이트(113)에의 콘택트 취득부의 평면 레이아웃이 예시된다. 사이드 스페이서 형상으로 형성되는 메모리 게이트(113)를 이방성 드라이 에칭에 의한 에치백법으로 가공하기 전에, 제2 게이트 가공 패턴(116)을 전사한 레지스트 패턴을 컨트롤 게이트(111)의 단부에 배치해서 에칭을 행한다. 다음에, 컨트롤 게이트(111)의 양 사이드부의 메모리 게이트(113)를 독립적으로 취득하기 위해서, 제2 게이트 가공 패턴(116)의 형상으로 가공된 폴리실리콘막을 분리구멍 패턴(117)(사선부)을 전사한 레지스트막을 마스크로 하여 패터닝 가공하고, 콘택트 구멍(114)과 메모리 게이트용 제1 금속배선(118)에 의해 메모리 게이트(113)를 취득한다. 이 때, 컨트롤 게이트(111)의 취득부에서는, 콘택트 구멍(114)과 컨트롤 게이트용 제1 금속배선 (119)으로 접속하는데, 이 부분의 컨트롤 게이트(111) 단부에서도 분리구멍 패턴(117)(사선부)에 의해 사이드 스페이서 형상의 메모리 게이트(113)가 절단되어 있다. 이것에 의해, 제2 게이트 가공 패턴(116) 및 사이드 스페이서 형상의 메모리 게이트(113) 중 분리구멍 패턴(117)(사선부)이 제거되고, 컨트롤 게이트(111)의 양 사이드부의 메모리 게이트(113)가 독립적으로 형성된다. 상기 메모리 게이트용 제1 금속배선(118)의 배치 피치는 최소가공치수F의 2배(2F), 상기 컨트롤 게이트용 제1 금속배선(119)의 배치 피치는 4F, 상기 데이터선(115)의 배치 피치는 2F이다. 본 실시예에서의 메모리 셀은, F=0.2㎛의 가공기술을 적용하고 있고, 물리적 메모리 셀 면적은 2F×4F=0.4×0.8㎛2=0.32㎛2이며, 2비트/셀 동작시키기 때문에 실효 셀 면적은 0.16㎛2이다.
도 47에는 상기 다치 메모리 셀의 종단면이 예시된다. 상기 다치 메모리 셀은, 저항율 10Ωcm의 p형 실리콘 기판의 표면영역에 형성된 p형 웰 영역(121)의 표면에, 막 두께 4.5㎚의 게이트 산화막(122)(게이트 절연막(2) 대응)을 사이에 두고, 막 두께 200㎚로 인이 농도 2×1020/cm3 도핑된 폴리실리콘막으로 이루어지는 게이트 길이 200㎚의 컨트롤 게이트(123)가 배치된다. 상기 컨트롤 게이트(123)의 좌우의 상기 p형 웰의 표면영역에 막 두께 3㎚의 하부 산화막(124), 막 두께 5㎚의 실리콘 질화막(125), 및 막 두께 5㎚의 상부 산화막(126)이 적층되고, 그 상부에 막 두께 70㎚로 인이 농도 2×1020/㎝3 도핑된 폴리실리콘막으로 이루어지는 사이드 스페이서 형상의 메모리 게이트(127)가 배치된다. 메모리 게이트(127)의 외측으로부터 가속 에너지 30keV의 비소 이온을 주입량 4×1014/cm2, 수직방향에서 주입해서 접합 내압 5V의 소스·드레인 전극(서로 한쪽이 소스 전극, 다른 쪽이 드레인 전극이 되는 메모리 전극)(128)을 형성하고 있다. 좌측의 소스·드레인 전극(128)을 좌소스·드레인(SDL), 우측의 소스·드레인 전극(128)을 우소스·드레인(SDR)이라고도 칭한다. 동도에 도시되는 다치 메모리 셀의 제어해야 할 게이트 전극은, 컨트롤 게이트(123)(컨트롤 게이트(CG)라고도 칭한다), 좌측의 메모리 게이트(127)(좌메모리 게이트(MGL)라고도 칭한다), 및 우측의 메모리 게이트(127)(우메모리 게이트(MGR)라고도 칭한다)의 3개이다.
도 47에 있어서, 다치 메모리 셀은, 4치의 정보기억을 행할 수 있다. 소거상태(예를 들면 기억정보 "00")는, 좌메모리 게이트(MGL)와 우메모리 게이트(MGR)에 10V를 인가하고, p형 웰(121)로부터 전자를 주입하고, 상기 실리콘 질화막(125)안으로 전자를 트랩시켜, 메모리 게이트(127)로부터 측정한 임계값 전압을 1.5V로 함으로써 실현된다. 제1의 기입상태(예를 들면 기억정보 "10")는 도 47에 예시되는 바와 같이, 좌소스·드레인(SDL)에 5V를, 좌메모리 게이트(MGL)에 -8V를 인가하고, 핫 홀을 좌실리콘 질화막(125)에만 주입해서 좌메모리 게이트(MGL)로부터 측정한 임계값 전압을 -1.5V로 함으로써 실현된다. 도시는 하지 않지만 제2의 기입상태(예를 들면 기억정보 "01")는, 우소스·드레인(SDR)에 5V를, 우메모리 게이트(MGR)에 -8V를 인가하고, 핫 홀을 우실리콘 질화막(125)에만 주입해서 우메모리 게이트(MGR)로부터 측정한 임계값 전압을 -1.5V로 함으로써 실현된다. 도시는 하지 않지만 제3의 기입상태(예를 들면 기억정보 "11")는 제1의 기입상태를 얻기 위한 기입 동작과 제2의 기입 상태를 얻기 위한 기입 동작의 쌍방을 행함으로써 실현된다.
도 48에는 다치 메모리 셀을 매트릭스 배치한 메모리 어레이가 예시된다. 메모리 어레이에는 대표적으로 12개의 메모리 셀이 매트릭스 배치되어 있다. CG1 내지 CG4는 대표적으로 나타내어지는 컨트롤 게이트선, MG1L 내지 MG4L은 좌메모리 게이트선, MG1R 내지 MG4R은 우메모리 게이트선, DL1 내지 DL4는 데이터선이다. 데이터선은 인접 메모리 셀의 우소스·드레인(SDR)과 좌소스·드레인(SDL)에 공용된다.
도 48에 근거해서 메모리 셀의 소거 동작을 설명한다. 소거 블록내의 모든 좌우 메모리 게이트(MG1L 내지 MGL4L, MG1R 내지 MG4R)를 선택해서 10V를, 소거시간 100ms의 기간 인가하여, 터널 전류에 의해 전자주입을 행하고, 도 47에 도시한 실리콘 질화막(125)안에 트랩시켜서, 메모리 게이트로부터 측정한 임계값 전압을 VTE=1.5V로 한다.
여기에서, 소거상태를 "0", 기입 상태를 "1"로 기재하고, 1개의 메모리 셀내의 좌메모리 게이트와 우메모리 게이트 임계값 전압상태를 "L, R"(L, R="0" or "1")라고 기재하는 것으로 한다. 소거 동작후에는, 모든 메모리 셀은 소거 데이터 "0, 0"를 기억하는 상태로서 파악한다.
도 49는 기입 동작을 예시한다. 우선 기입을 행하는 선택한 메모리 게이트, 예를 들면 MG1R, MG2L, MG3R, MG4L에 -8V를 인가한 후, 선택 데이터선(DL2)에 소스·드레인 접합 내압인 5V를, 기입 시간 10㎲의 기간 인가해서 소스·드레인 접합표면에서 발생하는 밴드간 터널 전류에 의한 핫 홀을, 이미 전자 트랩이 있는 상기 실리콘 질화막(125)안으로 주입해서 전자 트랩을 중화하고, 메모리 게이트로부터 측정한 임계값 전압을 VTP=-1.5V까지 저하시켜서, 기입 동작이 완료된다. 이 기입 상태에서는, 메모리 셀(MCa, MCb)이 데이터 "0, 1", 메모리 셀(MCc, MCd)이 데이터 "1, 0"을 기억하게 된다.
상기 기입 동작에서는, 기입을 행하지 않는 기입 비선택의 메모리 셀에는, 소스·드레인에만 5V의 데이터 디스터브 전압이, 또는 메모리 게이트에만 -8V의 워드 디스터브 전압이 인가되는데, 어느 쪽의 디스터브 전압에 의한 임계값 전압의 미세변동(△VTE=0.1V)에 요하는 시간, 이른바 디스터브 수명은 1s이상이며, 기입 시간 10㎲에 대해서 5자리 이상의 동작 마진이 있다. 또한, 상기 기입 동작에서는, 선택 데이터선(DL2)에 소스·드레인 접합 내압인 5V를, 기입 시간 10㎲의 기간 인가 해서 행했지만, 선택 데이터선(DL2)에 전원전압의 1.8V를, 반도체 기판측에 -3.2V를 인가해서 실효 소스·드레인 인가전압을 5V로 해도 좋다. 이것에 의해, 이하에 기술하는 판독 동작을 포함해서, 데이터선 및 컨트롤 게이트에 인가되는 최대전압을 전원전압 1.8V로 하는 것이 가능해지고, 그 결과, 컨트롤 게이트에 접속되는 워드 드라이버회로, 및 데이터선에 접속되는 센스 앰프 회로를 전원전압으로 동작하는 박막 게이트 산화막을 가지는 트랜지스터로 구성할 수 있고, 고속판독이 달성된다.
도 50 및 도 51에는 판독 동작이 예시된다. 1개의 메모리 셀에 대한 판독 동작은 정방향 판독 동작과 역방향 판독 동작으로 이루어진다. 정방향 판독 동작은메모리 셀의 좌소스·드레인과 우소스·드레인의 한쪽을 드레인 전극으로 했을 때에 전류경로가 형성되는지의 여부를 판정하는 동작이 된다. 역방향 판독 동작은 상기와는 반대로, 메모리 셀의 좌소스·드레인과 우소스·드레인의 다른 쪽을 드레인 전극으로 했을 때에 전류경로가 형성되는지의 여부를 판정하는 동작이 된다.
도 50은 정방향 판독 동작이 예시된다. 데이터 "1, 0"를 기입된 메모리 셀(MCc)을 판독 대상으로 하는 경우를 예시한다. 우선, 도 50에서는, 데이터선(DL2)과 그것보다 상위의 데이터선(DL1)을 전원전압 1.8V로 프리챠지한 뒤, 컨트롤 게이트(CG2)를 전원전압 1.8V로 기동하고(raise), 데이터선(DL2)의 전위변화를 센스 앰프에 의해 검출한다. 이 때, 데이터선(DL2)이 드레인, 데이터선(DL3)이 소스로서 동작하지만, 소스 근방의 메모리 게이트(MG2R)는 소거상태이기 때문에 드레인 전류는 컷 오프되고, 데이터선(DL2)의 전위는 변화되지 않는다. 즉, 소거 데이터 "0"이 판독된다. 계속해서 역방향 판독을 행한다. 도 51에서는, 데이터선(DL3)과 그것보다 하위의 데이터선(DL4)을 전원전압 1.8V로 프리챠지한 후, 컨트롤 게이트(CG2)를 전원전압 1.8V로 기동하고, 데이터선(DL3)의 전위변화를 센스 앰프에 의해 검출한다. 이 때, 상기와는 반대로 데이터선(DL3)이 드레인, 데이터선(DL2)이 소스로서 동작하는데, 소스 근방의 메모리 게이트(MG2L)는 기입 상태이기 때문에 드레인 전류가 흐르고, 데이터선(DL3)의 전위는 저하한다. 즉, 기입 데이터 "1"이 판독된다. 동일한 정방향 판독과 역방향 판독의 순서에 의해, 데이터 "0, 0", 데이터 "0, 1", 데이터 "1, 1"이 기입된 메모리 셀의 판독이 가능하다.
특별히 도시는 하지 않지만, 기입 동작과 판독 동작에 데이터선, 컨트롤 게이트선, 메모리 게이트선의 선택제어와 액세스 어드레스의 관계는, 도 9로 설명한 X디코더 및 Y디코더의 논리로 임의로 결정할 수 있다. 예를 들면 바이트 어드레스를 상정하면, 하나의 바이트 어드레스에 대해서, 1개의 데이터선을 공유하는 8개의 메모리 셀의 해당 데이터선측의 합계 8개의 메모리 트랜지스터부를 기입 또는 판독 대상으로 하도록 선택하면 좋다. 기입 동작은 8개의 메모리 셀에 대해서 병렬적으로 행하면 좋다. 판독 동작은 8개의 메모리 셀에 대해서 따로따로 정방향 판독과 역방향 판독을 행하면 좋다. 하나의 바이트 어드레스에서 동작이 선택되는 8개의 메모리 셀을 각각의 메모리 매트 또는 메모리 블록으로 구성하면, 8개의 메모리 셀에 대한 판독 동작도 8개 병렬로 행하는 것이 가능하다.
상기 다치 메모리 셀의 제조 방법을 도 52 내지 도 57을 참조하면서 설명한다.
우선, 도 52에 예시되는 바와 같이, 저항율 10Ωcm의 p형 반도체 기판(121)의 표면영역에, 깊이 250㎚의 홈내에 산화막을 메워넣고, CMP(Chemical Mechanical Polishing)법에 의해 평탄화한 홈형 소자분리영역(122)을 형성한 후, 막 두께 10㎚의 표면산화막을 통해서, 원하는 영역에 가속 에너지 1MeV의 인 이온을 주입량 1×1013/cm2, 가속 에너지 500keV의 인 이온을 주입량 3×1012/cm2, 가속 에너지 150keV의 인 이온을 주입량 1×1012/cm2 주입하여, n형 웰 영역(125)을 형성한다. 가속 에너지 500keV의 보론 이온을 주입량 1×1013/cm2, 가속 에너지 150keV의 보론 이온을 주입량 5×1012/cm2를 주입해서 고내압 p형 웰 영역(124)을 형성한다. 가속 에너지 500keV의 보론 이온을 주입량 1×1013/cm2, 가속 에너지 150keV의 보론 이온을 주입량 5×1012/cm2, 가속 에너지 50keV의 보론 이온을 주입량 1×1012/cm2 주입해서 메모리 p형 웰 영역(123)을 형성한다. 그 후, 메모리 셀 영역에 가속 에너지 50keV의 2불화 보론(BF2)이온을 주입량 7×1012/cm2 주입하고, 메모리 채널 이온 주입 영역(memory channel implantation region)(126)을 형성한다. 전원전압동작의 PMOS트랜지스터 영역에, 가속 에너지 50keV의 인 이온을 주입량 4×1012/cm2 주입하고, p형 채널 증강형 이온 주입 영역(128)을 형성한다. 고내압 NMOS트랜지스터 영역에 가속 에너지 50keV의 2불화 보론(BF2)이온을 주입량 3×1012/cm2 주입하고, n형 채널 증강형 이온 주입 영역(127)을 형성한다. 그 후, 메모리 셀 영역과 전원전압동작의 트랜지스터 영역에 막 두께 4.5㎚의 박막 게이트 산화막(129)을 성장시키고, 고내압 트랜지스터 영역에 막 두께 15㎚의 두꺼운 막 게이트 산화막(130)을 성장시킨다. 그리고, CVD법에 의해 막 두께 200㎚의 도핑하지 않은 폴리실리콘막(131)을 퇴적시키고, 메모리 셀 영역과 NMOS트랜지스터 영역에 가속 에너지 10keV의 인 이온을 주입량 4×1015/cm2 주입해서 제1 n형 게이트막(132)을 형성한다. 그 후, 메모리 셀 영역만의 상기 n형 게이트막(132)을 가공해서 컨트롤 게이트(133)를 형성한다.
다음에, 도 53에 도시하는 바와 같이, 열산화법에 의해 막 두께 3㎚의 하부 산화막(134)을 성장시키고, 그 상부에 CVD법에 의해 막 두께 5㎚의 실리콘 질화막(135)을 퇴적시킨다. 또한 막 두께 5㎚의 상부 산화막(136)을 퇴적시킨 후, 메모리 셀 영역이외의 주변영역의 상기 하부 산화막(134), 실리콘 질화막(135), 및 상부 산화막(136)을 제거한다.
다음에, 도 54에 도시되는 바와 같이, CVD법에 의해 막 두께 50㎚의 도핑하지 않은 폴리실리콘막을 퇴적시키고, 메모리 셀 영역과 NMOS트랜지스터 영역에 가속 에너지 10keV의 인 이온을 주입량 2×1015/cm2 주입해서 제2 n형 게이트막(137)을 형성한다. PMOS트랜지스터 영역에 가속 에너지 10keV의 2불화 보론(BF2)이온을 주입량 5×1015/cm2 주입해서 p형 게이트막(138)을 형성한다.
또한, 도 55에 도시한 바와 같이, 상기 제1 n형 게이트막과 제2 n형 게이트막의 적층막, 및 상기 p형 게이트막을 가공하여, p형 게이트 전극(140)과 n형 게이트 전극(139)을 형성하고, 동일 게이트 가공공정에 있어서, 메모리 셀 영역의 제2 n형 게이트막(137)을 사이드 스페이서 형상으로 가공해서 메모리 셀의 메모리 게이트(141)를 형성한다.
다음에, 도 56에 도시되는 바와 같이, 전원전압동작의 PMOS트랜지스터부에만 가속 에너지 20keV의 2불화 보론 이온을 주입량 2×1014/cm2와 가속 에너지 10keV의 인 이온을 주입량 3×1013/cm2 주입해서 p형 익스텐션(142)을 형성한다. 고내압 NMOS트랜지스터부에만 가속 에너지 30keV의 인 이온을 주입량 6×1012/cm2 주입해서 저농도 n형 소스·드레인(143)을 형성한다. 메모리 셀 영역에만 가속 에너지 10keV의 비소 이온을 주입량 5×1014/cm2 주입해서 메모리 소스·드레인(144)을 형성한다. 그 후, CVD법으로 퇴적시켜 에치백법으로 가공한 막 두께 80㎚의 산화막 사이드 스페이서(145)를 형성하고, 주변 PMOS트랜지스터 영역에 가속 에너지 20keV의 2불화 보론 이온을 주입량 3×1015/cm2로 주입해서 고농도 p형 소스·드레인을, 주변 NMOS트랜지스터 영역에 30keV의 비소 이온을 주입량 3×1015/㎝2 주입해서 고농도 n형 소스·드레인을 형성한다. 그 후, 다시 CVD법으로 퇴적시킨 막 두께 30㎚의 산화막(146)을 메모리 셀 영역부만을 남겨서 웨트 에칭에 의해 제거하고, 주변 트랜지스터의 모든 게이트 전극 위와 소스·드레인 위에 막 두께 40㎚의 코발트 실리사이드막(147)을 형성한다.
최후에, 도 57에 예시하는 바와 같이, CVD법에 의해 막 두께 50㎚의 실리콘 질화(148)을 퇴적시키고, 다시 CVD법에 의해 막 두께 700㎚의 03-TEOS막(149)을 퇴적시킨 후, 접속해야 할 모든 게이트, 및 소스·드레인 위에 플러그 구멍을 개구하 고, 텅스텐(W)을 메워넣어서 플러그(150)를 형성하고, 막 두께 200㎚의 텅스텐막으로 이루어지는 제1 금속배선(151)을 형성하여, 본 실시예의 2비트/셀 플래시 메모리의 주요 제조공정이 완료된다. 또한, 도시는 하지 않지만, 원하는 금속배선을 추가하는 공정과, 패시베이션막의 퇴적과 본딩 구멍의 개구를 하여, 최종공정까지 완료된다.
이상 본 발명자에 의해 이루어진 발명을 실시형태에 근거해서 구체적으로 설명했는데, 본 발명은 그것으로 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경이 가능한 것은 말할 필요도 없다.
예를 들면, 이상의 설명에서는, 본 발명에 따른 불휘발성의 메모리 셀 트랜지스터의 베스트 모드로서는, 드레인측에서의 핫 홀의 주입과, 웰 영역에서의 일렉트론의 주입에 의해 정보기억을 행하는 구성을 일례로 했지만, 원리적으로는 그것으로 한정되지 않는다. 일렉트론의 주입을 메모리 게이트측에서 행하는 것, FN터널 대신에 핫 일렉트론을 주입하는 것, FN터널에 의한 핫 홀 주입과 핫 일렉트론 주입의 조합을 채용하는 것 등이 가능하다. 또한, 기입 소거의 개념이 총체적 개념이며 임계값 전압이 높은 상태를 기입, 낮은 상태를 소거로 정의해도 좋다. 기입 소거의 각종 인가전압에 대해서는 해당 메모리 셀을 온 칩하는 LSI의 전원전압, 제조 프로세스의 세대, 온 칩되는 다른 회로 등과의 관계에 의해 여러 가지 변경이 가능하다. 또, 도 1 외에 있어서 10을 소스, 11을 드레인으로 해도 좋은 것은 물론이다.
전하 축적 영역은 실리콘 나이트라이드막으로 구성하는 것에 한정되지 않는다. 상기 전하 축적 영역에는, 절연막에 덮인 도전성 부유 게이트 전극(예를 들면 폴리실리콘 전극), 또는 절연막에 덮인 도전성 미립자층 등을 채용해도 좋다. 도전성 미립자층은, 예를 들면 폴리실리콘을 도트 형상으로 하는 나노 도트에 의해 구성할 수 있다.
본 발명에 따른 반도체 집적 회로 장치는 마이크로컴퓨터와 같은 데이터 프로 프로세서에 한정되지 않고, 나아가서는 시스템·온 칩화된 곳의 비교적 논리규모가큰 시스템LSI 등에도 널리 적용할 수 있다.
본원에 있어서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 하기와 같다.
즉, 반도체 집적 회로 장치에 형성된 불휘발성의 메모리 셀 트랜지스터로부터 기억정보를 고속으로 판독할 수 있다.
반도체 집적 회로 장치에 형성된 불휘발성 메모리 셀 트랜지스터의 채널부에 있어서의 기생 저항값을 작게 할 수 있다.
반도체 집적 회로 장치에 형성된 불휘발성의 메모리 셀 트랜지스터에 한쪽 극성의 전하가 항상적으로 트랩되는 사태를 방지할 수 있다.
반도체 집적 회로 장치에 형성된 불휘발성의 메모리 셀 트랜지스터에 축적된 전하가 원하지 않게 누설하는 것에 의한 데이터 리텐션 특성의 열화를 억제하는 것이 가능해진다.
반도체 집적 회로 장치에 형성된 불휘발성의 메모리 셀 트랜지스터로부터 기 억정보를 판독하기 위한 신호경로에서 고속성을 손상시키는 두꺼운 막의 고내압 MOS트랜지스터를 배제할 수 있다.

Claims (113)

  1. 메모리 셀을 가지고, 상기 메모리 셀은, 반도체 영역에 형성된 제1 영역과, 상기 반도체 영역에 형성된 제2 영역과, 상기 제1 영역과 상기 제2 영역 사이에 끼워진 채널 영역과, 제1 게이트 전극과, 제2 게이트 전극과, 상기 제1 게이트 전극 위에 형성된 제1 실리사이드층과, 상기 제2 게이트 전극 위에 형성되고 상기 제1 실리사이드층과 전기적으로 분리된 제2 실리사이드층과, 상기 제2 영역 위에 형성된 제3 실리사이드층과, 상기 제1 영역 위에 형성된 제4 실리사이드층, 및 상기 제1 게이트 전극과 상기 제2 게이트 전극을 전기적으로 분리하는 제1 절연막을 포함하고,
    상기 채널 영역은, 제1 채널 영역 및 제2 채널 영역을 포함하되, 상기 제1 채널 영역은 상기 제1 영역과 상기 제2 채널 영역 사이에 배치되고, 상기 제2 채널 영역은 상기 제2 영역과 상기 제1 채널 영역 사이에 배치되고,
    상기 제1 채널 영역과 상기 제1 게이트 전극 사이에 제1 게이트 절연막이 제공되고,
    상기 제2 채널 영역과 상기 제2 게이트 전극 사이에 제2 게이트 절연막이 제공되고,
    상기 제2 게이트 절연막은 전하 축적 영역에 대응하는 비도전성의 전하 트랩막(nonconductive charge trap film)을 포함하고,
    상기 제1 게이트 전극은 제1 측면 및 상기 제1 측면에 대향하는 제2 측면을 가지되, 상기 제1 절연막은 상기 제1 측면과 상기 제2 게이트 전극 사이에 형성되고,
    절연막으로 이루어진 제1 사이드월 스페이서는 상기 제2 게이트 전극 위의 측벽 및 상기 비도전성의 전하 트랩막의 측면에 자기정합(self-alignment)적으로 형성되고,
    상기 제2 실리사이드층 및 상기 제3 실리사이드층은 상기 제1 사이드월 스페이서에 의해 전기적으로 분리되고,
    상기 제1 실리사이드층 및 상기 제4 실리사이드층은, 절연막으로 이루어지고 상기 제1 게이트 전극의 상기 제2 측면에 자기정합적으로 형성된 제2 사이드월 스페이서에 의해 전기적으로 분리되는 반도체 집적 회로 장치.
  2. 제1항에 있어서,
    상기 제1 게이트 전극은 상기 메모리 셀의 컨트롤 게이트 전극을 구성하고,
    상기 제2 게이트 전극은 상기 메모리 셀의 메모리 게이트 전극을 구성하고 상기 컨트롤 게이트 전극의 측벽에 절연막을 사이에 두고 사이드월 스페이서 형상으로 형성되는 반도체 집적 회로 장치.
  3. 제1항에 있어서,
    상기 제2 게이트 전극은 상기 제1 게이트 전극보다 수직으로 더 높게 연장하도록 형성되는 반도체 집적 회로 장치.
  4. 제1항에 있어서,
    비도전성의 전하 트랩막은 상기 제1 게이트 전극과 상기 제2 사이드월 스페이서 사이에 형성되지 않는 반도체 집적 회로 장치.
  5. 메모리 셀을 포함하는 반도체 집적 회로 장치로서,
    상기 메모리 셀은,
    반도체 영역에 형성된 제1 영역과,
    상기 반도체 영역에 형성된 제2 영역과,
    상기 제1 영역과 상기 제2 영역 사이에 끼워진 채널 영역 - 상기 채널 영역은 제1 채널 영역과 제2 채널 영역을 포함하되, 상기 제1 채널 영역은 상기 제1 영역과 상기 제2 채널 영역 사이에 배치되고 상기 제2 채널 영역은 상기 제2 영역과 상기 제1 채널 영역 사이에 배치됨 - 과,
    제1 게이트 전극과,
    제2 게이트 전극과,
    상기 제1 게이트 전극 위에 형성된 제1 실리사이드층과,
    상기 제2 게이트 전극 위에 형성되고 상기 제1 실리사이드층과 전기적으로 분리된 제2 실리사이드층과,
    상기 제2 영역 위에 형성된 제3 실리사이드층과,
    상기 제1 영역 위에 형성된 제4 실리사이드층과,
    상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 형성된 제1 절연막과,
    상기 제1 채널 영역과 상기 제1 게이트 전극 사이에 제공되는 제1 게이트 절연막과,
    상기 제2 채널 영역과 상기 제2 게이트 전극 사이에 제공되고 전하 축적 영역에 대응하는 비도전성의 전하 트랩막을 포함하는 제2 게이트 절연막 - 상기 제1 게이트 전극은 제1 측면 및 상기 제1 측면에 대향하는 제2 측면을 가지고, 상기 제2 게이트 절연막은 상기 제1 측면과 상기 제2 게이트 전극 사이에 형성됨 - 과,
    절연막으로 이루어지고, 상기 제2 게이트 전극의 측벽 및 상기 비도전성의 전하 트랩막의 측면에 자기정합적으로 형성되는 제1 사이드월 스페이서 - 상기 제2 실리사이드층과 상기 제3 실리사이드층은 상기 제1 사이드월 스페이서에 의해 전기적으로 분리됨 - , 및
    절연막으로 이루어지고, 상기 제1 게이트 전극의 상기 제2 측면에 자기정합적으로 형성되는 제2 사이드월 스페이서 - 상기 제1 실리사이드층과 상기 제4 실리사이드층은 상기 제2 사이드월 스페이서에 의해 전기적으로 분리됨 -
    를 포함하고,
    비도전성의 전하 트랩막은 상기 제1 게이트 전극과 상기 제2 사이드월 스페이서 사이에 형성되지 않는 반도체 집적 회로 장치.
  6. 제5항에 있어서,
    상기 제2 게이트 전극은 상기 제1 게이트 전극보다 수직으로 더 높게 연장하도록 형성되는 반도체 집적 회로 장치.
  7. 반도체 기판의 메모리 셀 형성 영역 및 주변 회로 형성 영역 상부에 제1 도전막을 형성하는 공정과,
    상기 메모리 셀 형성 영역의 상기 제1 도전막을 패터닝하여, 메모리 셀의 제1 게이트 전극으로서 작용하는 제1 도전 패턴을 형성하는 공정과,
    상기 메모리 셀 형성 영역 상부와, 상기 주변 회로 형성 영역의 상기 제1 도전막 상부에 제2 도전막을 형성하는 공정과,
    상기 제2 도전막을 에칭해서 상기 제1 도전 패턴의 적어도 측면 위에 상기 메모리 셀의 제2 게이트 전극을 형성하고, 상기 주변 회로 형성 영역의 상기 제2 도전막 및 상기 제1 도전막으로 이루어지는 주변 회로 소자의 전극 구조를 형성하는 공정과,
    상기 메모리 셀의 상기 제1 게이트 전극 위에 제1 실리사이드층을 형성하고, 상기 메모리 셀의 상기 제2 게이트 전극 위에 제2 실리사이드층을 형성하는 공정
    을 포함하는 반도체 집적 회로 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 메모리 셀은, 상기 반도체 기판의 메모리 셀 형성 영역에, 소스 영역과, 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이에 끼워진 채널 영역과, 상기 채널 영역 상부에 배치된 컨트롤 게이트 전극 및 메모리 게이트 전극과, 상기 채널 영역과 상기 컨트롤 게이트 전극 사이에 형성된 제1 게이트 절연막, 및 상기 채널 영역과 상기 메모리 게이트 전극 사이에 형성된 전하 축적 영역을 포함하고,
    상기 제1 게이트 전극은 상기 컨트롤 게이트 전극을 구성하고,
    상기 제2 게이트 전극은 상기 메모리 게이트 전극을 구성하는 반도체 집적 회로 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 주변 회로 소자는 전원 전압(power voltage)으로 동작되는 저내압 트랜지스터, 및 상기 전원 전압보다 고전압으로 동작되는 고내압 트랜지스터를 포함하고,
    상기 제1 게이트 절연막은 상기 저내압 트랜지스터의 게이트 절연막 형성 공정에서 형성되는 반도체 집적 회로 장치의 제조 방법.
  10. 제8항에 있어서,
    상기 제2 게이트 전극은 상기 제1 게이트 전극의 상기 측면 위에 절연막을 사이에 두고 사이드월 스페이서 형상으로 형성되는 반도체 집적 회로 장치의 제조 방법.
  11. 제8항에 있어서,
    상기 제2 게이트 전극의 상기 형성 공정에서 상기 제2 게이트 전극의 전극 취득부(electrode withdrawal portion)가 형성되는 반도체 집적 회로 장치의 제조 방법.
  12. 제8항에 있어서,
    상기 제2 게이트 전극의 상기 형성 후에, 상기 제1 도전 패턴을 패터닝해서 상기 제1 게이트 전극을 형성하는 공정을 더 포함하는 반도체 집적 회로 장치의 제조 방법.
  13. 반도체 기판의 메모리 셀 형성 영역 상부에 제1 도전막을 형성하고 상기 제1 도전막 상부에 절연막을 형성하는 공정과,
    상기 절연막 및 상기 제1 도전막을 에칭하여 메모리 셀의 제1 게이트 전극으로서 작용하는 제1 도전 패턴을 형성하는 공정과,
    상기 제1 도전 패턴의 측벽들 위에 상기 메모리 셀의 제2 게이트 전극을 형성하는 공정과,
    상기 제1 도전 패턴 상부의 상기 절연막을 제거하는 공정과,
    각각 절연막으로 이루어진 사이드월 스페이서들을 상기 제2 게이트 전극의 측벽들에 자기정합적으로 형성하는 공정과,
    상기 제1 도전 패턴 및 상기 제2 게이트 전극 각각에 대하여 실리사이드층을 상기 사이드월 스페이서들에 대해 자기정합적으로 형성하는 공정
    을 포함하는 반도체 집적 회로 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 사이드월 스페이서 형성 공정에서, 상기 제2 게이트 전극의 양측 위의 상기 측벽들 및 상기 제1 게이트 전극의 측벽들 위에 상기 사이드월 스페이서들이 형성되고,
    상기 제2 게이트 전극의 상기 실리사이드층 및 상기 제1 게이트 전극의 상기 실리사이드층은, 상기 양측 중 한측 위에 배치된 상기 사이드월 스페이서에 의해 전기적으로 분리되고,
    상기 제2 게이트 전극의 상기 실리사이드층 및 소스 영역 또는 드레인 영역의 실리사이드층은, 상기 양측 중 다른 측 위의 상기 사이드월 스페이서에 의해 전기적으로 분리되고,
    상기 제1 게이트 전극의 상기 실리사이드층 및 상기 소스 영역 또는 상기 드레인 영역의 상기 실리사이드층은, 상기 제1 게이트 전극의 상기 측벽들 위에 형성된 사이드월 스페이서들에 의해 전기적으로 분리되는 반도체 집적 회로 장치의 제조 방법.
  15. 제13항에 있어서,
    각 주변 회로 트랜지스터의 게이트 전극이 상기 제1 도전막과 동일한 층에 놓여 있는 도전막과, 상기 메모리 게이트 전극과 동일한 층에 놓여 있는 제2 도전막을 적층하여 얻어지는 막으로 형성되는 반도체 집적 회로 장치의 제조 방법.
  16. 제13항에 있어서,
    상기 사이드월 스페이서 형성 공정에서 주변 회로 트랜지스터의 상기 게이트 전극의 측벽들 위에 사이드월 스페이서들이 형성되고,
    상기 실리사이드층 형성 공정에서 상기 주변 회로 트랜지스터의 상기 게이트 전극 상부에 실리사이드층이 형성되는 반도체 집적 회로 장치의 제조 방법.
  17. 제13항에 있어서,
    상기 메모리 셀은, 반도체 기판의 메모리 셀 형성 영역에, 소스 영역과, 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이에 끼워진 채널 영역과, 상기 소스 영역 및 상기 드레인 영역 중 하나의 영역에 가까이 배치된 컨트롤 게이트 전극과, 상기 소스 영역 및 상기 드레인 영역 중 다른 영역에 가까이 배치된 메모리 게이트 전극과, 상기 채널 영역과 상기 컨트롤 게이트 전극 사이에 형성된 제1 게이트 절연막, 및 상기 채널 영역과 상기 메모리 게이트 전극 사이에 형성된 전하 축적 영역을 포함하고,
    상기 제1 게이트 전극은 상기 컨트롤 게이트 전극을 구성하고,
    상기 제2 게이트 전극은 상기 메모리 게이트 전극을 구성하는 반도체 집적 회로 장치의 제조 방법.
  18. 반도체 기판의 메모리 셀 형성 영역 상부에 제1 도전막을 형성하고 상기 제1 도전막 위에 절연막을 형성하는 공정과,
    상기 절연막 및 상기 제1 도전막을 에칭하여 메모리 셀의 제1 게이트 전극으로서 작용하는 제1 도전 패턴을 형성하는 공정과,
    상기 제1 도전 패턴의 측벽들 위에 상기 메모리 셀의 제2 게이트 전극을 형성하는 공정과,
    상기 제1 도전 패턴 상부의 상기 절연막을 제거하는 공정과,
    각각 절연막으로 이루어지는 사이드월 스페이서들을 상기 제2 게이트 전극의 측벽들에 자기정합적으로 형성하는 공정과,
    상기 제1 도전 패턴을 상기 사이드월 스페이서들에 대하여 자기정합적으로 에칭하여, 대응하는 제1 게이트 전극을 형성하는 공정
    을 포함하는 반도체 집적 회로 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 제2 게이트 전극과 상기 반도체 기판 사이에 제2 게이트 절연막이 형성되고,
    상기 사이드월 스페이서들은, 상기 제2 게이트 전극의 양측 위의 상기 측벽들 위에 형성되고,
    상기 제2 게이트 절연막은 상기 양측 중 한측 위의 상기 사이드월 스페이서에 대하여 자기정합적으로 형성되고,
    상기 제1 게이트 전극은 상기 양측 중 다른 측 위의 상기 사이드월 스페이서에 대하여 자기정합적으로 형성되는 반도체 집적 회로 장치의 제조 방법.
  20. 제18항에 있어서,
    각 주변 회로 트랜지스터의 게이트 전극이 상기 제1 도전막과 동일한 층에 놓여 있는 도전막과, 상기 메모리 게이트 전극과 동일한 층에 놓여 있는 제2 도전막을 적층하여 얻어지는 막으로 형성되는 반도체 집적 회로 장치의 제조 방법.
  21. 제18항에 있어서,
    상기 제2 게이트 절연막은 전하 축적 영역에 대응하는 비도전성의 전하 트랩막을 포함하고,
    상기 제1 게이트 전극은 컨트롤 게이트 전극을 구성하고,
    상기 제2 게이트 전극은 메모리 게이트 전극을 구성하고, 상기 컨트롤 게이트 전극의 측벽들 위에 절연막을 사이에 두고 사이드월 스페이서 형상으로 형성되는 반도체 집적 회로 장치의 제조 방법.
  22. 제7항에 있어서,
    상기 실리사이드층 형성 공정에서, 상기 전극 구조의 상기 제2 도전막 위에 제3 실리사이드층이 형성되는 반도체 집적 회로 장치의 제조 방법.
  23. 반도체 기판의 메모리 셀 형성 영역 상부에 메모리 셀의 제1 게이트 전극으로서 작용하는 제1 도전 패턴으로 제1 도전막을 형성하는 공정과,
    상기 제1 도전 패턴의 측면 및 상기 메모리 셀 형성 영역 상부에 절연막을 형성하는 공정과,
    상기 메모리 셀 형성 영역 및 상기 절연막 상부에 제2 도전막을 형성하는 공정과,
    상기 제2 도전막을 에칭하여 상기 제1 도전 패턴의 적어도 측면 위에 상기 메모리 셀의 제2 게이트 전극을 형성하는 공정과,
    절연 물질로 이루어지는 사이드월 스페이서를 상기 제2 게이트 전극의 측벽들에 자기정합적으로 형성하는 공정과,
    상기 메모리 셀의 상기 제1 게이트 전극 위에 제1 실리사이드층을 형성하고, 상기 메모리 셀의 상기 제2 게이트 전극 위에 제2 실리사이드층을 형성하는 공정
    을 포함하고,
    상기 제1 실리사이드층과 상기 제2 실리사이드층은 전기적으로 분리되는 반도체 집적 회로 장치의 제조 방법.
  24. 제23항에 있어서,
    상기 에칭 공정에서, 상기 제2 게이트 전극은 상기 제1 도전 패턴의 상기 측면에 자기정합적으로 형성되고, 상기 제2 도전막은 사이드월 스페이서의 패턴 형상을 갖는 반도체 집적 회로 장치의 제조 방법.
  25. 반도체 기판의 메모리 셀 형성 영역 상부에 메모리 셀의 제1 게이트 전극으로서 작용하는 제1 도전 패턴으로 제1 도전막을 형성하는 공정과,
    상기 제1 도전 패턴의 측면들 및 상기 메모리 셀 형성 영역 상부에 절연막을 형성하는 공정과,
    상기 메모리 셀 형성 영역 및 상기 절연막 상부에 제2 도전막을 형성하는 공정과,
    상기 제2 도전막을 에칭하여 상기 제1 도전 패턴의 측면에 자기정합적으로 제2 도전 패턴을 형성하되, 상기 제2 도전 패턴은 사이드월 스페이서의 형상을 갖도록 하는 공정과,
    상기 제2 도전 패턴을 제거하여 상기 제1 도전 패턴의 상기 측면들 중 한측 위에 상기 메모리 셀의 제2 게이트 전극을 형성하는 공정과,
    절연 물질로 이루어지는 사이드월 스페이서들을 상기 제2 게이트 전극의 측벽들 및 상기 제1 게이트 전극의 상기 측면에 자기정합적으로 형성하는 공정과,
    상기 메모리 셀의 상기 제1 게이트 전극 위에 제1 실리사이드층을 형성하고, 상기 메모리 셀의 상기 제2 게이트 전극 위에 제2 실리사이드층을 형성하는 공정
    을 포함하고,
    상기 제1 실리사이드층과 상기 제2 실리사이드층은 전기적으로 분리되는 반도체 집적 회로 장치의 제조 방법.
  26. 제25항에 있어서,
    상기 사이드월 스페이서 형성 공정 전에, 주변 회로 트랜지스터의 게이트 전극을 형성하는 공정
    을 더 포함하고,
    상기 사이드월 스페이서 형성 공정에서, 상기 사이드월 스페이서들은 상기 주변 회로 트랜지스터의 상기 게이트 전극에 자기정합적으로 형성되고,
    상기 실리사이드층 형성 공정에서, 상기 주변 회로 트랜지스터의 상기 게이트 전극 위에 제3 실리사이드층이 형성되는 반도체 집적 회로 장치의 제조 방법.
  27. 반도체 기판의 메모리 셀 형성 영역 및 주변 회로 형성 영역 상부에 제1 도전막을 형성하는 공정과,
    메모리 셀의 제1 게이트 전극으로서 작용하는 제1 도전 패턴을 형성하도록 상기 메모리 셀 형성 영역의 상기 제1 도전막을 패터닝하는 공정과,
    상기 제1 도전 패턴의 측면 및 상기 메모리 셀 형성 영역 상부에 절연막을 형성하는 공정과,
    상기 메모리 셀 형성 영역 및 상기 절연막 상부에 제2 도전막을 형성하는 공정과,
    상기 제2 도전막을 에칭하여 상기 메모리 셀의 제2 게이트 전극으로서 작용하는 제2 도전 패턴을, 상기 제1 도전 패턴에 자기정합적으로 형성하되, 상기 제2 도전 패턴은 사이드월 스페이서의 형상을 갖도록 하는 공정과,
    상기 주변 회로 형성 영역의 상기 제1 도전막을 패터닝함으로써 주변 회로 트랜지스터의 게이트 전극을 형성하는 공정과,
    절연 물질로 이루어지는 사이드월 스페이서들을 상기 제2 게이트 전극의 측벽들, 상기 제1 게이트 전극의 상기 측면, 및 상기 주변 회로 트랜지스터의 상기 게이트 전극의 측면들에 자기정합적으로 형성하는 공정과,
    상기 메모리 셀의 상기 제1 게이트 전극 위에 제1 실리사이드층을 형성하고, 상기 메모리 셀의 상기 제2 게이트 전극 위에 제2 실리사이드층을 형성하고, 상기 주변 회로 트랜지스터의 상기 게이트 전극 위에 제3 실리사이드층을 형성하는 공정
    을 포함하고,
    상기 제1 실리사이드층과 상기 제2 실리사이드층은 전기적으로 분리되는 반도체 집적 회로 장치의 제조 방법.
  28. 제27항에 있어서,
    상기 메모리 셀은, 상기 반도체 기판의 메모리 셀 형성 영역에, 소스 영역과, 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이에 끼워진 채널 영역과, 상기 채널 영역 상부에 배치된 컨트롤 게이트 전극 및 메모리 게이트 전극과, 상기 채널 영역과 상기 컨트롤 게이트 전극 사이에 형성된 제1 게이트 절연막, 및 상기 채널 영역과 상기 메모리 게이트 전극 사이에 형성된 전하 축적 영역을 포함하고,
    상기 제1 게이트 전극은 상기 컨트롤 게이트 전극을 구성하고,
    상기 제2 게이트 전극은 상기 메모리 게이트 전극을 구성하는 반도체 집적 회로 장치의 제조 방법.
  29. 제28항에 있어서,
    상기 주변 회로 트랜지스터는 전원 전압으로 동작되는 저내압 트랜지스터와 상기 전원 전압보다 고전압으로 동작되는 고내압 트랜지스터 중 어느 하나를 구성하고,
    상기 제1 게이트 절연막은 상기 저내압 트랜지스터의 게이트 절연막 형성 공정에서 형성되는 반도체 집적 회로 장치의 제조 방법.
  30. 제25항에 있어서,
    상기 메모리 셀은, 상기 반도체 기판의 메모리 셀 형성 영역에, 소스 영역과, 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이에 끼워진 채널 영역과, 상기 채널 영역 상부에 배치된 컨트롤 게이트 전극 및 메모리 게이트 전극과, 상기 채널 영역과 상기 컨트롤 게이트 전극 사이에 형성된 제1 게이트 절연막, 및 상기 채널 영역과 상기 메모리 게이트 전극 사이에 형성된 전하 축적 영역을 포함하고,
    상기 제1 게이트 전극은 상기 컨트롤 게이트 전극을 구성하고,
    상기 제2 게이트 전극은 상기 메모리 게이트 전극을 구성하는 반도체 집적 회로 장치의 제조 방법.
  31. 제30항에 있어서,
    상기 반도체 기판의 주변 회로 형성 영역에 주변 회로 소자가 형성되고,
    상기 주변 회로 소자는 전원 전압으로 동작되는 저내압 트랜지스터와, 상기 전원 전압보다 고전압으로 동작되는 고내압 트랜지스터를 포함하고,
    상기 게이트 절연막은 상기 저내압 트랜지스터의 게이트 절연막 형성 공정에서 형성되는 반도체 집적 회로 장치의 제조 방법.
  32. 제23항에 있어서,
    상기 메모리 셀은, 상기 반도체 기판의 메모리 셀 형성 영역에, 소스 영역과, 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이에 끼워진 채널 영역과, 상기 채널 영역 상부에 배치된 컨트롤 게이트 전극 및 메모리 게이트 전극과, 상기 채널 영역과 상기 컨트롤 게이트 전극 사이에 형성된 제1 게이트 절연막, 및 상기 채널 영역과 상기 메모리 게이트 전극 사이에 형성된 전하 축적 영역을 포함하고,
    상기 제1 게이트 전극은 상기 컨트롤 게이트 전극을 구성하고,
    상기 제2 게이트 전극은 상기 메모리 게이트 전극을 구성하는 반도체 집적 회로 장치의 제조 방법.
  33. 제32항에 있어서,
    상기 반도체 기판의 주변 회로 형성 영역에 주변 회로 소자가 형성되고,
    상기 주변 회로 소자는 전원 전압으로 동작되는 저내압 트랜지스터와, 상기 전원 전압보다 고전압으로 동작되는 고내압 트랜지스터를 포함하고,
    상기 게이트 절연막은 상기 저내압 트랜지스터의 게이트 절연막 형성 공정에서 형성되는 반도체 집적 회로 장치의 제조 방법.
  34. 반도체 기판의 메모리 셀 형성 영역 상부에 메모리 셀의 제1 게이트 전극으로서 작용하는 제1 도전 패턴을 형성하는 공정과,
    상기 제1 도전 패턴의 측면 및 상기 메모리 셀 형성 영역 상부에 절연막을 형성하는 공정과,
    상기 메모리 셀의 제2 게이트 전극을, 상기 제1 도전 패턴의 상기 측면에 자기정합적으로 형성하되, 상기 제2 게이트 전극은 사이드월 스페이서의 형상을 갖고, 상기 절연막은 상기 제1 도전 패턴과 상기 제2 게이트 전극 사이에 형성되도록 하는 공정과,
    절연 물질로 이루어지는 사이드월 스페이서를 상기 제2 게이트 전극의 측벽들에 자기정합적으로 형성하는 공정과,
    상기 메모리 셀의 상기 제1 게이트 전극 위에 제1 실리사이드층을 형성하고, 상기 메모리 셀의 상기 제2 게이트 전극 위에 제2 실리사이드층을 형성하는 공정
    을 포함하고,
    상기 제1 실리사이드층과 상기 제2 실리사이드층은 전기적으로 분리되는 반도체 집적 회로 장치의 제조 방법.
  35. 제34항에 있어서,
    상기 메모리 셀은, 상기 반도체 기판의 메모리 셀 형성 영역에, 소스 영역과, 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이에 끼워진 채널 영역과, 상기 채널 영역 상부에 배치된 컨트롤 게이트 전극 및 메모리 게이트 전극과, 상기 채널 영역과 상기 컨트롤 게이트 전극 사이에 형성된 제1 게이트 절연막, 및 상기 채널 영역과 상기 메모리 게이트 전극 사이에 형성된 전하 축적 영역을 포함하고,
    상기 제1 게이트 전극은 상기 컨트롤 게이트 전극을 구성하고,
    상기 제2 게이트 전극은 상기 메모리 게이트 전극을 구성하는 반도체 집적 회로 장치의 제조 방법.
  36. 제35항에 있어서,
    상기 반도체 기판의 주변 회로 형성 영역에 주변 회로 소자가 형성되고,
    상기 주변 회로 소자는 전원 전압으로 동작되는 저내압 트랜지스터와, 상기 전원 전압보다 고전압으로 동작되는 고내압 트랜지스터를 포함하고,
    상기 게이트 절연막은 상기 저내압 트랜지스터의 게이트 절연막 형성 공정에서 형성되는 반도체 집적 회로 장치의 제조 방법.
  37. 반도체 기판의 메모리 셀 형성 영역 상부에 메모리 셀의 제1 게이트 전극으로서 작용하는 제1 도전 패턴을 형성하는 공정과,
    상기 제1 도전 패턴의 측면 및 상기 메모리 셀 형성 영역 상부에 절연막을 형성하는 공정과,
    상기 메모리 셀의 제2 게이트 전극을, 상기 제1 도전 패턴의 하나의 측면에 자기정합적으로 선택적으로 형성하되, 상기 제2 게이트 전극은 사이드월 스페이서의 형상을 갖고, 상기 절연막은 상기 제1 도전 패턴과 상기 제2 게이트 전극 사이에 형성되도록 하는 공정과,
    절연 물질로 이루어지는 사이드월 스페이서들을 상기 제2 게이트 전극의 측벽들에 자기정합적으로, 상기 제1 도전 패턴의 다른 측면에 자기정합적으로 형성하는 공정과,
    상기 메모리 셀의 상기 제1 게이트 전극 위에 제1 실리사이드층을 형성하고, 상기 메모리 셀의 상기 제2 게이트 전극 위에 제2 실리사이드층을 형성하는 공정
    을 포함하고,
    상기 제1 실리사이드층과 상기 제2 실리사이드층은 전기적으로 분리되는 반도체 집적 회로 장치의 제조 방법.
  38. 제37항에 있어서,
    상기 메모리 셀은, 상기 반도체 기판의 메모리 셀 형성 영역에, 소스 영역과, 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이에 끼워진 채널 영역과, 상기 채널 영역 상부에 배치된 컨트롤 게이트 전극 및 메모리 게이트 전극과, 상기 채널 영역과 상기 컨트롤 게이트 전극 사이에 형성된 제1 게이트 절연막, 및 상기 채널 영역과 상기 메모리 게이트 전극 사이에 형성된 전하 축적 영역을 포함하고,
    상기 제1 게이트 전극은 상기 컨트롤 게이트 전극을 구성하고,
    상기 제2 게이트 전극은 상기 메모리 게이트 전극을 구성하는 반도체 집적 회로 장치의 제조 방법.
  39. 제38항에 있어서,
    상기 반도체 기판의 주변 회로 형성 영역에 주변 회로 소자가 형성되고,
    상기 주변 회로 소자는 전원 전압으로 동작되는 저내압 트랜지스터와, 상기 전원 전압보다 고전압으로 동작되는 고내압 트랜지스터를 포함하고,
    상기 게이트 절연막은 상기 저내압 트랜지스터의 게이트 절연막 형성 공정에서 형성되는 반도체 집적 회로 장치의 제조 방법.
  40. 반도체 기판의 메모리 셀 형성 영역 및 주변 회로 형성 영역 상부에 제1 도전막을 형성하는 공정과,
    상기 메모리 셀 형성 영역의 상기 도전막을 패터닝하여 메모리 셀의 제1 게이트 전극으로서 작용하는 제1 도전 패턴을 형성하는 공정과,
    상기 제1 도전 패턴의 측면 및 상기 메모리 셀 형성 영역 상부에 절연막을 형성하는 공정과,
    상기 메모리 셀의 제2 게이트 전극을, 상기 제1 도전 패턴의 상기 측면에 자기정합적으로 형성하되, 상기 제2 게이트 전극은 사이드월 스페이서의 형상을 갖고, 상기 절연막은 상기 제1 도전 패턴과 상기 제2 게이트 전극 사이에 형성되도록 하는 공정과,
    상기 주변 회로 형성 영역의 상기 제1 도전막을 패터닝함으로써 주변 회로 트랜지스터의 게이트 전극을 형성하는 공정과,
    절연 물질로 이루어지는 사이드월 스페이서들을 상기 제2 게이트 전극의 측벽들, 상기 제1 게이트 전극의 상기 측면들, 및 상기 주변 회로 트랜지스터의 상기 게이트 전극의 측면들에 자기정합적으로 형성하는 공정과,
    상기 메모리 셀의 상기 제1 게이트 전극 위에 제1 실리사이드층을 형성하고, 상기 메모리 셀의 상기 제2 게이트 전극 위에 제2 실리사이드층을 형성하고, 상기 주변 회로 트랜지스터의 상기 게이트 전극 위에 제3 실리사이드층을 형성하는 공정
    을 포함하고,
    상기 제1 실리사이드층과 상기 제2 실리사이드층은 전기적으로 분리되는 반도체 집적 회로 장치의 제조 방법.
  41. 반도체 기판의 메모리 셀 형성 영역 및 주변 회로 형성 영역 상부에 제1 도전막을 형성하는 공정과,
    상기 메모리 셀 형성 영역의 상기 도전막을 패터닝하여 메모리 셀의 제1 게이트 전극으로서 작용하는 제1 도전 패턴을 형성하는 공정과,
    상기 제1 도전 패턴의 측면 및 상기 메모리 셀 형성 영역 상부에 절연막을 형성하는 공정과,
    상기 메모리 셀의 제2 게이트 전극을, 상기 제1 도전 패턴의 하나의 측면에 자기정합적으로 선택적으로 형성하되, 상기 제2 게이트 전극은 사이드월 스페이서의 형상을 갖고, 상기 절연막은 상기 제1 도전 패턴과 상기 제2 게이트 전극 사이에 형성되도록 하는 공정과,
    상기 주변 회로 형성 영역의 상기 제1 도전막을 패터닝함으로써 주변 회로 트랜지스터의 게이트 전극을 형성하는 공정과,
    절연 물질로 이루어지는 사이드월 스페이서들을 상기 제2 게이트 전극의 측벽들, 상기 제1 도전 패턴의 다른 측면, 및 상기 주변 회로 트랜지스터의 상기 게이트 전극의 측면들에 자기정합적으로 형성하는 공정과,
    상기 메모리 셀의 상기 제1 게이트 전극 위에 제1 실리사이드층을 형성하고, 상기 메모리 셀의 상기 제2 게이트 전극 위에 제2 실리사이드층을 형성하고, 상기 주변 회로 트랜지스터의 상기 게이트 전극 위에 제3 실리사이드층을 형성하는 공정
    을 포함하고,
    상기 제1 실리사이드층과 상기 제2 실리사이드층은 전기적으로 분리되는 반도체 집적 회로 장치의 제조 방법.
  42. 제40항에 있어서,
    상기 메모리 셀은, 상기 반도체 기판의 메모리 셀 형성 영역에, 소스 영역과, 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이에 끼워진 채널 영역과, 상기 채널 영역 상부에 배치된 컨트롤 게이트 전극 및 메모리 게이트 전극과, 상기 채널 영역과 상기 컨트롤 게이트 전극 사이에 형성된 제1 게이트 절연막, 및 상기 채널 영역과 상기 메모리 게이트 전극 사이에 형성된 전하 축적 영역을 포함하고,
    상기 제1 게이트 전극은 상기 컨트롤 게이트 전극을 구성하고,
    상기 제2 게이트 전극은 상기 메모리 게이트 전극을 구성하는 반도체 집적 회로 장치의 제조 방법.
  43. 제42항에 있어서,
    상기 주변 회로 트랜지스터는 상기 주변 회로 형성 영역에 형성된 저내압 트랜지스터와 고내압 트랜지스터 중 어느 하나를 구성하고,
    상기 제1 게이트 절연막은 상기 저내압 트랜지스터의 게이트 절연막 형성 공정에서 형성되는 반도체 집적 회로 장치의 제조 방법.
  44. 제41항에 있어서,
    상기 메모리 셀은, 상기 반도체 기판의 메모리 셀 형성 영역에, 소스 영역과, 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이에 끼워진 채널 영역과, 상기 채널 영역 상부에 배치된 컨트롤 게이트 전극 및 메모리 게이트 전극과, 상기 채널 영역과 상기 컨트롤 게이트 전극 사이에 형성된 제1 게이트 절연막, 및 상기 채널 영역과 상기 메모리 게이트 전극 사이에 형성된 전하 축적 영역을 포함하고,
    상기 제1 게이트 전극은 상기 컨트롤 게이트 전극을 구성하고,
    상기 제2 게이트 전극은 상기 메모리 게이트 전극을 구성하는 반도체 집적 회로 장치의 제조 방법.
  45. 제44항에 있어서,
    상기 주변 회로 트랜지스터는 상기 주변 회로 형성 영역에 형성된 저내압 트랜지스터와 고내압 트랜지스터 중 어느 하나를 구성하고,
    상기 제1 게이트 절연막은 상기 저내압 트랜지스터의 게이트 절연막 형성 공정에서 형성되는 반도체 집적 회로 장치의 제조 방법.
  46. 반도체 기판의 메모리 셀 형성 영역 상부에 메모리 셀의 제1 게이트 전극을 형성하는 공정과,
    상기 제1 게이트 전극의 측면 및 상기 메모리 셀 형성 영역 상부에 절연막을 형성하는 공정과,
    상기 메모리 셀의 제2 게이트 전극을, 상기 제1 게이트 전극의 상기 측면에 자기정합적으로 형성하되, 상기 제2 게이트 전극은 사이드월 스페이서의 형상을 갖고, 상기 절연막은 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 형성되도록 하는 공정과,
    절연 물질로 이루어지는 사이드월 스페이서를 상기 제2 게이트 전극의 측벽에 자기정합적으로 형성하는 공정과,
    상기 메모리 셀의 상기 제1 게이트 전극 위에 제1 실리사이드층을 형성하고, 상기 메모리 셀의 상기 제2 게이트 전극 위에 제2 실리사이드층을 형성하는 공정
    을 포함하고,
    상기 제1 실리사이드층과 상기 제2 실리사이드층은 전기적으로 분리되는 반도체 집적 회로 장치의 제조 방법.
  47. 제46항에 있어서,
    상기 메모리 셀은, 상기 반도체 기판의 메모리 셀 형성 영역에, 소스 영역과, 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이에 끼워진 채널 영역과, 상기 채널 영역 상부에 배치된 컨트롤 게이트 전극 및 메모리 게이트 전극과, 상기 채널 영역과 상기 컨트롤 게이트 전극 사이에 형성된 제1 게이트 절연막, 및 상기 채널 영역과 상기 메모리 게이트 전극 사이에 형성된 전하 축적 영역을 포함하고,
    상기 제1 게이트 전극은 상기 컨트롤 게이트 전극을 구성하고,
    상기 제2 게이트 전극은 상기 메모리 게이트 전극을 구성하는 반도체 집적 회로 장치의 제조 방법.
  48. 제47항에 있어서,
    상기 반도체 기판의 주변 회로 형성 영역에 주변 회로 소자가 형성되고,
    상기 주변 회로 소자는 전원 전압으로 동작되는 저내압 트랜지스터와, 상기 전원 전압보다 고전압으로 동작되는 고내압 트랜지스터를 포함하고,
    상기 게이트 절연막은 상기 저내압 트랜지스터의 게이트 절연막 형성 공정에서 형성되는 반도체 집적 회로 장치의 제조 방법.
  49. 반도체 기판의 메모리 셀 형성 영역 상부에 메모리 셀의 제1 게이트 전극을 형성하는 공정과,
    상기 제1 게이트 전극의 측면 및 상기 메모리 셀 형성 영역 상부에 절연막을 형성하는 공정과,
    상기 메모리 셀의 제2 게이트 전극을, 상기 제1 게이트 전극의 상기 측면에 자기정합적으로 형성하되, 상기 제2 게이트 전극은 사이드월 스페이서의 형상을 갖고, 상기 절연막은 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 형성되도록 하는 공정과,
    절연 물질로 이루어지는 사이드월 스페이서를 상기 제2 게이트 전극의 측벽들에 자기정합적으로 형성하는 공정과,
    상기 메모리 셀의 상기 제1 게이트 전극 위에 제1 실리사이드층을 형성하고, 상기 메모리 셀의 상기 제2 게이트 전극 위에 제2 실리사이드층을 형성하는 공정
    을 포함하고,
    상기 제1 게이트 전극의 높이는 상기 제2 게이트 전극의 높이와 상이하고,
    상기 제1 실리사이드층과 상기 제2 실리사이드층은 전기적으로 분리되는 반도체 집적 회로 장치의 제조 방법.
  50. 제49항에 있어서,
    상기 메모리 셀은, 상기 반도체 기판의 메모리 셀 형성 영역에, 소스 영역과, 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이에 끼워진 채널 영역과, 상기 채널 영역 상부에 배치된 컨트롤 게이트 전극 및 메모리 게이트 전극과, 상기 채널 영역과 상기 컨트롤 게이트 전극 사이에 형성된 제1 게이트 절연막, 및 상기 채널 영역과 상기 메모리 게이트 전극 사이에 형성된 전하 축적 영역을 포함하고,
    상기 제1 게이트 전극은 상기 컨트롤 게이트 전극을 구성하고,
    상기 제2 게이트 전극은 상기 메모리 게이트 전극을 구성하는 반도체 집적 회로 장치의 제조 방법.
  51. 제50항에 있어서,
    상기 반도체 기판의 주변 회로 형성 영역에 주변 회로 소자가 형성되고,
    상기 주변 회로 소자는 전원 전압으로 동작되는 저내압 트랜지스터와, 상기 전원 전압보다 고전압으로 동작되는 고내압 트랜지스터를 포함하고,
    상기 게이트 절연막은 상기 저내압 트랜지스터의 게이트 절연막 형성 공정에서 형성되는 반도체 집적 회로 장치의 제조 방법.
  52. 제41항에 있어서,
    상기 제1 게이트 전극의 높이는 상기 제2 게이트 전극의 높이와 상이한 반도체 집적 회로 장치의 제조 방법.
  53. 제40항에 있어서,
    상기 제1 게이트 전극의 높이는 상기 제2 게이트 전극의 높이와 상이한 반도체 집적 회로 장치의 제조 방법.
  54. 제37항에 있어서,
    상기 제1 게이트 전극의 높이는 상기 제2 게이트 전극의 높이와 상이한 반도체 집적 회로 장치의 제조 방법.
  55. 제34항에 있어서,
    상기 제1 게이트 전극의 높이는 상기 제2 게이트 전극의 높이와 상이한 반도체 집적 회로 장치의 제조 방법.
  56. 제27항에 있어서,
    상기 제1 게이트 전극의 높이는 상기 제2 게이트 전극의 높이와 상이한 반도체 집적 회로 장치의 제조 방법.
  57. 제25항에 있어서,
    상기 제1 게이트 전극의 높이는 상기 제2 게이트 전극의 높이와 상이한 반도체 집적 회로 장치의 제조 방법.
  58. 제23항에 있어서,
    상기 제1 게이트 전극의 높이는 상기 제2 게이트 전극의 높이와 상이한 반도체 집적 회로 장치의 제조 방법.
  59. 반도체 기판의 메모리 셀 형성 영역 상부에 메모리 셀의 제1 게이트 전극을 형성하는 공정과,
    상기 제1 게이트 전극의 측면들 중 하나의 측면 및 상기 메모리 셀 형성 영역 상부에 절연막을 형성하는 공정과,
    상기 메모리 셀의 제2 게이트 전극을, 상기 제1 게이트 전극의 측면들 중 상기 하나의 측면에 자기정합적으로 형성하되, 상기 제2 게이트 전극은 사이드월 스페이서의 형상을 갖고, 상기 절연막은 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 형성되도록 하는 공정과,
    절연 물질로 이루어지는 사이드월 스페이서들을, 상기 제2 게이트 전극의 측벽들 및 상기 제1 게이트 전극의 상기 측면들 중 다른 측면에 자기정합적으로 형성하는 공정
    을 포함하는 반도체 집적 회로 장치의 제조 방법.
  60. 제59항에 있어서,
    상기 반도체 기판의 주변 회로 형성 영역에 주변 회로 소자가 형성되고,
    상기 주변 회로 소자는 전원 전압으로 동작되는 저내압 트랜지스터와, 상기 전원 전압보다 고전압으로 동작되는 고내압 트랜지스터를 포함하고,
    상기 저내압 트랜지스터의 게이트 절연막 형성 공정에서 게이트 절연막이 형성되는 반도체 집적 회로 장치의 제조 방법.
  61. 제60항에 있어서,
    상기 주변 회로 소자는 전원 전압으로 동작되는 저내압 트랜지스터를 포함하고, 상기 전원 전압보다 고전압으로 동작되는 고내압 트랜지스터를 포함하고,
    상기 게이트 절연막은 상기 저내압 트랜지스터의 게이트 절연막 형성 공정에서 형성되는 반도체 집적 회로 장치의 제조 방법.
  62. 제59항에 있어서,
    상기 제1 게이트 전극의 높이는 상기 제2 게이트 전극의 높이와 상이한 반도체 집적 회로 장치의 제조 방법.
  63. 반도체 기판의 메모리 셀 형성 영역 상부에 메모리 셀의 제1 게이트 전극을 형성하는 공정과,
    상기 제1 게이트 전극의 측면 및 상기 메모리 셀 형성 영역 상부에 절연막을 형성하는 공정과,
    상기 메모리 셀의 제2 게이트 전극을, 상기 제1 게이트 전극의 상기 측면에 자기정합적으로 형성하되, 상기 제2 게이트 전극은 사이드월 스페이서의 형상을 갖고, 상기 절연막은 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 형성되도록 하는 공정과,
    주변 회로 형성 영역에 주변 회로 트랜지스터의 게이트 전극을 형성하는 공정과,
    절연 물질로 이루어지는 사이드월 스페이서들을 상기 제2 게이트 전극의 측벽들 및 상기 주변 회로 트랜지스터의 상기 게이트 전극의 측면들에 자기정합적으로 형성하는 공정과,
    상기 메모리 셀의 상기 제1 게이트 전극 위에 제1 실리사이드층을 형성하고, 상기 메모리 셀의 상기 제2 게이트 전극 위에 제2 실리사이드층을 형성하고, 상기 주변 회로 트랜지스터의 상기 게이트 전극 위에 제3 실리사이드층을 형성하는 공정
    을 포함하고,
    상기 제1 실리사이드층과 상기 제2 실리사이드층은 전기적으로 분리되는 반도체 집적 회로 장치의 제조 방법.
  64. 제63항에 있어서,
    상기 메모리 셀은, 상기 반도체 기판의 메모리 셀 형성 영역에, 소스 영역과, 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이에 끼워진 채널 영역과, 상기 채널 영역 상부에 배치된 컨트롤 게이트 전극 및 메모리 게이트 전극과, 상기 채널 영역과 상기 컨트롤 게이트 전극 사이에 형성된 제1 게이트 절연막, 및 상기 채널 영역과 상기 메모리 게이트 전극 사이에 형성된 전하 축적 영역을 포함하고,
    상기 제1 게이트 전극은 상기 컨트롤 게이트 전극을 구성하고,
    상기 제2 게이트 전극은 상기 메모리 게이트 전극을 구성하는 반도체 집적 회로 장치의 제조 방법.
  65. 제64항에 있어서,
    상기 주변 회로 트랜지스터는 상기 주변 회로 형성 영역에 형성된 저내압 트랜지스터와 고내압 트랜지스터 중 어느 하나를 구성하고,
    상기 제1 게이트 절연막은 상기 저내압 트랜지스터의 게이트 절연막 형성 공정에서 형성되는 반도체 집적 회로 장치의 제조 방법.
  66. 제63항에 있어서,
    상기 제1 게이트 전극의 높이는 상기 제2 게이트 전극의 높이와 상이한 반도체 집적 회로 장치의 제조 방법.
  67. 반도체 기판의 메모리 셀 형성 영역 상부에 메모리 셀의 제1 게이트 전극을 형성하는 공정과,
    상기 제1 게이트 전극의 측면들 중 하나의 측면 및 상기 메모리 셀 형성 영역 상부에 절연막을 형성하는 공정과,
    상기 메모리 셀의 제2 게이트 전극을, 상기 제1 게이트 전극의 측면들 중 상기 하나의 측면에 자기정합적으로 형성하되, 상기 제2 게이트 전극은 사이드월 스페이서의 형상을 갖고, 상기 절연막은 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 형성되도록 하는 공정과,
    주변 회로 형성 영역에 주변 회로 트랜지스터의 게이트 전극을 형성하는 공정과,
    절연 물질로 이루어지는 사이드월 스페이서들을 상기 제2 게이트 전극의 측벽들 및 상기 주변 회로 트랜지스터의 상기 게이트 전극의 측면들에 자기정합적으로 형성하는 공정과,
    상기 메모리 셀의 상기 제1 게이트 전극 위에 제1 실리사이드층을 형성하고, 상기 메모리 셀의 상기 제2 게이트 전극 위에 제2 실리사이드층을 형성하고, 상기 주변 회로 트랜지스터의 상기 게이트 전극 위에 제3 실리사이드층을 형성하는 공정
    을 포함하고,
    상기 제1 실리사이드층과 상기 제2 실리사이드층은 전기적으로 분리되는 반도체 집적 회로 장치의 제조 방법.
  68. 제67항에 있어서,
    상기 메모리 셀은, 상기 반도체 기판의 메모리 셀 형성 영역에, 소스 영역과, 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이에 끼워진 채널 영역과, 상기 채널 영역 상부에 배치된 컨트롤 게이트 전극 및 메모리 게이트 전극과, 상기 채널 영역과 상기 컨트롤 게이트 전극 사이에 형성된 제1 게이트 절연막, 및 상기 채널 영역과 상기 메모리 게이트 전극 사이에 형성된 전하 축적 영역을 포함하고,
    상기 제1 게이트 전극은 상기 컨트롤 게이트 전극을 구성하고,
    상기 제2 게이트 전극은 상기 메모리 게이트 전극을 구성하는 반도체 집적 회로 장치의 제조 방법.
  69. 제68항에 있어서,
    상기 주변 회로 트랜지스터는 상기 주변 회로 형성 영역에 형성된 저내압 트랜지스터와 고내압 트랜지스터 중 어느 하나를 구성하고,
    상기 제1 게이트 절연막은 상기 저내압 트랜지스터의 게이트 절연막 형성 공정에서 형성되는 반도체 집적 회로 장치의 제조 방법.
  70. 제67항에 있어서,
    상기 제1 게이트 전극의 높이는 상기 제2 게이트 전극의 높이와 상이한 반도체 집적 회로 장치의 제조 방법.
  71. 반도체 기판의 메모리 셀 형성 영역 상부에 메모리 셀의 게이트 전극으로서 작용하는 제1 도전 패턴을 형성하고, 상기 기판의 주변 회로 형성 영역 상부에 제2 도전 패턴을 형성하는 공정과,
    상기 제1 게이트 전극의 측면 및 상기 메모리 셀 형성 영역 상부에 절연막을 형성하는 공정과,
    상기 메모리 셀의 제2 게이트 전극을, 상기 제1 게이트 전극의 상기 측면에 자기정합적으로 형성하되, 상기 제2 게이트 전극은 사이드월 스페이서의 형상을 갖고, 상기 절연막은 상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 형성되도록 하는 공정 - 상기 제2 게이트 전극 형성 공정에서, 상기 제2 도전 패턴 상부에 제3 도전 패턴이 형성됨 - 과,
    절연 물질로 이루어지는 사이드월 스페이서들을 상기 제2 게이트 전극의 측벽들에 자기정합적으로 형성하는 공정과,
    상기 메모리 셀의 상기 제1 게이트 전극 위에 제1 실리사이드층을 형성하고, 상기 메모리 셀의 상기 제2 게이트 전극 위에 제2 실리사이드층을 형성하는 공정
    을 포함하고,
    상기 제1 실리사이드층과 상기 제2 실리사이드층은 전기적으로 분리되는 반도체 집적 회로 장치의 제조 방법.
  72. 제71항에 있어서,
    상기 사이드월 스페이서 형성 공정에서, 상기 절연 물질로 이루어지는 사이드월 스페이서들이 상기 제3 도전 패턴과 상기 제2 도전 패턴의 측벽들에 자기정합적으로 형성되고,
    상기 실리사이드층 형성 공정에서, 상기 제3 도전 패턴 위에 제3 실리사이드층이 형성되고,
    상기 제3 도전 패턴 및 상기 제2 도전 패턴은 주변 회로의 트랜지스터의 게이트 전극으로서 작용하는 반도체 집적 회로 장치의 제조 방법.
  73. 제71항에 있어서,
    상기 메모리 셀은, 상기 반도체 기판의 메모리 셀 형성 영역에, 소스 영역과, 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이에 끼워진 채널 영역과, 상기 채널 영역 상부에 배치된 컨트롤 게이트 전극 및 메모리 게이트 전극과, 상기 채널 영역과 상기 컨트롤 게이트 전극 사이에 형성된 제1 게이트 절연막, 및 상기 채널 영역과 상기 메모리 게이트 전극 사이에 형성된 전하 축적 영역을 포함하고,
    상기 제1 게이트 전극은 상기 컨트롤 게이트 전극을 구성하고,
    상기 제2 게이트 전극은 상기 메모리 게이트 전극을 구성하는 반도체 집적 회로 장치의 제조 방법.
  74. 제73항에 있어서,
    상기 반도체 기판의 주변 회로 형성 영역에 주변 회로 소자가 형성되고,
    상기 주변 회로 소자는 전원 전압으로 동작되는 저내압 트랜지스터와, 상기 전원 전압보다 고전압으로 동작되는 고내압 트랜지스터를 포함하고,
    상기 제1 게이트 절연막은 상기 저내압 트랜지스터의 게이트 절연막 형성 공정에서 형성되는 반도체 집적 회로 장치의 제조 방법.
  75. 제23항에 있어서,
    상기 실리사이드층 형성 공정에서, 소스 영역 또는 드레인 영역으로서 작용하는 반도체 영역 위에 제3 실리사이드층이 형성되되, 상기 사이드월 스페이서에 자기정합적으로 형성되는 반도체 집적 회로 장치의 제조 방법.
  76. 제25항에 있어서,
    상기 실리사이드층 형성 공정에서, 제1 반도체 영역 및 제2 반도체 영역 위에 제3 실리사이드층 및 제4 실리사이드층이 각각 형성되되, 상기 제3 실리사이드층은 상기 제2 게이트 전극의 상기 측벽 위에 형성된 상기 사이드월 스페이서에 자기정합적으로 형성되고, 상기 제4 실리사이드층은 상기 제1 게이트 전극의 상기 측벽 위에 형성된 상기 사이드월 스페이서에 자기정합적으로 형성되고,
    상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 채널 형성 영역이 형성되는 반도체 집적 회로 장치의 제조 방법.
  77. 제27항에 있어서,
    상기 실리사이드층 형성 공정에서, 제1 반도체 영역, 제2 반도체 영역 및 제3 반도체 영역 위에 제4 실리사이드층, 제5 실리사이드층 및 제6 실리사이드층이 각각 형성되되, 상기 제4 실리사이드층은 상기 제2 게이트 전극의 상기 측벽 위에 형성된 상기 사이드월 스페이서에 자기정합적으로 형성되고, 상기 제5 실리사이드층은 상기 제1 게이트 전극의 상기 측벽 위에 형성된 상기 사이드월 스페이서에 자기정합적으로 형성되고, 상기 제6 실리사이드층은 상기 주변 회로 트랜지스터의 상기 게이트 전극의 상기 측벽 위에 형성된 상기 사이드월 스페이서에 자기정합적으로 형성되고,
    상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 채널 형성 영역이 형성되는 반도체 집적 회로 장치의 제조 방법.
  78. 제34항에 있어서,
    상기 사이드월 스페이서 형성 공정에서, 추가 사이드월 스페이서가 상기 제1 게이트 전극의 측면에 자기정합적으로 형성되고,
    상기 실리사이드층 형성 공정에서, 제1 반도체 영역 및 제2 반도체 영역 위에 제3 실리사이드층 및 제4 실리사이드층이 각각 형성되되, 상기 제3 실리사이드층은 상기 제2 게이트 전극의 상기 측벽 위에 형성된 상기 사이드월 스페이서에 자기정합적으로 형성되고, 상기 제4 실리사이드층은 상기 제1 게이트 전극의 상기 측벽 위에 형성된 상기 추가 사이드월 스페이서에 자기정합적으로 형성되고,
    상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 채널 형성 영역이 형성되는 반도체 집적 회로 장치의 제조 방법.
  79. 제37항에 있어서,
    상기 실리사이드층 형성 공정에서, 제1 반도체 영역 및 제2 반도체 영역 위에 제3 실리사이드층 및 제4 실리사이드층이 각각 형성되되, 상기 제3 실리사이드층은 상기 제2 게이트 전극의 상기 측벽 위에 형성된 상기 사이드월 스페이서에 자기정합적으로 형성되고, 상기 제4 실리사이드층은 상기 제1 게이트 전극의 상기 측벽 위에 형성된 상기 사이드월 스페이서에 자기정합적으로 형성되고,
    상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 채널 형성 영역이 형성되는 반도체 집적 회로 장치의 제조 방법.
  80. 제40항에 있어서,
    상기 실리사이드층 형성 공정에서, 제1 반도체 영역 및 제2 반도체 영역 위에 제3 실리사이드층 및 제4 실리사이드층이 각각 형성되되, 상기 제3 실리사이드층은 상기 제2 게이트 전극의 상기 측벽 위에 형성된 상기 사이드월 스페이서에 자기정합적으로 형성되고, 상기 제4 실리사이드층은 상기 제1 게이트 전극의 상기 측벽 위에 형성된 상기 사이드월 스페이서에 자기정합적으로 형성되고,
    상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 채널 형성 영역이 형성되는 반도체 집적 회로 장치의 제조 방법.
  81. 제41항에 있어서,
    상기 실리사이드층 형성 공정에서, 제1 반도체 영역 및 제2 반도체 영역 위에 제3 실리사이드층 및 제4 실리사이드층이 각각 형성되되, 상기 제3 실리사이드층은 상기 제2 게이트 전극의 상기 측벽 위에 형성된 상기 사이드월 스페이서에 자기정합적으로 형성되고, 상기 제4 실리사이드층은 상기 제1 게이트 전극의 상기 측벽 위에 형성된 상기 사이드월 스페이서에 자기정합적으로 형성되고,
    상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 채널 형성 영역이 형성되는 반도체 집적 회로 장치의 제조 방법.
  82. 제46항에 있어서,
    상기 사이드월 스페이서 형성 공정에서, 추가 사이드월 스페이서가 상기 제1 게이트 전극의 측면에 자기정합적으로 형성되고,
    상기 실리사이드층 형성 공정에서, 제1 반도체 영역 및 제2 반도체 영역 위에 제3 실리사이드층 및 제4 실리사이드층이 각각 형성되되, 상기 제3 실리사이드층은 상기 제2 게이트 전극의 상기 측벽 위에 형성된 상기 사이드월 스페이서에 자기정합적으로 형성되고, 상기 제4 실리사이드층은 상기 제1 게이트 전극의 상기 측벽 위에 형성된 상기 추가 사이드월 스페이서에 자기정합적으로 형성되고,
    상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 채널 형성 영역이 형성되는 반도체 집적 회로 장치의 제조 방법.
  83. 제49항에 있어서,
    상기 실리사이드층 형성 공정에서, 제1 반도체 영역 및 제2 반도체 영역 위에 제3 실리사이드층 및 제4 실리사이드층이 각각 형성되되, 상기 제3 실리사이드층은 상기 제2 게이트 전극의 상기 측벽 위에 형성된 상기 사이드월 스페이서에 자기정합적으로 형성되고, 상기 제4 실리사이드층은 상기 제1 게이트 전극의 상기 측벽 위에 형성된 상기 사이드월 스페이서에 자기정합적으로 형성되고,
    상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 채널 형성 영역이 형성되는 반도체 집적 회로 장치의 제조 방법.
  84. 제63항에 있어서,
    상기 실리사이드층 형성 공정에서, 제1 반도체 영역 및 제2 반도체 영역 위에 제4 실리사이드층 및 제5 실리사이드층이 각각 형성되되, 상기 제4 실리사이드층은 상기 제2 게이트 전극의 상기 측벽 위에 형성된 상기 사이드월 스페이서에 자기정합적으로 형성되고, 상기 제5 실리사이드층은 상기 주변 회로 트랜지스터의 상기 게이트 전극의 상기 측벽 위에 형성된 상기 사이드월 스페이서에 자기정합적으로 형성되는 반도체 집적 회로 장치의 제조 방법.
  85. 제67항에 있어서,
    상기 실리사이드층 형성 공정에서, 제1 반도체 영역 및 제2 반도체 영역 위에 제4 실리사이드층 및 제5 실리사이드층이 각각 형성되되, 상기 제4 실리사이드층은 상기 제2 게이트 전극의 상기 측벽 위에 형성된 상기 사이드월 스페이서에 자기정합적으로 형성되고, 상기 제5 실리사이드층은 상기 주변 회로 트랜지스터의 상기 게이트 전극의 상기 측벽 위에 형성된 상기 사이드월 스페이서에 자기정합적으로 형성되는 반도체 집적 회로 장치의 제조 방법.
  86. 제71항에 있어서,
    상기 사이드월 스페이서 형성 공정에서, 추가 사이드월 스페이서가 상기 제1 게이트 전극의 측면에 자기정합적으로 형성되고,
    상기 실리사이드층 형성 공정에서, 제1 반도체 영역 및 제2 반도체 영역 위에 제3 실리사이드층 및 제4 실리사이드층이 각각 형성되되, 상기 제3 실리사이드층은 상기 제2 게이트 전극의 상기 측벽 위에 형성된 상기 사이드월 스페이서에 자기정합적으로 형성되고, 상기 제4 실리사이드층은 상기 제1 게이트 전극의 상기 측벽 위에 형성된 상기 추가 사이드월 스페이서에 자기정합적으로 형성되고,
    상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 채널 형성 영역이 형성되는 반도체 집적 회로 장치의 제조 방법.
  87. 메모리 셀 트랜지스터; 및
    주변 회로 트랜지스터
    를 포함하고,
    상기 메모리 셀 트랜지스터는, 반도체 기판의 메모리 셀 형성 영역에, 소스 영역과, 드레인 영역과, 상기 소스 영역과 상기 드레인 영역 사이에 끼워진 채널 영역과, 상기 채널 영역 위에 배치된 제1 게이트 전극 및 제2 게이트 전극과, 상기 채널 영역과 상기 제1 게이트 전극 사이에 형성된 제1 게이트 절연막과, 상기 채널 영역과 상기 제2 게이트 전극 사이에 형성된 전하 축적 영역, 및 상기 제1 게이트 전극과 상기 제2 게이트 전극을 전기적으로 분리시키는 절연막을 포함하고,
    상기 주변 회로 트랜지스터는 게이트 전극을 갖고, 상기 반도체 기판의 주변 회로 트랜지스터 형성 영역 상부에 형성되고,
    상기 제1 게이트 전극은 상기 주변 회로 트랜지스터의 상기 게이트 전극의 두께와 상이한 두께를 갖고,
    상기 전하 축적 영역은 비도전성의 전하 트랩막을 포함하고,
    상기 제1 게이트 전극은 컨트롤 게이트 전극을 구성하고,
    상기 제2 게이트 전극은 메모리 게이트 전극을 구성하고, 상기 컨트롤 게이트 전극의 측벽들 위에 절연막을 사이에 두고 사이드월 스페이서 양식으로 형성되는 반도체 집적 회로 장치.
  88. 삭제
  89. 제87항에 있어서,
    상기 주변 회로 트랜지스터는 전원 전압으로 동작되는 저내압 트랜지스터와, 상기 전원 전압보다 고전압으로 동작되는 고내압 트랜지스터를 포함하는 반도체 집적 회로 장치.
  90. 제89항에 있어서,
    상기 제1 게이트 절연막은 상기 저내압 트랜지스터의 게이트 절연막 형성 공정에 의해 형성되는 반도체 집적 회로 장치.
  91. 제87항에 있어서,
    상기 주변 회로 트랜지스터의 상기 게이트 전극은 상기 제1 게이트 전극과 동일한 층으로 형성되는 제1 도전막과, 상기 제2 게이트 전극과 동일한 층으로 형성되는 제2 도전막을 포함하는 반도체 집적 회로 장치.
  92. 제91항에 있어서,
    상기 제2 도전막은 상기 제1 도전막 위에 형성되는 반도체 집적 회로 장치.
  93. 제87항에 있어서,
    상기 제2 게이트 전극은 상기 주변 회로 트랜지스터의 상기 게이트 전극과 상기 제1 게이트 전극 둘 다의 두께와 상이한 두께를 갖는 반도체 집적 회로 장치.
  94. 제87항에 있어서,
    상기 메모리 셀은 상기 제1 게이트 전극 위에 형성된 제1 실리사이드층과, 상기 제2 게이트 전극 위에 형성되고 상기 제1 실리사이드층과 전기적으로 분리된 제2 실리사이드층을 포함하고,
    상기 주변 회로 트랜지스터의 상기 게이트 전극 위에 제3 실리사이드층이 형성되는 반도체 집적 회로 장치.
  95. 반도체 영역에 형성된 제1 영역과, 상기 반도체 영역에 형성된 제2 영역과, 상기 제1 영역과 상기 제2 영역 사이에 끼워진 채널 영역과, 제1 게이트 전극과 제2 게이트 전극을 포함하는 메모리 셀과,
    반도체 기판의 주변 회로 트랜지스터 형성 영역 상부에 형성되고, 게이트 전극을 포함하는 주변 회로 트랜지스터
    를 포함하고,
    상기 채널 영역은 제1 채널 영역과 제2 채널 영역을 포함하되, 상기 제1 채널 영역은 상기 제1 영역과 상기 제2 채널 영역 사이에 배치되고, 상기 제2 채널 영역은 상기 제2 영역과 상기 제1 채널 영역 사이에 배치되고,
    상기 제1 채널 영역과 상기 제1 게이트 전극 사이에 제1 게이트 절연막이 제공되고,
    상기 제2 채널 영역과 상기 제2 게이트 전극 사이에 제2 게이트 절연막이 제공되고,
    상기 제2 게이트 절연막은 전하 축적 영역에 대응하는 비도전성의 전하 트랩막을 포함하고,
    상기 제1 게이트 전극은 제1 측면 및 상기 제1 측면에 대향하는 제2 측면을 가지되, 상기 제1 게이트 절연막은 상기 제1 측면과 상기 제2 게이트 전극 사이에 형성되고,
    상기 제1 게이트 전극은 상기 주변 회로 트랜지스터의 상기 게이트 전극의 두께와 상이한 두께를 갖는 반도체 집적 회로 장치.
  96. 제95항에 있어서,
    상기 제2 게이트 전극은 상기 주변 회로 트랜지스터의 상기 게이트 전극과 상기 제1 게이트 전극 둘 다의 두께와 상이한 두께를 갖는 반도체 집적 회로 장치.
  97. 제96항에 있어서,
    상기 메모리 셀은 상기 제1 게이트 전극 위에 형성된 제1 실리사이드층과, 상기 제2 게이트 전극 위에 형성되고 상기 제1 실리사이드층과 전기적으로 분리된 제2 실리사이드층을 포함하고,
    상기 주변 회로 트랜지스터의 상기 게이트 전극 위에 제3 실리사이드층이 형성되는 반도체 집적 회로 장치.
  98. 제95항에 있어서,
    상기 메모리 셀은 상기 제1 게이트 전극 위에 형성된 제1 실리사이드층과, 상기 제2 게이트 전극 위에 형성되고 상기 제1 실리사이드층과 전기적으로 분리된 제2 실리사이드층을 포함하고,
    상기 주변 회로 트랜지스터의 상기 게이트 전극 위에 제3 실리사이드층이 형성되는 반도체 집적 회로 장치.
  99. 제95항에 있어서,
    상기 주변 회로 트랜지스터의 상기 게이트 전극은 상기 제1 게이트 전극과 동일한 층으로 이루어지는 제1층 및, 상기 제2 게이트 전극과 동일한 층으로 이루어지고 상기 제1층 상부에 형성된 제2층을 포함하는 반도체 집적 회로 장치.
  100. 제95항에 있어서,
    상기 메모리 셀은 제1 방향으로 배치된 복수의 메모리 셀 중 하나이되, 메모리 셀들은 활성 영역 상부에 형성되고,
    소자분리영역은 상기 활성 영역을 규정하며 상기 기판에 형성되고,
    메모리 셀의 상기 제1 영역은 상기 제1 방향으로 인접한 메모리 셀의 상기 제1 영역과 일체로 형성되고,
    메모리 셀의 상기 제2 영역은 상기 제1 방향으로 인접한 메모리 셀의 상기 제2 영역과 일체로 형성되는 반도체 집적 회로 장치.
  101. 제95항에 있어서,
    상기 메모리 셀은 제1 방향으로 배치된 복수의 메모리 셀 중 하나이되, 메모리 셀들은 활성 영역 상부에 형성되고,
    소자분리영역은 상기 활성 영역을 규정하며 상기 기판에 형성되고 ,
    제1 게이트 라인들은 상기 제1 방향을 가로지르는 제2 방향으로 연장하고, 상기 활성 영역 및 상기 소자분리영역 상부에 형성되고,
    제2 게이트 라인들은 상기 제2 방향으로 연장하고 상기 활성 영역 및 상기 소자분리영역 상부에 형성되고,
    제1 배선 라인(wiring line)들은 상기 제2 방향으로 연장하고 상기 기판 상부에 형성되되, 상기 제1 배선 라인들은 상기 제1 방향에서 서로 분리되고,
    제2 배선 라인은 상기 제1 방향으로 연장하고 상기 제1 게이트 라인들, 제2 게이트 라인들 및 상기 제1 배선 라인들 상부에 형성되고,
    메모리 셀의 상기 제1 영역은 상기 제1 방향으로 인접한 메모리 셀의 상기 제1 영역과 일체로 형성되고 상기 제1 배선 라인들 중 대응하는 라인에 전기적으로 접속되고,
    메모리 셀의 상기 제2 영역은 상기 제1 방향으로 인접한 메모리 셀의 상기 제2 영역과 일체로 형성되고 상기 제2 배선 라인에 전기적으로 접속되는 반도체 집적 회로 장치.
  102. (a) 반도체 기판의 메모리 셀 형성 영역 및 주변 회로 형성 영역 상부에 제1 도전막을 형성하는 공정과,
    (b) 상기 메모리 셀 형성 영역 상부에 있는 상기 제1 도전막을 패터닝하여 메모리 셀의 제1 게이트 전극으로서 작용하는 제1 도전 패턴을 형성하고 상기 주변 회로 형성 영역 상부에 상기 제1 도전막을 남기는 공정과,
    (c) 상기 공정 (b) 후에, 상기 메모리 셀 형성 영역 및 상기 주변 회로 형성 영역의 상기 제1 도전막 상부에 제2 도전막을 형성하는 공정과,
    (d) 상기 공정 (c) 후에, 상기 제2 도전막을 에칭함으로써 상기 제1 도전 패턴의 적어도 하나의 측벽 위에 상기 메모리 셀의 제2 게이트 전극을 형성하는 공정과,
    (e) 상기 공정 (d) 후에, 상기 주변 회로 형성 영역의 상기 제1 도전막을 에칭함으로써 주변 회로 트랜지스터의 게이트 전극을 형성하는 공정
    을 포함하는 반도체 집적 회로 장치의 제조 방법.
  103. 제102항에 있어서,
    (f) 상기 공정 (c) 전에, 상기 공정 (b)에서 상기 제1 도전막이 제거되는, 상기 기판의 적어도 하나의 영역 상부에 전하 축적층을 형성하는 공정
    을 더 포함하고,
    상기 제1 게이트 전극은 상기 메모리 셀의 컨트롤 게이트 전극을 구성하고,
    상기 제2 게이트 전극은 상기 메모리 셀의 메모리 게이트 전극을 구성하는 반도체 집적 회로 장치의 제조 방법.
  104. 제103항에 있어서,
    상기 공정 (d)에서, 상기 제2 게이트 전극은 상기 제1 도전 패턴의 하나의 측벽 위에 절연막을 사이에 두고, 사이드월 스페이서 형상으로 형성되는 반도체 집적 회로 장치의 제조 방법.
  105. 제103항에 있어서,
    상기 공정 (d)에서, 상기 제2 게이트 전극의 전극 취득부가 상기 제2 도전막의 에칭 공정에서 상기 전극 취득부를 덮는 마스크를 이용하여 형성되는 반도체 집적 회로 장치의 제조 방법.
  106. 제103항에 있어서,
    상기 공정 (d) 및 (e)에서, 상기 제2 도전막 및 상기 제1 도전막은 상기 주변 회로 형성 영역에서 에칭되어 상기 주변 회로 트랜지스터의 상기 게이트 전극을 형성하는 반도체 집적 회로 장치의 제조 방법.
  107. 제102항에 있어서,
    (g) 상기 공정 (c) 전에, 상기 공정 (b)에서 상기 제1 도전막이 제거되는, 상기 기판의 영역에 불순물을 도입하는 공정을 더 포함하는 반도체 집적 회로 장치의 제조 방법.
  108. 제107항에 있어서,
    상기 공정 (d)에서, 상기 제2 게이트 전극은 상기 제1 도전 패턴의 하나의 측벽 위에 절연막을 사이에 두고, 사이드월 스페이서 형상으로 형성되는 반도체 집적 회로 장치의 제조 방법.
  109. 제107항에 있어서,
    상기 공정 (d)에서, 상기 제2 게이트 전극의 전극 취득부가 상기 제2 도전막의 에칭 공정에서 상기 전극 취득부를 덮는 마스크를 이용하여 형성되는 반도체 집적 회로 장치의 제조 방법.
  110. 제107항에 있어서,
    상기 공정 (d) 및 (e)에서, 상기 제2 도전막 및 상기 제1 도전막은 상기 주변 회로 형성 영역에서 에칭되어 상기 주변 회로 트랜지스터의 상기 게이트 전극을 형성하는 반도체 집적 회로 장치의 제조 방법.
  111. 제102항에 있어서,
    상기 공정 (d)에서, 상기 제2 게이트 전극은 상기 제1 도전 패턴의 하나의 측벽 위에 절연막을 사이에 두고, 사이드월 스페이서 형상으로 형성되는 반도체 집적 회로 장치의 제조 방법.
  112. 제102항에 있어서,
    상기 공정 (d)에서, 상기 제2 게이트 전극의 전극 취득부가 상기 제2 도전막의 에칭 공정에서 상기 전극 취득부를 덮는 마스크를 이용하여 형성되는 반도체 집적 회로 장치의 제조 방법.
  113. 제102항에 있어서,
    상기 공정 (d) 및 (e)에서, 상기 제2 도전막 및 상기 제1 도전막은 상기 주변 회로 형성 영역에서 에칭되어 상기 주변 회로 트랜지스터의 상기 게이트 전극을 형성하는 반도체 집적 회로 장치의 제조 방법.
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