KR20030014658A - 다양한 기술 및 애플리케이션에 대해 쉽게 수정가능한주변 트랜지스터를 갖는 셀프-얼라인 콘택 비휘발성메모리에 대한 구조 및 프로세스 - Google Patents
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Abstract
Description
Claims (35)
- 실리콘 기판상에서 어레이 영역내에 비휘발성 메모리 셀을 형성하고, 어레이 영역의 주변 영역내에 트랜지스터를 형성하기 위한 방법에 있어서,상기 어레이 영역내에 폴리실리콘 게이트 스택을 형성하고, 상기 주변 영역내에 트랜지스터 폴리실리콘 게이트를 형성하는 단계;상기 트랜지스터의 소스 및 드레인 영역 중 하나 또는 양쪽에 LDD 및 DDD 영역 중 하나를 형성하는 단계;상기 각각의 셀 게이트 스택 및 상기 트랜지스터 게이트의 하나 또는 그 이상의 측벽을 따라 스페이서를 형성하는 단계;상기 스페이서, 상기 셀 게이트 스택 및 상기 트랜지스터 게이트 위에 옥사이드층을 형성하는 단계;상기 각각의 LDD 및 DDD 영역 중 하나에 고도핑 영역을 형성하는 단계 - 여기서, 상기 고도핑 확산 영역의 외부 에지와 상기 LDD 및 DDD 영역 중 대응하는 하나의 외부 에지 사이의 측방향 거리는 적어도 상기 옥사이드층의 두께에 종속됨 -마스킹층을 이용하여 상기 메모리 셀의 드레인 및 소스 영역 중 하나 또는 양쪽 위에 콘택 홀 영역을 정의하는 단계; 및상기 콘택 홀 영역내에 콘택 홀을 형성하기 위해 콘택 에칭을 수행하는 단계 - 여기서, 상기 스페이서는 상기 콘택 에칭에 대해 실질적인 저항성을 가짐 -를 포함하는 방법.
- 제1항에 있어서,상기 옥사이드층 형성 단계 전에, 상기 스페이서, 상기 셀 게이트 스택 및 상기 트랜지스터 게이트 위에 희생층(sacrificial layer)을 형성하는 단계를 더 포함하는 방법.
- 제2항에 있어서,상기 스페이서 및 상기 희생층은 나이트라이드로 이루어지는방법.
- 제2항에 있어서,상기 콘택 에칭은 상기 옥사이드층 및 상기 희생층의 일부 또는 전부를 제거하는방법.
- 제1항에 있어서,상기 LDD 및 DDD 영역 중 하나를 형성하는 단계는, 상기 스페이서 형성 단계후, 상기 옥사이드층 형성 단계 전에 수행되는방법.
- 제1항에 있어서,상기 스페이서는 상기 게이트 스택내의 폴리실리콘층의 측벽으로부터 절연되는방법.
- 제1항에 있어서,상기 스페이서로부터 상기 게이트 스택을 절연시키기 위해, 상기 게이트 스택 위에 HTO(high temperature oxide)층을 형성하는 단계를 더 포함하는 방법.
- 제7항에 있어서,상기 HTO층 형성 단계 후에, 상기 메모리 셀의 소스 및 드레인 영역을 형성하는 단계를 더 포함하는 방법.
- 제1항에 있어서,상기 고도핑 영역 형성 단계 전에, 상기 트랜지스터의 드레인 및 소스 영역 위에 옥사이드층의 적어도 일부를 제거하기 위해 옥사이드 에칭을 수행하는 단계를 더 포함하는 방법.
- 제1항에 있어서,상기 스페이서 형성 단계 전에, 상기 셀의 소스 또는 드레인 영역내에 DDD 영역을 형성하는 단계를 더 포함하는 방법.
- 제1항에 있어서,상기 메모리 셀은 스플릿-게이트 셀 및 ETOX 스택-게이트 셀 중 하나인방법.
- 어레이 영역내에 비휘발성 메모리 셀을 포함하고, 어레이 영역의 주변 영역내에 트랜지스터를 포함하는 장치에 있어서,상기 메모리 어레이내에 형성되고, 메모리 셀 트랜지스터의 제어 게이트 및 플로팅 게이트를 포함하는 다수의 게이트층;상기 주변 트랜지스터의 게이트층;상기 메모리 셀 트랜지스터내의 게이트층 및 주변 트랜지스터의 게이트층의 측방향 에지에 인접한 에칭 방지 스페이서;상기 주변 트랜지스터의 제1 드레인 및 소스 영역 - 상기 제1 드레인 및 소스 영역은 옥사이드층의 형성 후에 형성됨 - ; 및상기 메모리 셀 트랜지스터의 드레인 또는 소스 영역과 접촉하는, 상기 메모리 셀 트랜지스터내의 상기 에칭 방지 스페이서 중 하나에 인접하게 형성된 콘택 홀내에 증착되는 도전 콘택 - 여기서, 상기 도전 콘택이 형성되기 전에 상기 옥사이드층이 에칭되고, 상기 도전 콘택은 상기 메모리 셀 트랜지스터의 게이트층에 인접하거나 오버랩됨 -을 포함하는 장치.
- 제12항에 있어서,상기 에칭 방지 스페이서는 나이트라이드로 형성되는장치.
- 제13항에 있어서,상기 도전 콘택이 형성되기 전에, 상기 나이트라이드 스페이서상에 증착된 희생 나이트라이드층이 에칭되는장치.
- 제12항에 있어서,상기 메모리 어레이내의 게이트층은 제1 및 제2 폴리실리콘층을 포함하는장치.
- 제12항에 있어서,상기 주변 트랜지스터의 적어도 일부는 저도핑 드레인(LDD) 영역을 포함하는장치.
- 제12항에 있어서,상기 주변 트랜지스터의 적어도 일부는 이중도핑 드레인(DDD) 영역을 포함하는장치.
- 메모리 어레이내에 비휘발성 메모리 셀 트랜지스터를 형성하고, 상기 메모리 어레이의 주변 영역내에 트랜지스터를 형성하는 방법에 있어서,반도체 영역상에 다수의 게이트층을 형성하는 단계;상기 메모리 어레이내의 트랜지스터 및 상기 주변 영역내의 트랜지스터의 게이트층에 인접하게 제1 스페이서를 형성하는 단계;상기 제1 스페이서 위에 옥사이드 필름을 형성하는 단계;상기 주변 트랜지스터내에 드레인 및 소스 확산 영역을 형성하는 단계;상기 메모리 어레이 트랜지스터의 드레인 또는 소스 영역에 대한 콘택 홀을 형성하기 위해 상기 옥사이드 필름을 마스킹 및 에칭하는 단계 - 여기서, 상기 제1 스페이서는 상기 콘택 홀 에칭에 대해 실질적인 저항성을 가짐 -; 및상기 메모리 셀 트랜지스터의 상기 드레인 또는 소스 영역에 대한 콘택을 형성하기 위해 상기 메모리 셀 트랜지스터상에 도전층을 증착하는 단계 - 여기서, 상기 콘택은 상기 메모리 셀 트랜지스터의 게이트층에 전기적으로 접속되지 않음 -를 포함하는 방법.
- 제18항에 있어서,상기 제1 에칭 방지 스페이서의 증착 전에, 상기 게이트층 위에 HTO 필름을 증착하는 단계를 더 포함하는 방법.
- 제18항에 있어서,상기 반도체 영역에 인접한 상기 옥사이드 필름 부분을 제거하기 위해, 상기 주변 영역 트랜지스터내에 상기 드레인 및 소스 확산 영역을 형성하기 전에 상기 옥사이드 필름을 에칭하는 단계를 더 포함하는 방법.
- 제18항에 있어서,상기 제1 스페이서는 나이트라이드층을 증착 및 에칭함으로써 형성되는 - 여기서, 상기 나이트라이드층은 상기 콘택 홀 에칭에 대해 실질적인 저항성을 가짐 -방법.
- 제18항에 있어서,상기 제1 스페이서를 형성한 후에, 상기 제1 스페이서 위에 나이트라이드층을 증착하는 단계를 더 포함하는 방법.
- 제22항에 있어서,상기 나이트라이드층의 일부는 상기 콘택 홀 에칭 동안에 제거되는방법.
- 제18항에 있어서,상기 제1 스페이서는 100 내지 700 옹스트롬 사이의 폭을 갖는방법.
- 제18항에 있어서,상기 게이트층에 인접하게 상기 제1 스페이서를 형성하기 전에, 상기 주변 트랜지스터내에 저도핑 드레인 영역을 형성하는 단계를 더 포함하는 방법.
- 제18항에 있어서,상기 게이트층에 인접하게 상기 제1 스페이서를 형성하기 전에, 상기 주변 트랜지스터내에 이중도핑 드레인 영역을 형성하는 단계를 더 포함하는 방법.
- 제18항에 있어서,상기 주변 트랜지스터내의 상기 드레인 및 소스 확산 영역은, 제2 도판트 농도로 도핑된 상기 주변 트랜지스터내의 제2 드레인 및 소스 확산 영역내에, 상기 제2 도판트 농도보다 높은 제1 도판트 농도로 증착함으로써 형성되는방법.
- 플래시 메모리 어레이내에 다수의 트랜지스터를 포함하고, 주변 영역내에 다수의 트랜지스터를 포함하는 장치를 형성하는 방법에 있어서,반도체 영역상에 다수의 게이트층을 형성하는 단계;상기 플래시 메모리 어레이내의 트랜지스터 및 상기 주변 영역내의 트랜지스터의 게이트층에 인접하게 제1 스페이서를 형성하는 단계;상기 제1 스페이서 위에 제2 필름을 증착하는 단계;상기 제2 필름 위에 옥사이드 필름을 증착하는 단계;상기 주변 영역 트랜지스터내에 드레인 및 소스 확산 영역을 형성하는 단계; 및상기 메모리 어레이 트랜지스터의 드레인 또는 소스 영역에 대한 콘택 홀을 형성하기 위해 상기 옥사이드 필름을 마스킹 및 에칭하는 단계를 포함하고,여기서, 상기 제1 스페이서는 상기 콘택 홀 에칭에 대해 실질적인 저항성을 갖고, 상기 제1 스페이서는 상기 콘택 홀 에칭 후에 상기 메모리 어레이 트랜지스터내의 게이트층의 측벽을 절연시키는방법.
- 제28항에 있어서,상기 제1 스페이서의 형성 전에, 상기 게이트층 위에 HTO 필름을 증착하는 단계를 더 포함하는 방법.
- 제28항에 있어서,상기 반도체 영역에 인접한 상기 옥사이드 필름 부분을 제거하기 위해, 상기주변 영역 트랜지스터내에 상기 드레인 및 소스 확산 영역을 형성하기 전에 상기 옥사이드 필름을 에칭하는 단계를 더 포함하는 방법.
- 제28항에 있어서,상기 제1 스페이서는 나이트라이드층을 증착 및 에칭함으로써 형성되는 - 여기서, 상기 나이트라이드층은 상기 콘택 홀 에칭에 대해 실질적인 저항성을 가짐 -방법.
- 제28항에 있어서,상기 제2 필름은 나이트라이트층을 증착함으로써 형성되는방법.
- 제32항에 있어서,상기 제2 필름의 일부는 상기 콘택 홀 에칭 동안에 제거되는방법.
- 제28항에 있어서,상기 제1 스페이서는 100 내지 700 옹스트롬 사이의 폭을 갖는방법.
- 메모리 어레이내에 비휘발성 메모리 셀 트랜지스터를 형성하고, 상기 메모리 어레이의 주변 영역내에 트랜지스터를 형성하는 방법에 있어서,반도체 영역상에 다수의 게이트층을 형성하는 단계;상기 메모리 셀 트랜지스터 및 상기 주변 영역내의 트랜지스터의 게이트층에 인접하게 제1 스페이서를 형성하는 단계;상기 제1 스페이서 위에 제2 필름을 증착하는 단계;상기 제2 필름 위에 제1 옥사이드 필름을 증착하는 단계;상기 주변 영역 트랜지스터내에 제1 드레인 및 소스 확산 영역을 형성하는 단계;상기 제1 옥사이드 필름 위에 제2 옥사이드 필름을 증착하는 단계;상기 주변 영역 트랜지스터내에 제2 드레인 및 소스 확산 영역을 형성하는 단계; 및상기 주변 및 메모리 어레이 트랜지스터의 드레인 또는 소스 영역에 대한 콘택 홀을 형성하기 위해 상기 제1 및 제2 옥사이드 필름을 마스킹 및 에칭하는 단계를 포함하고,여기서, 상기 제1 스페이서는 상기 콘택 홀 에칭에 대해 실질적인 저항성을 갖고, 상기 제1 스페이서는 상기 콘택 홀 에칭 후에 상기 메모리 어레이 트랜지스터 및 상기 주변 영역 트랜지스터내의 상기 게이트층의 측벽을 절연시키는방법.
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