JP2008166326A

JP2008166326A - 半導体装置の製造方法

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Publication number: JP2008166326A
Application number: JP2006350958A
Authority: JP
Inventors: Masatsugu Nakada; 将嗣中田
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2006-12-27
Filing date: 2006-12-27
Publication date: 2008-07-17

Abstract

【課題】厚さが異なる層間膜を一様にエッチングしてコンタクトホールを形成する。
【解決手段】［ａ］第１絶縁膜（８）の上層に第２絶縁膜（２１）を形成するステップと、
［ｂ］第１および第２絶縁膜（８）（２１）をエッチングして、第１開口部（２３）および第２開口部（２４）を形成するステップと、
［ｃ］第３絶縁膜（２５）を堆積して第１開口部（２３）と第２開口部（２４）とを埋めるステップと、
［ｄ］第３絶縁膜（２５）を第１開口部（２３）の底面が露出するまでエッチングするステップと、
［ｅ］第３絶縁膜（２５）および第１絶縁膜（８）をエッチングして、コンタクトホールを形成するステップによって半導体装置を製造する。
【選択図】図３Ｆ

Description

本発明は、半導体装置の製造方法に関する。

現在普及している半導体装置では、基板に形成される半導体素子と、その半導体素子の上に形成される金属配線とが、接続コンタクトによって接続されている。半導体装置の製造過程において、その接続コンタクトは、層間膜をエッチングすることによって形成されるコンタクトホールを、タングステンＣＶＤ等の技術によって埋め込むことで形成される。コンタクトホールを適切に形成する技術として、エッチング速度の比（選択比）が大きい異なる材料間でのエッチングが知られている。

半導体技術の進歩に伴って、膜厚の異なる層間膜にもコンタクトホールを形成することが可能となってきている（例えば、特許文献１参照。）。特許文献１（特開平５−３３５３０５号公報）に記載の技術は、エッチングする膜厚に差がある複数の箇所に、オーバーエッチングすることなくコンタクトホールを形成する方法を提供することを目的としている。

その目的を達成するために、特許文献１に記載の技術では、まず、Ｓｉ基板上のゲートポリＳｉが形成されていない領域にソースドレイン領域を形成している。次に、ＮＳＧ膜とＢＰＳＧ膜を形成した上にレジストを塗付し、大きさの異なる開口部を形成している。このとき、薄い膜厚のコンタクトホール形成領域に形成するレジストの開口部よりも、厚い膜厚のコンタクトホール形成領域に形成するレジスト開口部を大きく開口する。

そして、そのレジストをマスクとして薄い膜厚のコンタクトホール形成領域でのエッチングが完了するまで処理し、レジストを除去後、ＢＰＳＧ膜上全面に金属膜を堆積させる。その後、厚い膜厚のコンタクトホール形成領域に、所定大きさでＢＰＳＧ膜が露出するまで金属膜をエッチングし、その厚い膜厚のコンタクトホール形成領域に金属膜の側壁を形成する。そのうえで、厚い膜厚のコンタクトホール形成領域におけるエッチングが完了するまでＢＰＳＧ膜及びＮＳＧ膜をエッチングしコンタクトホールを形成している。

上述のように、従来のコンタクトホールの形成方法では、異なる材料の選択比を利用して所望の深さまでエッチングを行っている。近年の半導体製造工程では、窒化膜と酸化膜の選択比を利用する技術が知られている。

特開平５−３３５３０５号公報

エッチング速度が異なる材料を利用してコンタクトホールを形成する場合に、一方の材料に対するエッチング工程で、他方の材料が損傷することがある。例えば、酸化膜をエッチングしているときに、エッチングストッパーとして作用させている窒化膜が損傷してしまう場合がある。半導体装置の製造において、上述のような損傷に起因したオーバーエッチングが問題となってきた。

以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

上記課題を解決するために、以下の製造方法で半導体装置を製造することが好ましい。その半導体装置の製造方法は、基板（２）に形成され第１絶縁膜（８）で覆われた半導体素子（５）（６）に、コンタクトを形成する半導体装置の製造方法であって、以下の複数のステップの連鎖を含むものである。その複数のステップは、
［ａ］前記第１絶縁膜（８）の上層に第２絶縁膜（２１）を形成するステップと、
［ｂ］前記第１および第２絶縁膜（８）（２１）をエッチングして、第１開口部（２３）および第２開口部（２４）を形成するステップと、
［ｃ］第３絶縁膜（２５）を堆積して前記第１開口部（２３）と前記第２開口部（２４）とを埋めるステップと、
［ｄ］前記第３絶縁膜（２５）を前記第１開口部（２３）の底面が露出するまでエッチングするステップと、
［ｅ］前記第３絶縁膜（２５）と前記第１絶縁膜（８）とエッチングして、コンタクトホールを形成するステップを具備している。

本発明によると、ウェハ基板上に、コンタクトホールの深さが異なる領域が存在している場合であっても、そのウェハ基板を一様にエッチングしてコンタクトホールを形成することが可能である。

［第１実施形態］
以下に、図面を参照して本願発明の第１実施形態について説明を行う。第１実施形態における半導体装置１は、基板からの高さが異なる複数種類の半導体素子を備えている。第１実施形態では、その半導体装置の製造方法に対応して本願発明の説明を行っていく。図１は、本実施形態を適用する半導体装置１の構成を例示する断面図である。図１は、半導体装置１の製造工程において、上述の半導体素子の上層に層間膜８を形成した段階の断面を例示している。

図１を参照すると、本実施形態の半導体装置１は、不揮発性メモリ領域３とロジックトランジスタ領域４とを含んで構成されている。不揮発性メモリ領域３には、複数の不揮発性メモリ５が形成されている。ロジックトランジスタ領域４には、複数のロジックトランジスタ６が形成されている。不揮発性メモリ５は、ウェハ基板２の表面からの高さが第１素子高さＨ１である。ロジックトランジスタ６は、基板表面からの高さが第２素子高さＨ２である。

不揮発性メモリ５とロジックトランジスタ６との上層には第１窒化膜７が形成されている。その第１窒化膜７の上層には、層間膜８となる絶縁材料（例えば、シリコン酸化物）が構成されている。層間膜８は、その絶縁材料をＣＭＰ（Chemical Mechanical Polishing）によって、その表面を平坦化することによって構成される。図１に示されているように、本実施形態の半導体装置１において、
第１素子高さＨ１＞第２素子高さＨ２
である。本実施形態の半導体装置１は、基板表面からの高さが異なる半導体素子を混載させてＩＣを構成している。そのため、ＣＭＰによって平坦化を行なった場合でも、不揮発性メモリ領域３の層間膜８の膜厚と、ロジックトランジスタ領域４の層間膜８の膜厚とに差（膜厚差Ｌ１）が生じている。

図２は、本願発明の理解を容易にするために、不揮発性メモリ領域３とロジックトランジスタ領域４との間の領域を省略させた断面図である。図２を参照すると、不揮発性メモリ５は、コントロールゲート１１と、フローティングゲート１２と、第１ソース／ドレイン拡散層１３と、第２ソース／ドレイン拡散層１４とを含んで構成されている。また、ロジックトランジスタ６は、ゲート電極１５と、第３ソース／ドレイン拡散層１６とを含んで構成されている。

不揮発性メモリ領域３は、第１コンタクト形成領域１８を有し、ロジックトランジスタ領域４は、第２コンタクト形成領域１９を有している。第２コンタクト形成領域１９にコンタクトホールを形成する場合、その層間膜８の表面から第３ソース／ドレイン拡散層１６までエッチングを行うこととなる。この時の層間膜８をエッチングする深さは、第１深さＬ２である。第１コンタクト形成領域１８は、ロジックトランジスタ領域４の層間膜８よりも膜厚差Ｌ１だけ層間膜８の厚さが厚く形成されている。したがって、第１コンタクト形成領域１８にコンタクトホールを形成する場合、層間膜８をエッチングする深さは第２深さＬ３であり、
第２深さＬ３＝第１深さＬ２＋膜厚差Ｌ１
である。本実施形態の半導体装置の製造方法は、第１コンタクト形成領域１８と第２コンタクト形成領域１９とに同時的にエッチングして第１コンタクトホール２８と第２コンタクトホール２９とを形成するときに、第１窒化膜７の損傷を抑制しつつ、アンダーエッチングを防止することができる。

以下に、本実施形態の半導体装置の製造方法の動作を、図面を参照して説明する。図３Ａ〜図３Ｆは、本実施形態の半導体装置の製造方法の工程を例示する断面図である。図３Ａは、本実施形態の半導体装置の製造方法の第１工程を例示している。図３Ｂは、本実施形態の半導体装置の製造方法の第２工程を例示している。図３Ｃは、本実施形態の半導体装置の製造方法の第３工程を例示している。図３Ｄは、本実施形態の半導体装置の製造方法の第４工程を例示している。図３Ｅは、本実施形態の半導体装置の製造方法の第５工程を例示している。図３Ｆは、本実施形態の半導体装置の製造方法の第６工程を例示している。

図３Ａを参照すると、本実施形態の製造方法の第１工程において、層間膜８の上層に第２窒化膜２１を形成する。このとき、第２窒化膜２１の厚さが後の第６工程において除去される第１窒化膜７の厚さと同様になるようにすることが好ましい。さらに、その第２窒化膜２１の上層にレジスト２２を形成する。そして、第１コンタクト形成領域１８上部のレジスト２２に、第１コンタクトホール２８を形成するための開口部を構成する。また、第２コンタクト形成領域１９に対応する位置に、第２コンタクトホール２９を形成するための開口部を形成する。ここにおいて、第１コンタクトホール２８を形成するための開口部の幅を第１幅Ｗ１とし、第２コンタクトホール２９を形成するための開口部の幅を第２幅Ｗ２としたときに、
第１幅Ｗ１＞第２幅Ｗ２
となるように、それぞれのレジストパターンを形成する。

図３Ｂを参照すると、第２工程において、レジスト２２をマスクとして第２窒化膜２１をエッチングし、更にその下方の層間膜８をエッチングして第１開口部２３と第２開口部２４とを形成する。このとき、第２窒化膜２１と層間膜８との境界からの第１開口部２３の深さが、膜厚差Ｌ１と同様になるようにエッチングを行う。また、第２開口部２４に関しても、第２窒化膜２１と層間膜８との境界からの深さが膜厚差Ｌ１と同様になるようにエッチングを行う。

図３Ｃを参照すると、第３工程において、第２窒化膜２１の上層に酸化膜２５を形成する。酸化膜２５は、第１開口部２３と第２開口部２４とが埋まるだけの絶縁材料が堆積されることによって形成される。図３Ｃに示されているように、第３工程において、第１開口部２３の上層には、凹部を有するように絶縁材料が堆積される。その凹部は、酸化膜２５の表面からの深さが膜厚差Ｌ１と同様となるように絶縁材料を堆積することで形成される。換言すると、第１開口部２３に堆積される酸化膜２５の厚さは、第２窒化膜２１の上層に堆積される酸化膜２５の厚さと同等である。また、第３工程において、第２開口部２４は、ほぼ完全に埋められる。

上述のように、第１工程および第２工程において、第１開口部２３と第２開口部２４とを
第１幅Ｗ１＞第２幅Ｗ２
であるように形成する。この第１幅Ｗ１と第２幅Ｗ２の比と、堆積させる酸化膜２５の厚さを適切に設定することで、第１開口部２３の上部に酸化膜２５を形成するときの凹部を適切な大きさにすることができる。

図３Ｄを参照すると、第４工程において、レジスト２２をエッチバックして第１開口部２３の側壁にサイドウォール２６を形成する。このとき、第２開口部２４は、残留酸化材料２７によって埋められたままの状態を維持する。図３Ｄに示されているように、本実施形態の第４工程において、残留酸化材料２７の露出面は、第２窒化膜２１の表面と概ね同じ面内に構成されることが好ましい。

図３Ｅを参照すると、第５工程において、第２窒化膜２１をエッチングマスクとして作用させ、サイドウォール２６、残留酸化材料２７および層間膜８をエッチングする。第４工程で形成された第１開口部２３の底部から第１窒化膜７までの深さは、第１深さＬ２である。また、上述の残留酸化材料２７の表面から第１窒化膜７までの深さも第１深さＬ２である。したがって、図３Ｅに示されているように、第５工程において、実行されるエッチングの深さは、不揮発性メモリ領域３とロジックトランジスタ領域４とで共に
第１深さＬ２
となる。

そのため、第１コンタクトホール２８に対応する層間膜８のエッチングが完了するタイミングとほぼ同時に、第２コンタクトホール２９に対応する層間膜８のエッチングを完了することができる。図３Ｆを参照すると、第６工程において、第２窒化膜２１と第１窒化膜７とをエッチングによって取り除く。本実施形態において、第１窒化膜７と層間膜８の積層構造で形成された絶縁膜の上層に、第２窒化膜２１を形成し、更にその上層に層間膜８と同等のエッチング速度を有する酸化膜２５を形成している。上述したよう、第２窒化膜２１は第１窒化膜７と同様、もしくはそれより薄い厚さとなる膜厚で構成されている。これによって、第６工程で第１窒化膜７と第２窒化膜２１とを同時的に除去することが可能となる。その後、形成されたコンタクトホールに任意の材料によって接続コンタクトを構成する。
本実施形態の第６工程では、第１窒化膜７を除去するのと同時に、第２窒化膜２１を除去している。これによって、第６工程以降で形成される配線と層間膜８（酸化膜）との密着性に、第２窒化膜２１が何らかの影響を及ぼすことを抑制することができる。例えば、半導体製造プロセスにおいて、層間膜とその上層に構成される配線（例えば、ＡＬ配線）との密着性を考慮して、それらの間にバリア層を形成する場合がある。上述の第６工程で第２窒化膜２１を除去しておくことで、そのバリア層や配線の構成を変更することなく、コンタクトを適切に形成することができる。

上述のように、本実施形態の半導体装置の製造方法では、ウェハ基板上に、層間膜の膜厚が異なる領域が存在している場合であっても、そのウェハ基板を一様にエッチングしてコンタクトホールを形成することが可能である。近年の半導体装置の接続コンタクトに用いられる材料として、タングステン材料が知られている。タングステン材料をエッチバックしてサイドウォールを形成することは、非常に困難である。したがって、例えば、タングステン材料の接続コンタクトを上述した特許文献１の技術を適用して形成する場合に、その接続コンタクトが適切に形成することができない場合がある。

本実施形態の半導体装置の製造方法では、配線材料や接続コンタクト材料を用いることなくコンタクトホールを形成している。コンタクトホールが形成された後、接続コンタクトによって上層の配線層と下層の拡散層とを接続している。したがって、本実施形態の半導体装置に製造方法によって製造される半導体装置１は、接続コンタクトを構成するための材料に依存することなく半導体装置１を構成することが可能である。

［第２実施形態］
以下に、本願発明の第２実施形態について説明を行う。以下に述べる第２実施形態では、ＭＯＳトランジスタのゲート電極の上層の層間膜と、ソース／ドレイン拡散層の上層の層間膜とにコンタクトホールを形成する工程に、本願発明を適用する場合を例示する。また、以下の実施形態においては、ロジックトランジスタ領域４の任意のロジックトランジスタ６にコンタクトホールを形成する場合に対応して説明を行う。

図４は、本願発明の第２実施形態の動作の前半部分を例示する断面図である。図４の（ａ）は、第２実施形態の半導体装置の製造方法の第１工程を例示している。図４の（ｂ）は、第２実施形態の半導体装置の製造方法の第２工程を例示している。図４の（ｃ）は、第２実施形態の半導体装置の製造方法の第３工程を例示している。

図４の（ａ）を参照すると、第１工程において、層間膜８の上層に第２窒化膜２１を形成する。このとき、第２窒化膜２１の厚さが、後の第６工程において第１窒化膜７の厚さと同様になるようにすることが好ましい。さらに、その第２窒化膜２１の上層にレジスト２２を形成する。そして、レジスト２２のゲート電極１５に対応する位置を第３幅Ｗ３で開口する。また、第３ソース／ドレイン拡散層１６に対応する位置を第４幅Ｗ４で開口する。図４の（ａ）に示されているように、このとき、
第４幅Ｗ４＞第３幅Ｗ３
となるようにレジスト２２に開口部を形成する。

また、図４の（ａ）に示されているように、第２窒化膜２１と層間膜８との境界からゲート電極１５の上層の第１窒化膜７までの深さは第３深さＬ７である。また、第２窒化膜２１と層間膜８との境界から第３ソース／ドレイン拡散層１６の上層の第１窒化膜７までの深さは第４深さＬ８である。

図４の（ｂ）を参照すると、第２工程において、レジスト２２をマスクとして第２窒化膜２１をエッチングし、更にその下方の層間膜８をエッチングして第３開口部４１と第４開口部４２とを形成する。このとき、第２窒化膜２１と層間膜８との境界からの第３開口部４１の深さが、層間膜厚差Ｌ６と同様になるようにエッチングを行う。また、第４開口部４２に関しても、第２窒化膜２１と層間膜８との境界からの深さが層間膜厚差Ｌ６と同様になるようにエッチングを行う。

図４の（ｃ）を参照すると、第３工程において、第２窒化膜２１の上層に酸化膜２５を形成する。酸化膜２５は、第３開口部４１と第４開口部４２とが埋まるだけの絶縁材料が堆積されることによって形成される。図４の（ｃ）に示されているように、第３工程において、第４開口部４２の上層には、凹部を有するように絶縁材料が堆積される。その凹部は、酸化膜２５の表面からの深さが層間膜厚差Ｌ６と同様となるように絶縁材料を堆積することで形成される。また、第３工程において、第３開口部４１は、ほぼ完全に埋められる。

上述のように、第１工程および第２工程によって、第３開口部４１と第４開口部４２とを
第４幅Ｗ４＞第３幅Ｗ３
であるように形成する。この第３幅Ｗ３と第４幅Ｗ４の比と、堆積させる酸化膜２５の厚さとを適切に設定することで、第４開口部４２の上部に酸化膜２５を形成するときの凹部を所望な大きさにすることができる。

図５は、本願発明の第２実施形態の動作の後半部分を例示する断面図である。図５の（ａ）は、第２実施形態の半導体装置の製造方法の第４工程を例示している。図５の（ｂ）は、第２実施形態の半導体装置の製造方法の第５工程を例示している。図５の（ｃ）は、第２実施形態の半導体装置の製造方法の第６工程を例示している。

図５の（ａ）を参照すると、第４工程において、酸化膜２５をエッチバックして第４開口部４２の側壁にサイドウォール２６を形成する。このとき、第３開口部４１は、残留酸化材料２７によって埋められたままの状態を維持する。図５の（ａ）に示されているように、本実施形態の第４工程において、残留酸化材料２７の露出面は、第２窒化膜２１の表面と概ね同じ面内に構成されることが好ましい。

図５の（ｂ）を参照すると、第５工程において、第２窒化膜２１をエッチングストッパーとして作用させ、サイドウォール２６、残留酸化材料２７および層間膜８をエッチングする。第４工程で形成された第４開口部４２の底部から第１窒化膜７までの深さは、第３深さＬ７である。また、上述の残留酸化材料２７の表面から第１窒化膜７までの深さも第３深さＬ７である。したがって、図５の（ｂ）に示されているように、第５工程において、実行されるエッチングの深さは、ゲート電極１５の上層と第３ソース／ドレイン拡散層１６の上層とで共に第３深さＬ７となる。図５の（ｃ）を参照すると、第６工程において、第２窒化膜２１と第１窒化膜７とをエッチングによって取り除く。その後、形成されたコンタクトホールに任意の材料によって接続コンタクトを構成する。

上述のように、本願発明の第２実施形態は、第１の実施形態と同様に、ウェハ基板上でコンタクトホールの深さが異なる領域が存在している場合であっても、そのウェハ基板を一様にエッチングしてコンタクトホールを形成することが可能である。

［第３実施形態］
以下に、本願発明の第３実施形態について説明を行う。図６Ａ〜図６Ｆは、第３実施形態における半導体装置の製造方法の動作を例示する断面図である。図６Ａは、第３実施形態の半導体装置の製造方法の第１工程を例示している。図６Ｂは、第３実施形態の半導体装置の製造方法の第２工程を例示している。図６Ｃは、第３実施形態の半導体装置の製造方法の第３工程を例示している。図６Ｄは、第３実施形態の半導体装置の製造方法の第４工程を例示している。図６Ｅは、第３実施形態の半導体装置の製造方法の第５工程を例示している。図６Ｆは、第３実施形態の半導体装置の製造方法の第６工程を例示している。

第３実施形態において、半導体装置１は、ロジックトランジスタ６のゲート電極１５と第３ソース／ドレイン拡散層１６とを一つの接続コンタクトで接続するコンタクト（以下、共通コンタクト３３と呼ぶ。）を備えている。本願発明の半導体装置の製造方法の第３実施形態では、その共通コンタクト３３と第１コンタクトホール２８と同時的に形成する場合の動作を例示する。また、第３実施形態のロジックトランジスタ６は、ゲート電極１５の側面にサイドウォール３４を備えている。本願発明の半導体装置の製造方法の第３実施形態では、そのサイドウォール３４上層の第１窒化膜７を損傷させることなく共通コンタクトホール３３を形成する。

図６Ａを参照すると、第３実施形態の第１工程において、層間膜８の上層に第２窒化膜２１を形成する。このとき、第２窒化膜２１の厚さが後の第６工程において、第１窒化膜７の厚さと同様になるようにすることが好ましい。さらに、その第２窒化膜２１の上層にレジスト２２を形成する。その第１工程において、共通コンタクト形成領域３１を特定し、共通コンタクト形成領域３１の上層のレジスト２２に、第５幅Ｗ５を有する開口部を形成する。また、このとき、第１実施形態と同様に、第１コンタクト形成領域１８上部のレジスト２２に、第１コンタクトホール２８を形成するための開口部を構成する。ここにおいて、第１コンタクトホール２８を形成するための開口部の幅を第１幅Ｗ１とし、共通コンタクトホール３３を形成するための開口部の幅を第５幅Ｗ５としたときに、
第１幅Ｗ１＞第５幅Ｗ５
となるように、それぞれのレジストパターンを形成する。

図６Ｂを参照すると、第２工程において、レジスト２２をマスクとして第２窒化膜２１をエッチングし、更にその下方の層間膜８をエッチングして第１開口部２３と第３開口部３２とを形成する。このとき、第２窒化膜２１と層間膜８との境界からの第１開口部２３の深さが、膜厚差Ｌ１と同様になるようにエッチングを行う。また、第３開口部３２に関しても、第２窒化膜２１と層間膜８との境界からの深さが膜厚差Ｌ１と同様になるようにエッチングを行う。

図６Ｃを参照すると、第３工程において、第２窒化膜２１の上層に酸化膜２５を形成する。酸化膜２５は、第１開口部２３と第２開口部２４とが埋まるだけの絶縁材料が堆積されることによって形成される。図６Ｃに示されているように、第３工程において、第１開口部２３の上層には、凹部を有するように絶縁材料が堆積される。その凹部は、酸化膜２５の表面からの深さが膜厚差Ｌ１と同様となるように絶縁材料を堆積することで形成される。換言すると、第１開口部２３に堆積される酸化膜２５の厚さは、第２窒化膜２１の上層に堆積される酸化膜２５の厚さと同等である。また、第３工程において、第３開口部３２は、ほぼ完全に埋められる。

上述のように、第１工程および第２工程において、第１開口部２３と第３開口部３２とを
第１幅Ｗ１＞第５幅Ｗ５
であるように形成する。この第１幅Ｗ１と第２幅Ｗ２の比と、堆積させる酸化膜２５の厚さを適切に設定することで、第１開口部２３の上部に酸化膜２５を形成するときの凹部を適切な大きさにすることができる。

図６Ｄを参照すると、第４工程において第４工程において、レジスト２２をエッチバックして第１開口部２３の側壁にサイドウォール２６を形成する。このとき、第３開口部３２は、残留酸化材料２７によって埋められたままの状態を維持する。図６Ｄに示されているように、第３実施形態の第４工程において、残留酸化材料２７の露出面は、第２窒化膜２１の表面と概ね同じ面内に構成されることが好ましい。

図６Ｅを参照すると、第５工程において、第２窒化膜２１をエッチングマスクとして作用させ、サイドウォール２６、残留酸化材料２７および層間膜８をエッチングする。第４工程で形成された第１開口部２３の底部から第１窒化膜７までの深さは、第１深さＬ２である。また、上述の残留酸化材料２７の表面から第１窒化膜７までの深さも第１深さＬ２である。したがって、図６Ｅに示されているように、第５工程で実行されるエッチングの深さは、不揮発性メモリ領域３とロジックトランジスタ領域４とで共に
第１深さＬ２
となる。したがって、共通コンタクトホール３３に対応する層間膜８のエッチングと第１コンタクトホール２８に対応する層間膜８のエッチングとを、同時的に終了させることができる。図６Ｆを参照すると、第６工程において、第２窒化膜２１と第１窒化膜７とをエッチングによって取り除く。その後、形成されたコンタクトホールに任意の材料によって接続コンタクトを構成する。

上述のように、第３実施形態においても、第１、第２実施形態と同様に、適切なコンタクトホールを形成することが可能である。上述の複数の実施形態では、層間膜の膜厚に差がある場合であっても、オーバーエッチングやアンダーエッチングを抑制して、コンタクトホールを形成する場合に半導体装置に生じる不具合を低減させることが可能である。

以下に、本願発明の半導体装置の製造方法の作用効果を、図面を参照して説明する。図７は、本願発明の効果を示すために参照する比較図である。図７は、本願発明を適用しない場合の半導体装置１の断面構成を例示している。なお、図７は、本願発明の理解を容易にするために、第３実施形態に対応した半導体装置１の断面を例示している。

図７を参照すると、上述の実施形態で説明した半導体装置の製造方法を適用することなく第１コンタクトホール２８と共通コンタクトホール３３とを同時的に形成した場合、共通コンタクト形成領域３１の層間膜８が、第１コンタクト形成領域１８の層間膜８よりも早く取り除かれる。このとき、共通コンタクト形成領域３１の第１窒化膜７は、第１コンタクト形成領域１８の層間膜８のエッチングが完了するまで、プラズマにさらされることになる。この時間差に起因して、共通コンタクト形成領域３１の第１窒化膜７が損傷する場合がある。第１窒化膜７が損傷してしまうと、その第１窒化膜７を取り除く工程において、第１窒化膜７の下層のサイドウォール３４が損傷することがある。図７に示されているように、サイドウォール３４が損傷すると、共通コンタクトホール３３に接続コンタクトを形成したときにリーク領域３５が形成されてしまう。上述してきた本実施形態の半導体装置の製造方法によれば、このようなリーク領域３５を構成することなく、適切に共通コンタクトホール３３を形成することが可能となる。

図１は、本実施形態の半導体装置の断面図である。図２は、本実施形態の半導体装置の断面図である。図３Ａは、本願発明の半導体装置の製造方法の第１実施形態における、第１工程を例示する断面図である。図３Ｂは、本願発明の半導体装置の製造方法の第１実施形態における、第２工程を例示する断面図である。図３Ｃは、本願発明の半導体装置の製造方法の第１実施形態における、第３工程を例示する断面図である。図３Ｄは、本願発明の半導体装置の製造方法の第１実施形態における、第４工程を例示する断面図である。図３Ｅは、本願発明の半導体装置の製造方法の第１実施形態における、第５工程を例示する断面図である。図３Ｆは、本願発明の半導体装置の製造方法の第１実施形態における、第６工程を例示する断面図である。図４は、本願発明の半導体装置の製造方法の第２実施形態における、前半部分の工程を例示する断面図である。図５は、本願発明の半導体装置の製造方法の第２実施形態における、後半部分の工程を例示する断面図である。図６Ａは、本願発明の半導体装置の製造方法の第３実施形態における、第１工程を例示する断面図である。図６Ｂは、本願発明の半導体装置の製造方法の第３実施形態における、第２工程を例示する断面図である。図６Ｃは、本願発明の半導体装置の製造方法の第３実施形態における、第３工程を例示する断面図である。図６Ｄは、本願発明の半導体装置の製造方法の第３実施形態における、第４工程を例示する断面図である。図６Ｅは、本願発明の半導体装置の製造方法の第３実施形態における、第５工程を例示する断面図である。図６Ｆは、本願発明の半導体装置の製造方法の第３実施形態における、第６工程を例示する断面図である。図７は、本願発明の効果を説明するための比較図である。

符号の説明

１…半導体装置
２…ウェハ基板
３…不揮発性メモリ領域
４…ロジックトランジスタ領域
５…不揮発性メモリ
６…ロジックトランジスタ
７…第１窒化膜
８…層間膜
１１…コントロールゲート
１２…フローティングゲート
１３…第１ソース／ドレイン拡散層
１４…第２ソース／ドレイン拡散層
１５…ゲート電極
１６…第３ソース／ドレイン拡散層
１８…第１コンタクト形成領域
１９…第２コンタクト形成領域
２１…第２窒化膜
２２…レジスト
２３…第１開口部
２４…第２開口部
２５…酸化膜
２６…サイドウォール
２７…残留酸化材料
２８…第１コンタクトホール
２９…第２コンタクトホール
３１…共通コンタクト形成領域
３２…第３開口部
３３…共通コンタクトホール
３４…サイドウォール
３５…リーク領域
４１…第３開口部
４２…第４開口部
４３…第３コンタクトホール
４４…第４コンタクトホール
Ｈ１…第１素子高さ
Ｈ２…第２素子高さ
Ｌ１…膜厚差
Ｌ２…第１深さ
Ｌ３…第２深さ
Ｌ４…第１窒化膜厚
Ｌ５…第２窒化膜厚
Ｌ６…層間膜厚差
Ｌ７…第３深さ
Ｌ８…第４深さ
Ｗ１…第１幅
Ｗ２…第２幅
Ｗ３…第３幅
Ｗ４…第４幅
Ｗ５…第５幅

Claims

基板に形成され第１絶縁膜で覆われた半導体素子に、コンタクトを形成する半導体装置の製造方法であって、
（ａ）前記第１絶縁膜の上層に第２絶縁膜を形成するステップと、
（ｂ）前記第１および第２絶縁膜をエッチングして、第１開口部および第２開口部を形成するステップと、
（ｃ）第３絶縁膜を堆積して前記第１開口部と前記第２開口部とを埋めるステップと、
（ｄ）前記第３絶縁膜を前記第１開口部の底面が露出するまでエッチングするステップと、
（ｅ）前記第３絶縁膜および前記第１絶縁膜をエッチングして、コンタクトホールを形成するステップ
を具備する
半導体装置の製造方法。
請求項１に記載の半導体装置の製造方法において、
前記（ｂ）ステップは、
前記第１絶縁膜が、第１膜厚で形成される第１領域に前記第１開口部を形成するステップと、
前記第１絶縁膜が、前記第１膜厚よりも薄い第２膜厚で形成される第２領域に前記第２開口部を形成するステップと、
前記第１膜厚と前記第２膜厚との差を膜厚差とし、
前記膜厚差に対応する深さのエッチングを実行して前記第１開口部と前記第２開口部とを形成するステップ
を含む
半導体装置の製造方法。
基板に形成され第１絶縁膜で覆われた半導体素子に、コンタクトホールの深さの差が距離Ｌ１である第１および第２のコンタクトを形成する半導体装置の製造方法であって、
（ａ）前記第１絶縁膜の上層に第２絶縁膜を形成するステップと、
（ｂ）前記第１および第２絶縁膜をエッチングして、深さが前記距離Ｌ１となるように第１および第２開口部を形成するステップと、
（ｃ）前記基板全面に第３絶縁膜を堆積して前記第１開口部と前記第２開口部とを埋めるステップと、
（ｄ）前記第３絶縁膜を前記第２絶縁膜が露出するまで前記基板全面に対しエッチングするステップと、
（ｅ）前記第３絶縁膜および前記第１絶縁膜をエッチングして、第１および第２のコンタクトホールを同時に形成するステップ
を具備する
半導体装置の製造方法。
請求項３に記載の半導体装置の製造方法において、
前記（ｂ）ステップは、
前記第１絶縁膜が、第１膜厚で形成される第１領域に前記第１開口部を形成するステップと、
前記第１絶縁膜が、前記第１膜厚よりも薄い第２膜厚で形成される第２領域に前記第２開口部を形成するステップと
を含み、
前記第１膜厚と前記第２膜厚との差が前記距離Ｌ１である
半導体装置の製造方法。
請求項１から４の何れか１項に記載の半導体装置の製造方法において、
前記（ｄ）ステップは、
前記第２開口部に堆積している前記第３絶縁膜を除去することなく前記第１開口部の前記底辺を露出するステップ
を含む
半導体装置の製造方法。
請求項１から５の何れか１項に記載の半導体装置の製造方法において、
前記第１開口部の幅は、前記第２開口部の幅よりも大きい
半導体装置の製造方法。
請求項１から６の何れか１項に記載の半導体装置の製造方法であって、
前記（ｄ）ステップは、
前記第３絶縁膜を、前記第２絶縁膜が露出するまでエッチングして前記第１開口部の側壁にサイドウォールを形成するステップ
を含む
半導体装置の製造方法。
請求項１から７の何れか１項に記載の半導体装置の製造方法において、
前記第１絶縁膜と前記第３絶縁膜とのエッチングに対する選択比は小さく、
前記第２の絶縁膜と前記第１絶縁膜および前記第３絶縁膜とのエッチングに対する選択比は大きい、
半導体装置の製造方法。
請求項８に記載の半導体装置の製造方法において、
前記半導体素子は、
前記基板の表面からの高さが第１高さである第１半導体素子と、前記基板の前記表面からの高さが、前記第１高さよりも低い第２高さである第２半導体素子とを含み、
前記第１開口部は、前記第１半導体素子のソース／ドレイン拡散層の上に形成され、
前記第２開口部は、前記第２半導体素子のソース／ドレイン拡散層の上に形成される
半導体装置の製造方法。
請求項８に記載の半導体装置の製造方法において、
前記半導体素子は、
前記基板の表面からの高さが第１高さである第１半導体素子と、前記基板の前記表面からの高さが、前記第１高さよりも低い第２高さである第２半導体素子とを含み、
前記第１開口部は、前記第１半導体素子のソース／ドレイン拡散層の上に形成され、
前記第２開口部は、前記第２開口部に対応して構成される接続コンタクトが、前記第２半導体素子のゲート電極とソース／ドレイン拡散層とを共通接続するように形成される
半導体装置の製造方法。
請求項９または１０に記載の半導体装置の製造方法において、
前記第１半導体素子が、不揮発性半導体素子であり、
前記第２半導体素子が、ＭＯＳトランジスタである
半導体装置の製造方法。
請求項８に記載の半導体装置の製造方法において、
前記半導体素子はＭＯＳトランジスタを含み、
前記第１開口部を、前記ＭＯＳトランジスタのゲート電極の上方に形成し、
前記第２開口部を、前記ＭＯＳトランジスタのソース／ドレイン拡散層の上方に形成する
半導体装置の製造方法。
請求項１から１２の何れか１項に記載の半導体装置の製造方法において、
前記第１絶縁膜は、第１酸化膜であり、
前記第２絶縁膜は、第１窒化膜であり、
前記第３絶縁膜は、前記第１酸化膜と同等のエッチング速度を有する第２酸化膜である
半導体装置の製造方法。
請求項１３に記載の半導体装置の製造方法において、
前記半導体素子は第２窒化膜で覆われており、
前記（ｅ）ステップにおいては、
前記第３絶縁膜および前記第１絶縁膜をエッチングして、前記第２窒化膜を露出した後に、
前記第２窒化膜および前記第１窒化膜をエッチングして、第１コンタクトホールと第２コンタクトホールとを同時に形成する
半導体装置の製造方法。