JPH0258268A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0258268A JPH0258268A JP63209679A JP20967988A JPH0258268A JP H0258268 A JPH0258268 A JP H0258268A JP 63209679 A JP63209679 A JP 63209679A JP 20967988 A JP20967988 A JP 20967988A JP H0258268 A JPH0258268 A JP H0258268A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
- H10B99/22—Subject matter not provided for in other groups of this subclass including field-effect components
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
単一半導体基板に、バッファ・デコーダ等通常の単一ゲ
ート型の電界効果トランジスタをもって構成される回路
と、書き替え可能の記憶装置（以後、ＥＦＲＯＭと呼ぶ
）セルのようにスタックドゲート型の電界効果トランジ
スタをもって構成される回路とが設けられる半導体装置
及びその製造方法の改良に関し、 スタックドゲート型の電界効果トランジスタの電気的書
き込み機能を害することなく、通常の単一ゲート型の電
界効果トランジスタがホットキャリヤ効果にもとづく誤
動作をなすことを防止することを可能にする半導体装置
及びその製造方法を提供することを目的とし、 単一半導体基板に、スタックドゲート型電界効果トラン
ジスタと単一ゲート型電界効果トランジスタとが形成さ
れてなる半導体装置において、前記の単一ゲート型電界
効果トランジスタのソースとドレインとはその周辺部が
低不純物濃度とされるように構成される。
ート型の電界効果トランジスタをもって構成される回路
と、書き替え可能の記憶装置（以後、ＥＦＲＯＭと呼ぶ
）セルのようにスタックドゲート型の電界効果トランジ
スタをもって構成される回路とが設けられる半導体装置
及びその製造方法の改良に関し、 スタックドゲート型の電界効果トランジスタの電気的書
き込み機能を害することなく、通常の単一ゲート型の電
界効果トランジスタがホットキャリヤ効果にもとづく誤
動作をなすことを防止することを可能にする半導体装置
及びその製造方法を提供することを目的とし、 単一半導体基板に、スタックドゲート型電界効果トラン
ジスタと単一ゲート型電界効果トランジスタとが形成さ
れてなる半導体装置において、前記の単一ゲート型電界
効果トランジスタのソースとドレインとはその周辺部が
低不純物濃度とされるように構成される。
本発明は、単一半導体基板に、バッファ・デコーダ等通
常の単一ゲート型の電界効果トランジスタをもって構成
される回路と、書き替え可能の記憶装置（以後、ＥＰＲ
ＯＭと呼ぶ）セルのようにスタックドゲート型の電界効
果トランジスタをもって構成される回路とが設けられる
半導体装置及びその製造方法の改良に関する。特に、ス
タックドゲート型の電界効果トランジスタの電気的書き
込み機能を害することなく、通常の単一ゲート型の電界
効果トランジスタのホットキャリヤ効果にもとづく誤動
作をなすことを防止することを可能にする改良に関する
。
常の単一ゲート型の電界効果トランジスタをもって構成
される回路と、書き替え可能の記憶装置（以後、ＥＰＲ
ＯＭと呼ぶ）セルのようにスタックドゲート型の電界効
果トランジスタをもって構成される回路とが設けられる
半導体装置及びその製造方法の改良に関する。特に、ス
タックドゲート型の電界効果トランジスタの電気的書き
込み機能を害することなく、通常の単一ゲート型の電界
効果トランジスタのホットキャリヤ効果にもとづく誤動
作をなすことを防止することを可能にする改良に関する
。
スタックドゲート型電界効果トランジスタは、制御配線
と接続されているいわゆるコントロールゲートと重ねて
、しきい値電圧制御機能を有するスタックドゲートが設
けられており、このスタックドゲートにキャリヤを注入
しておくか否かをもって、その電界効果トランジスタの
しきい値電圧を制御することができる電界効果トランジ
スタであり、主としてＥＦＲＯＭに使用される。
と接続されているいわゆるコントロールゲートと重ねて
、しきい値電圧制御機能を有するスタックドゲートが設
けられており、このスタックドゲートにキャリヤを注入
しておくか否かをもって、その電界効果トランジスタの
しきい値電圧を制御することができる電界効果トランジ
スタであり、主としてＥＦＲＯＭに使用される。
ＥＦＲＯＭセルは、これを制御する制御回路とその人・
出力回路と共動して機能することとされており、これら
の制御回路や入・出力回路を構成する通常の電界効果ト
ランジスタと同一の半導体基板上に設けられる。ところ
で、通常の電界効果トランジスタは、ホットキャリヤ効
果にもとづく誤動作を防止するため、ソースとドレイン
との周辺部は低不純物濃度とする必要がある。
出力回路と共動して機能することとされており、これら
の制御回路や入・出力回路を構成する通常の電界効果ト
ランジスタと同一の半導体基板上に設けられる。ところ
で、通常の電界効果トランジスタは、ホットキャリヤ効
果にもとづく誤動作を防止するため、ソースとドレイン
との周辺部は低不純物濃度とする必要がある。
以下に、図面を参照しつ＼、同一半導体基板上にスタッ
クドゲート型電界効果トランジスタと通常の単一ゲート
型の電界効果トランジスタとが形成される半導体装置の
従来技術に係る製造方法について説明する。
クドゲート型電界効果トランジスタと通常の単一ゲート
型の電界効果トランジスタとが形成される半導体装置の
従来技術に係る製造方法について説明する。
第２図参照
周知の方法を使用して素子分離用のフィールド絶縁膜６
が形成されている一導電型、例えばｐ型のシリコン基板
１上に二酸化シリコン絶縁膜２を形成し、次いで、第１
の多結晶シリコンＮ３を形成する。
が形成されている一導電型、例えばｐ型のシリコン基板
１上に二酸化シリコン絶縁膜２を形成し、次いで、第１
の多結晶シリコンＮ３を形成する。
第３図参照
スタックドゲート型電界効果トランジスタＦ形成領域上
にレジスト層１７を形成し、４塩化炭素ガス等を使用し
たドライエツチングをなして単一ゲート型電界効果トラ
ンジスタＳ形成研域から第１の多結晶シリコン層３を除
去する。
にレジスト層１７を形成し、４塩化炭素ガス等を使用し
たドライエツチングをなして単一ゲート型電界効果トラ
ンジスタＳ形成研域から第１の多結晶シリコン層３を除
去する。
第４図参照
レジストＪ！１７を除去し、酸化して第１の多結晶シリ
コンｌ１ＩＳ上に第２の二酸化シリコン絶縁１１４を形
成し、全面に第２の多結晶シリコン層５を形成する。
コンｌ１ＩＳ上に第２の二酸化シリコン絶縁１１４を形
成し、全面に第２の多結晶シリコン層５を形成する。
第５図参照
レジスト層を形成し、これをパターニングして、スタッ
クドゲート型電界効果トランジスタＦのゲート電極と単
一ゲート型電界効果トランジスタＳのゲート電極との形
成領域上のみにレジスト層１８を形成する。
クドゲート型電界効果トランジスタＦのゲート電極と単
一ゲート型電界効果トランジスタＳのゲート電極との形
成領域上のみにレジスト層１８を形成する。
第６図参照
レジスト層Ｉ８をマスクとして４塩化炭素ガス等を使用
したドライエツチングをなし、第２の多結晶シリコン１
１１５を選択的に除去し、単一ゲート型電界効果トラン
ジスタＳのゲートｉｔ極１０を形成す第７図参照 レジスト層を形成し、パターニングして単一ゲート型電
界効果トランジスタＳ上にレジスト層Ｉ９を形成し、レ
ジスト層Ｉ８と１９とをマスクとして、４フツ化炭素ガ
ス等を使用して第２の二酸化シリコン絶縁膜４をドライ
エツチングし、次いで、４塩化炭素ガス等を使用して第
１の多結晶シリコンＮ３をドライエツチングし、第１の
多結晶シリコン層３と第２の二酸化シリコン絶縁膜４と
第２の多結晶シリコン層５とよりなるスタックドゲート
型電界効果トランジスタＦのゲート［極９を形成する。
したドライエツチングをなし、第２の多結晶シリコン１
１１５を選択的に除去し、単一ゲート型電界効果トラン
ジスタＳのゲートｉｔ極１０を形成す第７図参照 レジスト層を形成し、パターニングして単一ゲート型電
界効果トランジスタＳ上にレジスト層Ｉ９を形成し、レ
ジスト層Ｉ８と１９とをマスクとして、４フツ化炭素ガ
ス等を使用して第２の二酸化シリコン絶縁膜４をドライ
エツチングし、次いで、４塩化炭素ガス等を使用して第
１の多結晶シリコンＮ３をドライエツチングし、第１の
多結晶シリコン層３と第２の二酸化シリコン絶縁膜４と
第２の多結晶シリコン層５とよりなるスタックドゲート
型電界効果トランジスタＦのゲート［極９を形成する。
第８図参照
レジスト層１９を除去し、ｎ型の不純物ヒ素等を最初は
低濃度にイオン注入し、次いで、それよりも浅く、ｎ型
の不純物ヒ素等を高濃度にイオン注入し、周辺部に低不
純物濃度領域１２を存するソース・ドレインＩＩを形成
する。
低濃度にイオン注入し、次いで、それよりも浅く、ｎ型
の不純物ヒ素等を高濃度にイオン注入し、周辺部に低不
純物濃度領域１２を存するソース・ドレインＩＩを形成
する。
第９図参照
周知の方法を使用して、全面に二酸化シリコン膜２０を
形成し、ソース・ドレイン電極用開口を形成した後、ア
ルミニウム膜を形成し、これをパターニングしてソース
・ドレインｔＦｉ１６を形成する。
形成し、ソース・ドレイン電極用開口を形成した後、ア
ルミニウム膜を形成し、これをパターニングしてソース
・ドレインｔＦｉ１６を形成する。
［発明が解決しようとする課題］
上記の工程をもって製造された従来技術に係る半導体装
置は、単一ゲート型電界効果トランジスタＳのみでなく
、スタックドゲート型電界効果トランジスタＦにもソー
ス・ドレイン１１の周辺部に低不純物濃度領域１２が不
可避的に形成されるので、スタックドゲート型電界効果
トランジスタＦのドレイン近傍の電界強度が緩和され、
ホットキャリヤの発生が抑制されるので、ＥＦＲＯＭの
電気的書き込み機能が阻害される。単一ゲート型電界効
果トランジスタＳのみに低不純物濃度領域１２を有する
二重拡散構造が形成できればこの問題は解決するわけで
あるが、このような構成は未だ知られていない。
置は、単一ゲート型電界効果トランジスタＳのみでなく
、スタックドゲート型電界効果トランジスタＦにもソー
ス・ドレイン１１の周辺部に低不純物濃度領域１２が不
可避的に形成されるので、スタックドゲート型電界効果
トランジスタＦのドレイン近傍の電界強度が緩和され、
ホットキャリヤの発生が抑制されるので、ＥＦＲＯＭの
電気的書き込み機能が阻害される。単一ゲート型電界効
果トランジスタＳのみに低不純物濃度領域１２を有する
二重拡散構造が形成できればこの問題は解決するわけで
あるが、このような構成は未だ知られていない。
本発明の目的は、この欠点を解消することにあり、スタ
ックドゲート型の電界効果トランジスタの電気的書き込
み機能を害することなく、通常の単一ゲート型の電界効
果トランジスタがホットキャリヤ効果にもとづく誤動作
をなすことを防止することを可能にする半導体装置及び
その製造方法を提供することにある。
ックドゲート型の電界効果トランジスタの電気的書き込
み機能を害することなく、通常の単一ゲート型の電界効
果トランジスタがホットキャリヤ効果にもとづく誤動作
をなすことを防止することを可能にする半導体装置及び
その製造方法を提供することにある。
〔課題を解決するための手段）
上記の目的は、単一半導体基板（１）に、スタックドゲ
ート型電界効果トランジスタ（Ｆ）と単一ゲート型電界
効果トランジスタ（Ｓ）とが形成されてなる半導体装置
において、前記の単一ゲート型電界効果トランジスタ（
Ｓ）のソースとドレインとはその周辺部が低不純物濃度
とされてなる半導体装置によって達成される。
ート型電界効果トランジスタ（Ｆ）と単一ゲート型電界
効果トランジスタ（Ｓ）とが形成されてなる半導体装置
において、前記の単一ゲート型電界効果トランジスタ（
Ｓ）のソースとドレインとはその周辺部が低不純物濃度
とされてなる半導体装置によって達成される。
また、その製造は下記いずれの方法によっても達成され
る。
る。
第１の方法は、一導電型の半導体基板（１）上のスタッ
クドゲート型電界効果トランジスタ（Ｆ）形成領域と単
一ゲート型電界効果トランジスタ（Ｓ）形成領域とに第
１の絶縁ＪＩ＊（２）を形成し、この第１の絶縁膜（２
）上に第１の多結晶シリコン層（３）を形成し、前記の
スタックドゲート型電界効果トランジスタ（Ｆ）形成領
域と前記の単一ゲート型電界効果トランジスタ（Ｓ）の
ゲート電極形成領域とを除く領域から前記の第１の多結
晶シリコン層（３）を除去して前記の単一ゲート型電界
効果トランジスタ（Ｓ）のゲー）１ｔ８ｉ （１０）を
形成し、反対導電型の不純物を低濃度に導入して前記の
単一ゲート型電界効果トランジスタ（Ｓ）の低不純物濃
度領域（１２）を形成し、前記の第１の多結晶シリコン
層（３）上に第２の絶縁膜（４）を形成し、全面に第２
の多結晶シリコン層（５）を形成し、前記のスタックド
ゲート型電界効果トランジスタ（Ｆ）のゲー）［極形成
饋域を除く鎮域から前記の第２の多結晶シリコンＮ（５
）を除去し、次いで、前記のスタックドゲート型電界効
果トランジスタ（Ｆ）形成領域のゲートｉ極形成領域を
除く領域から前記の第１の多結晶シリコン層（３）と前
記の第２の絶縁膜（４）とを除去して前記のスタックド
ゲート型電界効果トランジスタ（Ｆ）のゲート電極（９
）を形成し、反対導電型不純物を高濃度に導入してソー
ス・ドレイン（１１）を形成する方法である。
クドゲート型電界効果トランジスタ（Ｆ）形成領域と単
一ゲート型電界効果トランジスタ（Ｓ）形成領域とに第
１の絶縁ＪＩ＊（２）を形成し、この第１の絶縁膜（２
）上に第１の多結晶シリコン層（３）を形成し、前記の
スタックドゲート型電界効果トランジスタ（Ｆ）形成領
域と前記の単一ゲート型電界効果トランジスタ（Ｓ）の
ゲート電極形成領域とを除く領域から前記の第１の多結
晶シリコン層（３）を除去して前記の単一ゲート型電界
効果トランジスタ（Ｓ）のゲー）１ｔ８ｉ （１０）を
形成し、反対導電型の不純物を低濃度に導入して前記の
単一ゲート型電界効果トランジスタ（Ｓ）の低不純物濃
度領域（１２）を形成し、前記の第１の多結晶シリコン
層（３）上に第２の絶縁膜（４）を形成し、全面に第２
の多結晶シリコン層（５）を形成し、前記のスタックド
ゲート型電界効果トランジスタ（Ｆ）のゲー）［極形成
饋域を除く鎮域から前記の第２の多結晶シリコンＮ（５
）を除去し、次いで、前記のスタックドゲート型電界効
果トランジスタ（Ｆ）形成領域のゲートｉ極形成領域を
除く領域から前記の第１の多結晶シリコン層（３）と前
記の第２の絶縁膜（４）とを除去して前記のスタックド
ゲート型電界効果トランジスタ（Ｆ）のゲート電極（９
）を形成し、反対導電型不純物を高濃度に導入してソー
ス・ドレイン（１１）を形成する方法である。
第２の方法は、一導電型の半導体基板（１）上のスタッ
クドゲート型電界効果トランジスタ（Ｆ）形成領域と単
一ゲート型電界効果トランジスタ（Ｓ）形成領域とに第
１の絶縁膜（２）を形成し、この第１の絶縁膜（２）上
に第１の多結晶シリコン層（３）を形成し、前記の単一
ゲート型電界効果トランジスタ（Ｓ）形成領域から前記
の第１の多結晶シリコン層（３）を除去し、前記の第１
の多結晶シリコン層（３）上に第２の絶＆１ｌｌｌ（４
）を形成し、全面に第２の多結晶シリコン層（５）を形
成し、スタックドゲート型電界効果トランジスタ（Ｆ）
のゲート電極と単一ゲート型電界効果トランジスタ（Ｓ
）のゲート電極との形成領域を除く領域から前記の第２
の多結晶シリコン層（５）を除去して前記の単一ゲート
型電界効果トランジスタ（Ｓ）のゲート電極（ｌＯ）を
形成し、反対導電型の不純物を低濃度に導入して前記の
単一ゲート型電界効果トランジスタ（Ｓ）の低不純物濃
度領域（１２）を形成し、前記の第１の多結晶シリコン
層（３）と前記の第２の絶縁膜（４）とをスタックドゲ
ート型電界効果トランジスタ（Ｆ）のゲート電極形成領
域を除く領域から除去して前記のスタックドゲート型電
界効果トランジスタ（Ｆ）のゲート電極（９）を形成し
、反対導電型の不純物を高濃度に導入してソース・ドレ
イン（１１）を形成する方法である。
クドゲート型電界効果トランジスタ（Ｆ）形成領域と単
一ゲート型電界効果トランジスタ（Ｓ）形成領域とに第
１の絶縁膜（２）を形成し、この第１の絶縁膜（２）上
に第１の多結晶シリコン層（３）を形成し、前記の単一
ゲート型電界効果トランジスタ（Ｓ）形成領域から前記
の第１の多結晶シリコン層（３）を除去し、前記の第１
の多結晶シリコン層（３）上に第２の絶＆１ｌｌｌ（４
）を形成し、全面に第２の多結晶シリコン層（５）を形
成し、スタックドゲート型電界効果トランジスタ（Ｆ）
のゲート電極と単一ゲート型電界効果トランジスタ（Ｓ
）のゲート電極との形成領域を除く領域から前記の第２
の多結晶シリコン層（５）を除去して前記の単一ゲート
型電界効果トランジスタ（Ｓ）のゲート電極（ｌＯ）を
形成し、反対導電型の不純物を低濃度に導入して前記の
単一ゲート型電界効果トランジスタ（Ｓ）の低不純物濃
度領域（１２）を形成し、前記の第１の多結晶シリコン
層（３）と前記の第２の絶縁膜（４）とをスタックドゲ
ート型電界効果トランジスタ（Ｆ）のゲート電極形成領
域を除く領域から除去して前記のスタックドゲート型電
界効果トランジスタ（Ｆ）のゲート電極（９）を形成し
、反対導電型の不純物を高濃度に導入してソース・ドレ
イン（１１）を形成する方法である。
（作用〕
同一半導体層にスタックドゲート型電界効果トランジス
タと単一ゲート型電界効果トランジスタとが形成される
場合に、スタックドゲート型電界効果トランジスタのソ
ース・ドレインには二重拡散がなされず、したがって、
電気的書き込み特性がよく、一方、単一ゲート型電界効
果トランジス夕のソース・ドレインには二重拡散がなさ
れてホットキャリヤによる誤動作が防止されるという異
なった構造が要求される。
タと単一ゲート型電界効果トランジスタとが形成される
場合に、スタックドゲート型電界効果トランジスタのソ
ース・ドレインには二重拡散がなされず、したがって、
電気的書き込み特性がよく、一方、単一ゲート型電界効
果トランジス夕のソース・ドレインには二重拡散がなさ
れてホットキャリヤによる誤動作が防止されるという異
なった構造が要求される。
本発明においては、上記の新規な構造を容易に実現する
製造方法として、上記の２つの相互に異なる製造方法を
完成して上記の新規な構造を実現した。
製造方法として、上記の２つの相互に異なる製造方法を
完成して上記の新規な構造を実現した。
以下、図面を参照しつ＼、本発明の半導体装置及びその
製造方法に係る二つの実施例について説明する。
製造方法に係る二つの実施例について説明する。
】」：匠
第１ａ図参照
例えばＰ型のシリコン基板１上に、周知の方法を使用し
て素子分離用のフィールド絶縁膜６を形成し、全面を酸
化して二酸化シリコン絶縁膜２を形成し、次いで、ＣＶ
Ｄ法等を使用して第１の多結晶シリコン１１３を形成す
る。
て素子分離用のフィールド絶縁膜６を形成し、全面を酸
化して二酸化シリコン絶縁膜２を形成し、次いで、ＣＶ
Ｄ法等を使用して第１の多結晶シリコン１１３を形成す
る。
第１ｂ図参照
全面にレジスト層を形成し、これをバターニングしてス
タックドゲート型電界効果トランジスタＦ形成領域上と
、単一ゲート型電界効果トランジスタＳのゲート電極形
成領域上とにレジスト層１３を形成する。
タックドゲート型電界効果トランジスタＦ形成領域上と
、単一ゲート型電界効果トランジスタＳのゲート電極形
成領域上とにレジスト層１３を形成する。
第１ｃ図参照
レジスト層１３をマスクとして、４塩化炭素ガス等を使
用して第１の多結晶シリコン層３を選択的にドライエツ
チングし、単一ゲート型電界効果トランジスタＳのゲー
ト電極１０を形成する。
用して第１の多結晶シリコン層３を選択的にドライエツ
チングし、単一ゲート型電界効果トランジスタＳのゲー
ト電極１０を形成する。
第１ｄ図参照
レジスト層１３を除去し、ヒ素等のｎ型不純物を低濃度
にイオン注入して単一ゲート型電界効果トランジスタＳ
のソース・ドレイン領域に低不純物濃度領域１２を形成
する。
にイオン注入して単一ゲート型電界効果トランジスタＳ
のソース・ドレイン領域に低不純物濃度領域１２を形成
する。
第１ｅ図参照
酸化して第１の多結晶シリコン層３とゲート型８ｉｌｏ
とに第２の二酸化シリコン絶縁膜４を形成し、次いで、
全面に第２の多結晶シリコン層５を形成する。
とに第２の二酸化シリコン絶縁膜４を形成し、次いで、
全面に第２の多結晶シリコン層５を形成する。
第１ｆ図参照
全面にレジスト層を形成してこれをパターニングし、ス
タックドゲート型電界効果トランジスタＦのゲートｉ掻
形成ｓ頁域にレジスト層１４を形成する。
タックドゲート型電界効果トランジスタＦのゲートｉ掻
形成ｓ頁域にレジスト層１４を形成する。
第１ｇ図参照
レジスト層１４をマスクとして、４塩化炭素ガス等を使
用して、第２の多結晶シリコン層５を選択的にドライエ
ツチングをなした後、全面にレジスト１５を形成してこ
れをバターニングし、単一ゲート型電界効果トランジス
タＳ形成碩域にレジスト層１５を形成する。
用して、第２の多結晶シリコン層５を選択的にドライエ
ツチングをなした後、全面にレジスト１５を形成してこ
れをバターニングし、単一ゲート型電界効果トランジス
タＳ形成碩域にレジスト層１５を形成する。
第１ｈ図参照
レジスト層１４と１５とをマスクとして、４フツ化炭素
ガス等を使用してスタックドゲート型電界効果トランジ
スタＦ形成領域の二酸化シリコン絶縁膜４をドライエン
チングし、次いで、４塩化炭素ガス等を使用して第１の
多結晶シリコン層３を選択的にドライエツチングをなし
第１の多結晶シリコンＮ３と第２の二酸化シリコン絶縁
膜４と第２の多結晶シリコン層５とからなるスタックド
ゲート型電界効果トランジスタＦのゲート１ｔ８ｉｉ９
を形成する。
ガス等を使用してスタックドゲート型電界効果トランジ
スタＦ形成領域の二酸化シリコン絶縁膜４をドライエン
チングし、次いで、４塩化炭素ガス等を使用して第１の
多結晶シリコン層３を選択的にドライエツチングをなし
第１の多結晶シリコンＮ３と第２の二酸化シリコン絶縁
膜４と第２の多結晶シリコン層５とからなるスタックド
ゲート型電界効果トランジスタＦのゲート１ｔ８ｉｉ９
を形成する。
第１ｉ図参照
レジスト層１４とレジスト層１５とを除去し、ゲートを
極９と１０とをマスクとしヒ素等のｎ型不純物を高濃度
にイオン注入してソース・ドレイン１１を形成する。
極９と１０とをマスクとしヒ素等のｎ型不純物を高濃度
にイオン注入してソース・ドレイン１１を形成する。
第１ｊ図参照
引き続き、周知の方法を使用して全面に二酸化シリコン
膜を形成し、ソース・ドレイン電極用開口を形成した後
、全面にアルミニウム膜を形成してこれをパターニング
し、ソース・ドレイン’ｘｉ１６を形成する。スタック
ドゲート型電界効果トランジスタＦのソース・ドレイン
１１は単一不純物濃度をもって構成されるため、電気的
書き込み機能が阻害されず、一方、単一ゲート型電界効
果トランジスタＳのソース・ドレイン１１は周辺部が低
不純物濃度領域１２をもって囲まれた二重拡散構造とな
るため、ホットキャリヤによる誤動作は防止される。
膜を形成し、ソース・ドレイン電極用開口を形成した後
、全面にアルミニウム膜を形成してこれをパターニング
し、ソース・ドレイン’ｘｉ１６を形成する。スタック
ドゲート型電界効果トランジスタＦのソース・ドレイン
１１は単一不純物濃度をもって構成されるため、電気的
書き込み機能が阻害されず、一方、単一ゲート型電界効
果トランジスタＳのソース・ドレイン１１は周辺部が低
不純物濃度領域１２をもって囲まれた二重拡散構造とな
るため、ホットキャリヤによる誤動作は防止される。
１１±
第１に図参照
例えばＰ型のシリコン基板Ｉ上に、周知の方法を使用し
て素子分離用のフィールド絶縁膜６を形成し、全面を酸
化して二酸化シリコン絶縁膜２を形成し、次いで、ＣＶ
Ｄ法等を使用して第１の多結晶シリコン層３を形成する
。
て素子分離用のフィールド絶縁膜６を形成し、全面を酸
化して二酸化シリコン絶縁膜２を形成し、次いで、ＣＶ
Ｄ法等を使用して第１の多結晶シリコン層３を形成する
。
第１ｐ図参照
全面にレジスト層を形成し、これをパターニングしてス
タックドゲート型電界効果トランンスタＦ形成領域上に
レジスト層１７を形成する。
タックドゲート型電界効果トランンスタＦ形成領域上に
レジスト層１７を形成する。
第１ｍ図参照
レジスト層１７をマスクとして、４塩化炭素ガス等を使
用して第１の多結晶シリコンＮ３を選択的にドライエツ
チングし、単一ゲート型電界効果トランジスタＳ形成領
域から除去する。
用して第１の多結晶シリコンＮ３を選択的にドライエツ
チングし、単一ゲート型電界効果トランジスタＳ形成領
域から除去する。
第１ｎ図参照
酸化して第１の多結晶シリコン層３上に第２の二酸化シ
リコン絶！！ｌｌ＋を形成し、次いで、ＣＶＤ法等を使
用して全面に第２の多結晶シリコンＮ５を形成する。
リコン絶！！ｌｌ＋を形成し、次いで、ＣＶＤ法等を使
用して全面に第２の多結晶シリコンＮ５を形成する。
第１ｐ図参照
レジスト層を形成し、これをパターニングしてスタック
ドゲート型電界効果トランジスタＦのゲー電極と単一ゲ
ート型電界効果トランジスタＳのゲート１ｉ８ｉとの形
成領域にレジスト層１８を形成する。
ドゲート型電界効果トランジスタＦのゲー電極と単一ゲ
ート型電界効果トランジスタＳのゲート１ｉ８ｉとの形
成領域にレジスト層１８を形成する。
第１ｑ図参照
レジストＮＩ８をマスクとして、４塩化炭素ガス等を使
用して、第２の多結晶シリコン層５を選択的にドライエ
ツチングして単一ゲート型電界効果トランジスタＳのゲ
ート電極ＩＯを形成し、ヒ素等のｎ型不純物を低濃度に
イオン注入して低不純物濃度領域１２を形成する。
用して、第２の多結晶シリコン層５を選択的にドライエ
ツチングして単一ゲート型電界効果トランジスタＳのゲ
ート電極ＩＯを形成し、ヒ素等のｎ型不純物を低濃度に
イオン注入して低不純物濃度領域１２を形成する。
第１ｒ図参照
レジストＮを形成し、これをパターニングして単一ゲー
ト型電界効果トランジスタＳ形成顛域にレジスト層１９
を形成する。
ト型電界効果トランジスタＳ形成顛域にレジスト層１９
を形成する。
第１ｓ図参照
レジスト層１８と１９とをマスクとして、４フフ化炭素
ガス等を使用して第２の二酸化シリコン絶縁１！９４を
ドライエツチングし、次いで、４塩化炭素ガス等を使用
して第１の多結晶シリコン層３をドライエツチングし、
第１の多結晶シリコン層３と第２の二酸化シリコン絶縁
Ｍ１４と第２の多結晶シリコンｌ１Ｉ５とからなるスタ
ックドゲート型電界効果トランジスタＦのゲート電極９
を形成する。
ガス等を使用して第２の二酸化シリコン絶縁１！９４を
ドライエツチングし、次いで、４塩化炭素ガス等を使用
して第１の多結晶シリコン層３をドライエツチングし、
第１の多結晶シリコン層３と第２の二酸化シリコン絶縁
Ｍ１４と第２の多結晶シリコンｌ１Ｉ５とからなるスタ
ックドゲート型電界効果トランジスタＦのゲート電極９
を形成する。
第１を図参照
レジスト層１８と１９とを除去し、全面に二酸化シリコ
ン絶縁［２０を形成した後、ヒ素等のｎ型不純物を低不
純物濃度領域１２よりも浅くイオン注入してソース・ド
レイン１１を形成する。
ン絶縁［２０を形成した後、ヒ素等のｎ型不純物を低不
純物濃度領域１２よりも浅くイオン注入してソース・ド
レイン１１を形成する。
第１ｊ図再参照
周知の方法を使用して、ソース・ドレイン電極用開口を
形成し、全面にアルミニウム膜を形成し、これをパター
ニングしてソース・ドレイン１ｉ極１６を形成する。ス
タックドゲート型電界効果トランジスタＦのソース・ド
レイン１１は単一不純物濃度をもって構成されるため、
電気的書き込み機能が阻害されず、一方、単一ゲート型
電界効果トランジスタＳのソース・ドレイン１１は周辺
部が低不純物濃度領域１２をもって囲まれた二重拡散Ｉ
ｌ遣となるため、ホットキャリヤによる誤動作は防止さ
れる。
形成し、全面にアルミニウム膜を形成し、これをパター
ニングしてソース・ドレイン１ｉ極１６を形成する。ス
タックドゲート型電界効果トランジスタＦのソース・ド
レイン１１は単一不純物濃度をもって構成されるため、
電気的書き込み機能が阻害されず、一方、単一ゲート型
電界効果トランジスタＳのソース・ドレイン１１は周辺
部が低不純物濃度領域１２をもって囲まれた二重拡散Ｉ
ｌ遣となるため、ホットキャリヤによる誤動作は防止さ
れる。
以上説明せるとおり、本発明に係る半導体！ｉＩ！ｔＨ
及びその製造方法においては、スタックドゲート型電界
効果トランジスタのゲート１ｔｉの形成のために、スタ
ックドゲート型電界効果トランジスタ形成１１域に形成
される第１の多結晶シリコン層をマスクとして、単一ゲ
ート型電界効果トランジスタのソース・ドレイン形成領
域のみに低不純物濃度’ｐＪＩＪ４が形成される。その
結果、スタックドゲート型電界効果トランジスタは低不
純物濃度領域のない単一不純物濃度のソース・ドレイン
をもって構成されるので、電気的書き込み機能が阻害さ
れることがなく、また、単一ゲート型電界効果トランジ
スタは低不純物濃度領域を有する二重拡散構造のソース
・ドレインをもって構成されるので、ホントキャリヤに
よる誤動作が防止される。
及びその製造方法においては、スタックドゲート型電界
効果トランジスタのゲート１ｔｉの形成のために、スタ
ックドゲート型電界効果トランジスタ形成１１域に形成
される第１の多結晶シリコン層をマスクとして、単一ゲ
ート型電界効果トランジスタのソース・ドレイン形成領
域のみに低不純物濃度’ｐＪＩＪ４が形成される。その
結果、スタックドゲート型電界効果トランジスタは低不
純物濃度領域のない単一不純物濃度のソース・ドレイン
をもって構成されるので、電気的書き込み機能が阻害さ
れることがなく、また、単一ゲート型電界効果トランジ
スタは低不純物濃度領域を有する二重拡散構造のソース
・ドレインをもって構成されるので、ホントキャリヤに
よる誤動作が防止される。
第１ａ〜第１ｊ図は、本発明の第１実施例に係る半導体
装置の工程図である。 第１に〜第１ｎ図、第１Ｐ〜第ｉｔ図は、本発明の第２
実施例に係る半導体装置の工程図である。 第２〜第９図は、従来技術に係る半導体装置の工程図で
ある。 １０・ ・ ・ １１・ ・ ・ １２・ ・ ・ １３．１４． １６・ ・ ・ ２０・ ・ ・ 夕のゲート電極、 単一ゲート型電界効果トランジスタのゲート電極、 ソース・ドレイン、 低不純物濃度領域、 １５．１７．１８．１９・・・レジスト層、ソース・ド
レイン電極、 二酸化シリコン絶縁膜。
装置の工程図である。 第１に〜第１ｎ図、第１Ｐ〜第ｉｔ図は、本発明の第２
実施例に係る半導体装置の工程図である。 第２〜第９図は、従来技術に係る半導体装置の工程図で
ある。 １０・ ・ ・ １１・ ・ ・ １２・ ・ ・ １３．１４． １６・ ・ ・ ２０・ ・ ・ 夕のゲート電極、 単一ゲート型電界効果トランジスタのゲート電極、 ソース・ドレイン、 低不純物濃度領域、 １５．１７．１８．１９・・・レジスト層、ソース・ド
レイン電極、 二酸化シリコン絶縁膜。
Claims (1)
- 【特許請求の範囲】 ［１］単一半導体基板（１）に、スタックドゲート型電
界効果トランジスタ（Ｆ）と単一ゲート型電界効果トラ
ンジスタ（Ｓ）とが形成されてなる半導体装置において
、 前記単一ゲート型電界効果トランジスタ（Ｓ）のみ低不
純物濃度領域を有する二重拡散構造のソース・ドレイン
をもって構成される。 ことを特徴とする半導体装置。 ［２］一導電型の半導体基板（１）上のスタックドゲー
ト型電界効果トランジスタ（Ｆ）形成領域と単一ゲート
型電界効果トランジスタ（Ｓ）形成領域とに第１の絶縁
膜（２）を形成し、 該第１の絶縁膜（２）上に第１の多結晶シリコン層（３
）を形成し、 前記スタックドゲート型電界効果トランジスタ（Ｆ）形
成領域と前記単一ゲート型電界効果トランジスタ（Ｓ）
のゲート電極形成領域とを除く領域から前記第１の多結
晶シリコン層（３）を除去して前記単一ゲート型電界効
果トランジスタ（Ｓ）のゲート電極（１０）を形成し、 反対導電型の不純物を低濃度に導入して前記単一ゲート
型電界効果トランジスタ（Ｓ）の低不純物濃度領域（１
２）を形成し、 前記第１の多結晶シリコン層（３）上に第２の絶縁膜（
４）を形成し、 全面に第２の多結晶シリコン層（５）を形成し、前記ス
タックドゲート型電界効果トランジスタ（Ｆ）のゲート
電極形成領域を除く領域から前記第２の多結晶シリコン
層（５）を除去し、次いで、前記スタックドゲート型電
界効果トランジスタ（Ｆ）形成領域のゲート電極形成領
域を除く領域から前記第１の多結晶シリコン層（３）と
前記第２の絶縁膜（４）とを除去して前記スタックドゲ
ート型電界効果トランジスタ（Ｆ）のゲート電極（９）
を形成し、 反対導電型不純物を高濃度に導入してソース・ドレイン
（１１）を形成する 工程を有することを特徴とする半導体装置の製造方法。 ［３］一導電型の半導体基板（１）上のスタックドゲー
ト型電界効果トランジスタ（Ｆ）形成領域と単一ゲート
型電界効果トランジスタ（Ｓ）形成領域とに第１の絶縁
膜（２）を形成し、 該第１の絶縁膜（２）上に第１の多結晶シリコン層（３
）を形成し、 前記単一ゲート型電界効果トランジスタ（Ｓ）形成領域
から前記第１の多結晶シリコン層（３）を除去し、 前記第１の多結晶シリコン層（３）上に第２の絶縁膜（
４）を形成し、 全面に第２の多結晶シリコン層（５）を形成し、スタッ
クドゲート型電界効果トランジスタ（Ｆ）のゲート電極
と単一ゲート型電界効果トランジスタ（Ｓ）のゲート電
極との形成領域を除く領域から前記第２の多結晶シリコ
ン層（５）を除去して前記単一ゲート型電界効果トラン
ジスタ（Ｓ）のゲート電極（１０）を形成し、 反対導電型の不純物を低濃度に導入して前記単一ゲート
型電界効果トランジスタ（Ｓ）の低不純物濃度領域（１
２）を形成し、 前記第１の多結晶シリコン層（３）と前記第２の絶縁膜
（４）とをスタックドゲート型電界効果トランジスタ（
Ｆ）のゲート電極形成領域を除く領域から除去して前記
スタックドゲート型電界効果トランジスタ（Ｆ）のゲー
ト電極（９）を形成し、 反対導電型の不純物を高濃度に導入してソース・ドレイ
ン（１１）を形成する 工程を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63209679A JPH0258268A (ja) | 1988-08-23 | 1988-08-23 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63209679A JPH0258268A (ja) | 1988-08-23 | 1988-08-23 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0258268A true JPH0258268A (ja) | 1990-02-27 |
Family
ID=16576822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63209679A Pending JPH0258268A (ja) | 1988-08-23 | 1988-08-23 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0258268A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003152164A (ja) * | 2001-08-10 | 2003-05-23 | Hynix Semiconductor America Inc | 多様な技術及びアプリケーションに対して容易に修正可能な周辺トランジスタを有するセルフアラインメントコンタクト不揮発性メモリ装置及びその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62169470A (ja) * | 1986-01-22 | 1987-07-25 | Hitachi Ltd | 半導体集積回路装置 |
-
1988
- 1988-08-23 JP JP63209679A patent/JPH0258268A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62169470A (ja) * | 1986-01-22 | 1987-07-25 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003152164A (ja) * | 2001-08-10 | 2003-05-23 | Hynix Semiconductor America Inc | 多様な技術及びアプリケーションに対して容易に修正可能な周辺トランジスタを有するセルフアラインメントコンタクト不揮発性メモリ装置及びその製造方法 |
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