KR20000027281A - 플래쉬 메모리 셀 제조 방법 - Google Patents
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Abstract
1. 청구 범위에 기재된 발명이 속하는 기술 분야
본 발명은 플래쉬 메모리 셀 제조 방법에 관한 것임.
2. 발명이 해결하고자 하는 기술적 과제
종래의 플래쉬 메모리 소자의 공통 소오스 라인은 필드 산화막을 식각한 후 이온 주입 공정을 실시하므로써 형성하였는데, 필드 산화막 식각 공정시 활성 영역이 손상되어 셀의 특성이 저하되고, 필드 산화막 식각 후 활성 영역과의 단차로 인하여 소오스 라인의 저항이 증가하며, 금속 배선 형성을 위한 콘택 홀 형성 공정시 오정렬로 인하여 누설 전류가 발생하는 문제점이 있음.
3. 발명의 해결 방법의 요지
기판 상에 소자 분리 영역을 확정하고 식각한 후 질화막 등을 이용한 부도체 스페이서를 형성하여 소자 분리용으로 사용하고, 플로팅 게이트 및 콘트롤 게이트를 형성한 다음, 접합 영역 형성을 위한 이온 주입 공정을 실시하므로써, 필드 산화막 식각시 발생하는 문제점을 해결하고, 질화막 스페이서가 소자 분리막 역할을 하므로 오정렬 마진을 충분히 확보할 수 있어 셀의 크기를 감소시킬 수 있음.
Description
본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로, 특히 스택 게이트(Stack-Gate)형 플래쉬 메모리 소자의 특성을 향상시키고 소자의 크기를 감소시킬 수 있는 플래쉬 메모리 셀의 제조 방법에 관한 것이다.
도 1은 종래 플래쉬 메모리 셀 제조 방법을 설명하기 위해 도시한 플래쉬 메모리 셀 어레이의 레이아웃도이고, 도 2(a) 및 2(b)는 도 1의 각 부분을 절취한 상태를 도시한 플래쉬 메모리 셀의 단면도로서, 자기 정렬 소오스 식각 공정을 이용하여 스택 게이트형 플래쉬 메모리 셀을 형성하는 경우를 나타낸다.
소자간 분리를 위한 필드 산화막(11)이 형성된 기판 상에 플로팅 게이트(12) 및 콘트롤 게이트(13)를 형성한다. 이후, 셀 소오스 영역 및 드레인 영역에 이온 주입 공정을 실시한다. 그리고 비트라인 형성을 위해 콘택 홀(14)을 형성한다.
이러한 구조의 플래쉬 메모리 소자는 공통 소오스 라인(Common Source Line)을 형성하기 위하여, 필드 산화막(11)을 소정 깊이 식각한 후 소오스 확산층을 형성하기 위한 이온 주입 공정을 실시한다.
도 2(a)는 공통 소오스 라인 즉, 도 1의 A-A' 부분을 절취한 상태를 나타낸다. 도시된 바와 같이, 공통 소오스 라인을 형성하기 위해서는 이전 공정으로 형성한 기판(10) 상의 필드 산화막(11)을 식각한 후 이온 주입 공정을 실시한다. 그런데 이 경우, 필드 산화막이 식각된 부분(15) 즉, 공통 소오스 라인이 형성될 부분과 활성 영역(16) 간에 단차가 발생한다. 이러한 토폴로지(topology)는 공통 소오스 라인의 확산층 저항을 증가시키는 요인이 된다. 즉, 필드 산화막(11)을 식각하기 전에 실시한 소오스 접합 영역에 대해 주입한 이온은 필드 산화막 하부까지 주입되지 않는다. 이에 따라, 필드 산화막이 식각된 부분(15)에서는 필드 산화막(11) 식각 후 실시하는 이온 주입만으로 소오스 확산층이 형성된다. 따라서, 필드 산화막이 식각된 부분(15)의 저항이 증가하게 되고, 이는 소오스 라인의 저항을 증가시키는 원인이 된다.
도 2(b)는 활성 영역 즉, 도 1의 B-B' 부분을 절취한 상태의 단면도이다.
활성 영역 측에서 보면, 소오스(S) 및 드레인(D)이 형성된 반도체 기판(10) 상에 터널 산화막(16), 플로팅 게이트(12), 층간 절연막(17) 및 콘트롤 게이트(13)가 순차적으로 형성되어 있다. 소오스(S) 영역은 필드 산화막을 식각한 후 이온 주입 공정을 실시하므로써 형성되는데, 이때, 수 천Å의 필드 산화막을 식각함으로 인하여, 플로팅 게이트(12) 에지 부분의 터널 산화막(16)이 손상된다(18부분). 이러한 터널 산화막(16)의 손상은 셀의 소거 특성 및 E/W 사이클링(Cycling) 후의 소자 신뢰성, 데이터 리텐션(retention) 특성을 열화시킨다. 또한, 플로팅 게이트용 폴리실리콘이 필드 산화막 상부에 형성되므로 인하여 플로팅 게이트의 에지 부분이 전기장의 크기를 극대화시킬 만큼 날카롭게 되어, 이로 인한 플로팅 게이트의 전하 손실 현상이 발생하는 문제점이 있다.
또한, 도 1에 도시된 것과 같이 필드 산화막(11)을 이용하여 소자간 분리를 하는 경우, 금속층 형성을 위한 콘택 오정렬에 의해 소자 분리 특성이 악화된다. 즉, 콘택 오정렬이 발생하면 필드 산화막의 일부를 포함하면서 콘택이 형성되는데, 이때 발생하는 누설 전류를 차단하기 위하여 접합과 같은 타입의 이온을 주입한다. 그러나, 이 이온의 측면 확산으로 인하여 소자간 거리가 더욱 짧아져, 소자 분리 특성이 열화되므로 크기가 작은 셀을 구현하기 어려워지는 문제가 있다.
따라서, 본 발명은 기판 상에 소자 분리 영역을 확정하고 식각한 후 질화막 등을 이용한 부도체 스페이서를 형성하여 소자 분리용으로 사용하고, 플로팅 게이트 및 콘트롤 게이트를 형성한 다음, 접합 영역 형성을 위한 이온 주입 공정을 실시하므로써, 필드 산화막 식각시 발생하는 문제점을 해결할 수 있고, 질화막 스페이서가 소자 분리막 역할을 하므로 오정렬 마진을 충분히 확보할 수 있어 셀의 크기를 감소시킬 수 있는 플래쉬 메모리 셀의 제조 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 셀의 제조 방법은 반도체 기판 상에 소자 분리 영역 및 활성 영역을 확정하고 상기 소자 분리 영역을 식각한 후 1차 이온 주입 공정을 실시하는 단계와, 전체 기판 상에 질화막을 형성한 후 식각하여 상기 소자 분리 영역의 측부에 질화막 스페이서를 형성하는 단계와, 전체 구조 상부에 터널 산화막을 형성한 후 상기 활성 영역 상에만 상기 터널 산화막이 잔류하도록 식각하는 단계와, 전체 구조 상부에 플로팅 게이트용 제 1 폴리실리콘층 및 유전체막을 형성한 후 상기 유전체막 및 제 1 폴리실리콘층을 패터닝하여 플로팅 게이트를 형성하는 단계와, 전체 구조 상부에 콘트롤 게이트용 제 2 폴리실리콘층을 형성한 후 패터닝하여 콘트롤 게이트를 형성하는 단계와, 전체 구조에 대하여 2차 이온 주입 공정을 실시하여 셀의 접합 영역 및 공통 소오스 라인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1은 종래 플래쉬 메모리 셀 제조 방법을 설명하기 위해 도시한 플래쉬 메모리 셀 어레이의 레이아웃도.
도 2(a) 및 2(b)는 도 1의 각 부분을 절취한 상태를 도시한 플래쉬 메모리 셀의 단면도.
도 3은 본 발명에 따른 플래쉬 메모리 셀 제조 방법을 설명하기 위해 도시한 플래쉬 메모리 셀 어레이의 레이아웃도.
도 4(a) 내지 4(c)는 도 3의 A-A' 부분에서, 본 발명에 따른 플래쉬 메모리 셀 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
30 : 반도체 기판 31 : 소자 분리 영역
32 : 플로팅 게이트 33 : 콘트롤 게이트
34 : 질화막 스페이서 35 : 터널 산화막
36 : 플로팅 게이트 37 : 유전체막
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3은 본 발명에 따른 플래쉬 메모리 셀 제조 방법을 설명하기 위해 도시한 플래쉬 메모리 셀 어레이의 레이아웃도이고, 도 4(a) 내지 4(c)는 도 3의 A-A' 부분에서, 본 발명에 따른 플래쉬 메모리 셀 제조 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
레티클 정렬을 용이하게 하기 위한 키(key) 식각 공정에서 메모리 셀 어레이의 소자 분리 영역(31)의 기판(30)을 식각하고, 소자 분리 영역(31)의 농도를 증가시키기 위한 이온 주입 공정을 실시한다. 이후, 질화막을 증착한 후 기판의 단차를 이용하여 질화막 스페이서(34)를 형성한다. 이때 생성된 질화막 스페이서는 소자 분리 기능을 향상시키기 위한 역할을 한다. 이후, 반도체 기판(30)의 활성 영역 상에 터널 산화막(35)을 형성한다. 이러한 구조를 도 4(a)에 나타내었다.
다음에, 도 4(b)에 도시된 바와 같이, 전체 구조 상부에 플로팅 게이트로 사용될 폴리실리콘 및 ONO 구조의 유전체막(37)을 형성한 후, 유전체막(37) 및 플로팅 게이트(36)를 패터닝한다. 이후, 플로팅 게이트용 폴리실리콘이 식각된 후의 측벽을 산화시키기 위한 산화 공정을 실시한다. 이때 생성되는 활성 영역의 산화막은 후속 자기 정렬 식각 공정시 활성 영역을 보호하는 역할을 한다.
플로팅 게이트(36)가 형성되면, 전체 구조 상부에 콘트롤 게이트용 폴리실리콘을 형성한다. 이 상태를 도 4(c)에 나타내며, 콘트롤 게이트(33)가 형성되면, 자기 정렬 식각 공정을 실시하고 셀 접합 영역과 공통 소오스 라인 형성을 위한 이온 주입 공정을 실시한다.
이와 같은 구조로 플래쉬 메모리 셀을 형성할 때에는, 소자간 분리를 위하여 필드 산화막을 형성시키지 않고 질화막 스페이서를 이용하므로, 공통 소오스 라인 형성시 필드 산화막 식각 공정이 불필요하게 되어, 필드 산화막 식각시 플로팅 게이트의 에지 부분인 터널 산화막이 손상되는 현상을 방지할 수 있으며, 단차가 없는 공통 소오스 라인을 형성할 수 있다. 또한, 질화막 스페이서는 부도체이므로 콘택 오정렬 마진을 충분히 확보할 수 있게 되며, 이에 따라 콘택 식각 후 실시하는 이온 주입 공정을 생략할 수 있다. 따라서 소자간 분리 영역 축소되어 셀의 크기 또한 감소시킬 수 있게 된다.
상술한 바와 같이, 본 발명에 따르면 소자간 분리를 위하여 필드 산화막을 형성시키지 않고 질화막 스페이서를 이용하므로, 공통 소오스 라인 형성시 필드 산화막 식각 공정이 불필요하게 되어, 필드 산화막 식각시 플로팅 게이트의 에지 부분인 터널 산화막이 손상되는 현상을 방지할 수 있고, 필드 산화막을 성장시키지 않으므로 공정시간을 단축시킬 수 있고 공통 소오스 라인의 단차를 없앨 수 있다. 또한, 소자 분리 영역 축소로 인해 디자인 룰을 감소시킬 수 있으며, 콘택 식각 후 누설 전류 발생을 방지하기 위해 실시하는 이온 주입 공정을 생략할 수 있다. 그리고, 플로팅 게이트용 폴리실리콘이 식각된 기판의 아래쪽에 형성되므로, 플로팅 게이트의 에지 부분의 프로파일을 개선할 수 있어 전하 손실을 방지할 수 있는 탁월한 효과가 있다.
Claims (1)
- 반도체 기판 상에 소자 분리 영역 및 활성 영역을 확정하고 상기 소자 분리 영역을 식각한 후 1차 이온 주입 공정을 실시하는 단계;전체 기판 상에 질화막을 형성한 후 식각하여 상기 소자 분리 영역의 측부에 질화막 스페이서를 형성하는 단계;전체 구조 상부에 터널 산화막을 형성한 후 상기 활성 영역 상에만 상기 터널 산화막이 잔류하도록 식각하는 단계;전체 구조 상부에 플로팅 게이트용 제 1 폴리실리콘층 및 유전체막을 형성한 후 상기 유전체막 및 제 1 폴리실리콘층을 패터닝하여 플로팅 게이트를 형성하는 단계;전체 구조 상부에 콘트롤 게이트용 제 2 폴리실리콘층을 형성한 후 패터닝하여 콘트롤 게이트를 형성하는 단계;전체 구조에 대하여 2차 이온 주입 공정을 실시하여 셀의 접합 영역 및 공통 소오스 라인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀 제조 방법.
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| KR1019980045184A KR20000027281A (ko) | 1998-10-27 | 1998-10-27 | 플래쉬 메모리 셀 제조 방법 |
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Cited By (1)
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| KR100937666B1 (ko) * | 2007-12-27 | 2010-01-19 | 주식회사 동부하이텍 | 반도체 메모리의 제조 방법 |
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1998
- 1998-10-27 KR KR1019980045184A patent/KR20000027281A/ko not_active Application Discontinuation
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