TW559996B - Processes and structures for self-aligned contact non-volatile memory with peripheral transistors easily modifiable for various technologies and applications - Google Patents
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Description
559996 A7 B7 五、發明説明(彳
發明背景 記憶體陣列中之先前已知的浮動閘極非揮發性記憶單元 電晶體10的佈局圖係繪示於圖1A中。單元電晶體10係藉由 主動區13及閘極12的交叉而形成。接觸區11係連接至單元 10的汲極或源極(例如,在NOR架構中,接觸區11通常係連 接至汲極)。接觸區11會與閘極12相隔最小所需的距離,如 圖1A所顯示。對於0·25 μιη的技術而言,此最小所需的距 離可例如為1〇〇(Μ400埃,並且藉由製程技術的接觸未對 準容忍度來規定。 先前技藝單元電晶體1 〇之進一步的細節係顯示於圖2中。 圖2係有關於圖1Α之沿著經由接觸區11的垂直軸之單元1 〇 截面圖,以及周圍MOS電晶體20的截面圖。單元電晶體10 的範例包括包含穿隧氧化物層的閘極堆疊13、包含浮動閘 極、氧/化物/氮化物/氧化物(ΟΝΟ)合成層、第二多晶矽層 12及包含控制閘極的鎢矽化物(wsix)層的第一多晶矽層、 以及介電層PE-TEOS、PE·氮化物、以及ARC氮氧化物。 周圍電晶體20包括閘極層16,其具有閘極氧化物層、第二 多晶矽層、鎢矽化物層、以及介電層PE-TEOS、PE-氮化 物、以及ARC氮氧化物。堆疊閘極13會使用閘極光罩及閘 極#刻,之後會使用單元自對準光罩及自對準蝕刻(SAe)來 形成。接著,記憶單元10陣列及周圍電晶體2〇中的每一個 會形成包含汲極區14的汲極及源極區。 具有厚度在500-1400埃的範圍内之包含間隙壁15A及 15B的氧化物間隙壁通常會藉由沉積高溫氧化物(ητο)層及 -4- 本紙張尺度適財g g家標準(CNS) △樣⑹训χ297公爱) 559996 A7 B7 五、發明説明(2 ) 回蝕,而形成緊鄰於每一個閘極堆疊13。間隙壁15A為閘 極堆疊13的每一個邊緣與汲極14的接觸區之間之間距的一 部分。閘極至接觸區的間距通常大於間隙壁寬度,以致於 在接觸光罩及蝕刻步驟的期間,間隙壁寬度甚至會維持考 慮到的接觸光罩未對準。 會使用分離的接觸光罩來形成汲極14的接觸區。在施加 接觸光罩之後,會進行蝕刻,以形成接觸孔於汲極及源極 區上。在通常的NOR架構中,會提供每一個源極的接觸 區,例如在使用例如是鎢局部互連(WLI)之源極局部互連的 情況中。另一種方式是,可使用每8個或16個單元的列之源 極收集物(pick-up),而提供源極線的接觸區。由於接觸光 罩未對準,所以在圖2中,某些的汲極接觸孔會偏離其想要 的位置之左側或右侧,而使間隙壁15A或15B的部分被蝕刻 完。如果蝕刻全部的間隙壁15A或15B,之後形成的接觸區 將會與相鄰的閘極做電性接觸,這會保護電晶體操作於想 要的方式中。因此,閘極至接觸區的間距應該要夠寬,以 克服閘極與接觸光罩之間的電位未對準。寬闊的接觸區至 閘極間距會導致大的尺寸單元。 •間隙壁15C也會形成緊鄰於周圍電晶體16,如圖2中所顯 示,同時會形成間隙壁15A或15B。在形成間隙壁15C之 後,如區域17之高摻雜N+或P+源極/汲極區會形成於先前 形成的LDD或DDD區中。間隙壁15C的寬度會決定N+/P + 區的外緣與LDD或DDD區的外緣之間的橫向間距。此間距 係標示為圖2中的”x” ^間隙壁15C必須夠寬(例如,對於 -5- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
裝 % 559996 A7 B7 五、發明説明(3 ) 0·25 μπι技術,3V電源供應而言,約1000-1400埃),以提 供低摻雜汲極(LDD)區的外緣與低電壓電晶體中的内部 Ν+/Ρ+區(或雙倍摻雜汲極(000)區的外緣與高電壓電晶體 中的内部Ν+/Ρ+區)之間之所需的橫向距離”χ”,以確定高 崩潰電壓及強健的熱載子注入可靠度效能。 取決於不同的因素(如製程技術、記憶體的應用、以及所 需的操作供應電壓),需要使間距"X"變化。例如,操作於 2V供應電壓之用於可攜式裝置的記憶體中,間距"X”會因為 低電壓電晶體而變的較小,而在3 V操作供應電壓的情況 中,間距需要增加。如果較小的間距"X”用於較高的供應電 壓(例如,相同”χ”用於關於2 V運作的3 V),電晶體會需要 較長的通道長度,來改善熱電子注入(ΗΕΙ)可靠度。那將會 依序降低電晶體的驅動電流及全部的效能。適應單一製程 技術中之這樣的變化會導致具有多種型式之不同佈局設計 規則(LDR)的周圍電晶體之複雜製程。這樣的複雜製程技 術會增加製造成本,而使電路設計製程複雜,這是因為具 有不同LDR之相似的電晶體區塊(電路)會因為用於具有不 同電源供應電壓的產品而分開地佈局。 13此,想要降低沿著單元閘極堆疊的側壁之間隙壁的寬 度,以降低單元尺寸,而所提供的機制可在不過度使製程 步驟複雜的情況下(全部都在自對準接觸非揮發性記憶單元 技術之中),使間距”χ”能變化。這也想要用於嵌入的應 用,因為能更簡單地適應各種電晶體的各種需求。 發明簡單概要 -6- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 559996 A7 B7 五、發明説明(4 ) 本發明提出形成具有自對準汲極/源極接觸區之.快閃記憶 體電晶體之結構及方法。快閃電晶體係形成具有複數個閘 極層。抗蝕劑層係沉積於記憶體陣列電晶體中之閘極層的 頂端上,以及沉積於周圍電晶體的閘極層上。額外的氧化 物間隙壁會形成於抗蝕劑層上,以控制高摻雜N+/P+源極 及汲極擴散區的植入。然後,會進行接觸蝕刻,以形成至 記憶及周圍電晶體之汲極及源極區的接觸孔。抗蝕劑層會 防止接觸蝕刻劑完全地蝕刻圍繞電晶體的閘極層之保護抗 蝕劑層。因此,形成時的汲極/源極接觸區不會與電晶體的 閘極層做電性接觸,這是因為在蝕刻之後,可保持足夠的 抗蝕劑層而提供足夠的隔離。因此,汲極及源極接觸區與 電晶體的閘極是自對準的。 本發明之快閃單元電晶體及周圍電晶體的結構及方法是 有助益的,這是因為汲極/源極接觸區與閘極層之間的間距 會因為接觸蝕刻製程的自對準特性而大大地降低。因此, 快閃記憶體電晶體之間的間距會降低,而實質上增加記憶 體陣列中之電晶體的密度。再者,可選擇沉積於抗蝕劑層 之頂端上之氧化物層的厚度,以使周圍電晶體中之N+/P + 及極/源極擴散區的通道長度及位置最佳化,以保持高崩潰 電壓及強健的熱載子注入可靠度效能。 圖式簡單說明 圖1A係描述傳統記憶單元之由上往下的佈局圖; 圖1B係描述根據本發明之具有自對準接觸區之記憶單元 之由上往下的佈局圖; 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 559996 A7 B7 五、發明説明(5 ) 圖2係傳統記憶單元及周圍電晶體的截面圖; 圖3係根據本發明之記憶單元及周圍電晶體之第一具體實 施例的戴面圖;以及 圖4係根據本發明之記憶單元及周圍電晶體之第二具體實 施例的截面圖。 發明詳細說明 根據本發明的原理所形成的非揮發性記憶單元50之由上 往下的佈局圖係顯示於圖1B中。單元50係形成於主動區53 及控制閘極52的交叉處。閘極52係連接至記憶體陣列的字 元線,而汲極接觸區53係連接至記憶體陣列的位元線。如 顯示,接觸區51係形成緊鄰於閘極52,以致於閘極與接觸 區的間距實質上會降低或消除。在一具體實施例中,接觸 區51會覆蓋閘極堆疊52。因此,會得到小的單元尺寸。這 可藉由使用底下所述的之自對準接觸製程來達成。 根據本發明之第一具體實施例之單元50及周圍電晶體60 的垂直戴面係顯示於圖3中。單元50的閘極堆疊55包括根據 已知的技術所形成的複數個層。閘極堆疊55可包括穿隧氧 化物層、包含浮動閘極的第一多晶矽層71、ΟΝΟ層72、用 以形成控制閘極的第二多晶矽層52、鎢矽化物層(WSix 層)73、以及介電層PE-TEOS、PE-氮化物、以及ARC氮氧 化物。周圍電晶體60包括閘極層65,如用來形成電晶體閘 極的多晶矽層75(例如,自與堆疊55中的第二多晶矽層52之 相同的層中形成)、鎢矽化物層(WSix層)76、以及介電層 PE-TEOS 、PE-IU匕物、以及ARC氣氧化物。在其他的製 -8- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 559996 A7 B7 五、發明説明(6 7 ^ " 〜 ""~ 程中’ CoSix(始發化物)可*用來取代WSix。在某些其他的製 程中,可使用W(鎢)閘極。閘極及介電材料之確切的成分及 次序可以變化。 高溫氧化物(HTO)膜59(例如,100-150埃厚)可選擇性地 沉積於記憶體陣列中的閘極堆疊55及周圍電晶體6〇的閘極 層65之中。HTO膜59可幫助防止記憶單元中的電荷漏失。 在另一具體實施例中,相同目標的達成可藉由在閘極堆 疊形成之後,進行氧化循環,以形成沿著第一及第二多晶 矽層的側面之氧化物膜。在此具體實施例中,除了上述的 多晶矽再氧化之外,可使用或去除HTO膜59。 在形成HTO膜59之後,氮化物膜(例如,在200_600埃的 厚度)會沉積於單元50及電晶體60之上。然後,會進行氮钱 刻,以形成如圖3所顯示之沿著單元的閘極堆疊55及電晶體 60的閘極層65之側壁的氮化物間隙壁(sPacer)58。氮化物 的額外層57(例如,在150-200埃的厚度)會沉積於單元50及 電晶體60之上^如果想要的話,氮化物層57及間隙壁58可 沉積為一個氮化物層。 氮化物層57及間隙壁58在之後的接觸蝕刻期間,可保護 閘'極堆疊55及閘極層65。氮化物主要是用來對抗用來進行 接觸钱刻的化學藥品。因此,在本發明的内文中,氮化物 係考慮為有關接觸蝕刻的抗蝕劑層。然而,在接觸蝕刻的 期間,會移除氮化物層57的某些或全部。因此,層57係考 慮為犧牲層,這是因為在之後的接觸餘刻期間,其實質上 會被移除。如果想要的話,用來對抗接觸蝕刻的其他層可 -9 - 本纸張尺度適用中國國家榡準(CNS) A4規格(210X 297公釐) 559996 A7 B7 五、發明説明(7 用來取代氮化物層57及間隙壁58。
在形成HTO膜59之前,汲極及源極區會植入及擴散於單 元50之中,以形成汲極區54及源極區91。周圍電晶體6〇會 接收源極及汲極區中的LDD植入物,以形成用於低電壓 MOS電晶體的LDD區,或者是會接收DDD植入物,以形成 用於高電壓MOS電晶體的DDD區《在一具體實施例中,單 元的沒極及源極區,以及周圍電晶體的DDD或LDD區會在 HTO膜59的沉積之後,並且在氮化物間隙壁58的形成之前 形成。在此具體實施例中,HTO膜59的厚度會影響單元的 沒極/源極區的位置,以及周圍電晶體的LDD或DDD區的位 置’因此會影響對應的有效通道長度。因此,可修改HTO 膜59的厚度,以使想要的單元50及/或電晶體6〇得到有效通 道長度。 在又另一具體實施例中,單元的汲極及源極區,以及周 圍電晶體的LDD或DDD區會在氮化物間隙壁58的形成之 後’或甚至在形成犧牲氮化物層57之後形成。在此具體實 施例中,間隙壁58(及/或氮化物層57)的寬度可用來使產生 的電晶體得到想要的有效通道長度。 在一具體實施例中,高摻雜的N +(用於NMOS電晶體)及 P + (用於PMOS電晶體)汲極/源極區(如圖3中的區域80)會在 形成犧牲氮化物層57之後,形成於半導體的主動區中。在 此具體實施例中,在N+/P+區與對應的LDD或DDD區之間 的橫向間距”χ”係由HTO層59、間隙壁58、以及犧牲層 57(在形成HTO層59之前,形成LDD及DDD區而得)的組合 -10- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 559996 A7 ______B7 五、發明説明(8 ) 厚度來決定。橫向間距”x”可藉由在形成HT〇層59之後,或 在形成間隙壁58之後’形成LDD/DDD而減少。另一種 是,間距"X”可藉由在形成犧牲層57之前,形成N+/p+區而 減少。間距"X”之其他的變化組合對於熟習此項技術藝而 言,將會是顯然可知的。在此的"X”項不只有關於N + (P+) 擴散區與由LDD/DDD植入物所決定的橫向接面位置之間的 橫向距離,而且更明顯的是有關於電晶體的主動區中的接 面配置,包括2D(二維)摻雜及摻雜梯度配置。 在一具體實施例中,為了得到小的單元尺寸,間隙壁5 8 及犧牲層57中的每一個之厚度會做的相當小。在此具體實 施例中,在N+/P+區與LDD或DDD區之間的橫向距離"X” 會減少,而導致較高的橫向摻雜梯度。這會導致較低的接 面崩潰電壓,並且會降低熱載子注入可靠度。雖然LDD、 DDD、以及N+/P +植入物可最佳化而減輕熱載子注入及降 低的崩潰電壓之問題’但是這樣的最佳化會不足以滿足全 部的電性需求。特定言之,在短通道低電壓電晶體中的熱 載子注入可靠度之問題不能簡單地只藉由LDD或DDD植入 物的最佳化而解決,特別是用於較高的電源供應電壓(例 如,以3伏特取代2伏特)。 為了消除接面崩潰及熱載子注入的問題,會提供如圖3所 顯示之額外的氧化物膜56。在沉積犧牲氮化物層57之後, 氧化物膜56會沉積於單元及周圍電晶體上。氧化物膜56可 具有例如300-800埃的厚度。實際上的厚度會取決於各種電 晶體的接面工程之需求而變化。 -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 559996 A7 B7
在形成氧化膜56之後,N+/P +摻雜物會植入及擴散到電 晶體的源極及汲極區,以形成源極及汲極區的NWp+區 8〇。氧化物膜56會因為約與氧化物祺56之厚度相等的量而 增加間距”x",因此,會使崩潰電壓增加及使熱載子注入可 靠度改善成周圍電晶體中之所需的位準。 HTO層59、間隙壁58、犧牲層57、以及氧化物層56的結 合可提供大的彈性,而形成於各種周圍電晶體之中,其可 在相同的製程中,獨立地最佳化。另外,各種電晶體的 N+/P+區可形成於氧化物膜之複數層(其沉積於彼此的頂端) 的沉積之間,以使不同電晶體中之"X"的間距獨立地最佳 化。 在沉積氧化物膜56(同時N+/P+區80會形成於周圍電晶體 中)之後’或在形成氧化物膜56及N+/P+區80之前,N+/P + 區可形成於記憶單元的源極及汲極區中,係取決於記憶單 元的電性需求。 接觸光罩92係用來定義接觸孔,然後會進行接觸蝕刻, 以形成接觸孔。之後,單元及電晶體的汲極及源極區之接 觸區會形成於接觸孔中。在接觸蝕刻的期間,會移除氧化 物膜56及犧牲氮化物層57的某些或全部。然而,在接觸蝕 刻之後’氮化物間隙壁58的厚度實質上會保持不變。因 此,氮化物層58(其主要用來對抗接觸蝕刻的化學藥品)會 隔離單元的閘極堆疊55及電晶體的閘極層65,以致於汲極/ 源極接觸區(當形成時)不會與記憶體陣列及周圍中的多晶矽 層71、52、75電性接觸。如果接觸光罩92未對準(例如, -12 - 本紙張尺度適用中國國家榡準(CNS) A4規格(210 X 297公釐) 559996 A7
在圖偏移左邊或右邊),氮化物間隙壁58不會被钱刻 光這疋因為其只貝上是抗姓劑。因此,光罩92會由於間 隙壁58而為自對準接觸區。 有關記憶單元的閘極堆疊及周圍電晶體的閘極層之汲極/ 源極接觸區係自對準,這是因為無論接觸光罩中的未對 準’其離單元的閘極堆疊及電晶體的閘極層之距離是相同 的(亦即,氮化物間隙壁58的厚度)。因此,氮化物層57及 間隙壁58係用來當作用於接觸區钱刻的硬光罩,而消除未 對準接觸光罩所產生的問題。氮化物間隙壁58會將汲極/源 極接觸區與閘極堆疊分離,例如,2〇〇-6〇〇埃,其實質上小 於圖2中的先前技藝單元1〇。例如,對於〇 25 μιη的技術而 言,先前技藝單元10會具有15〇〇埃的閘極至接觸區的分離 (其由閘極至接觸區的間距需求(產生未對準)來決定),以確 疋問極堆叠的整合。 在單元的閘極堆疊與電晶體的閘極層中的每一個與汲極/ 源極接觸區之間之隔離間隙壁的厚度降低會降低記憶單元 及周圍電晶體的尺寸,以致於記憶單元及周圍電晶體會比 例的降低,以增加記憶體密度。如圖3所顯示,具有圍繞閘 極層的氮化物間隙壁之周圍電晶體可選擇性地具有汲極/源 極接觸區,其也是自對準的。 接觸孔51的寬度要足夠大,以確定在矽介面處,會有足 夠大的接觸孔,用以能確實與汲極/源極區及較低的接觸電 阻接觸。氮化物間隙壁5 8的寬度會進一步降低,以增加石夕 介面處之實際的没極/源極接觸區間距。如果記憶單元進一 -13- 本紙張尺度適用中國國家標準(CNS) Α4規格(210X297公釐)
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559996 A7 B7 五、發明説明(Ή ) 步的比例降低,可降低氮化物間隙壁58的寬度,以保持矽 介面處之適當的汲極/源極接觸區間距。 本發明的另外具體實施例係顯示於圖4中。在圖4的具體 實施例中,氧化物膜56可沉積於犧牲氮化物層57之上,如 上所述。然後,額外的蝕刻會在記憶單元及周圍電晶體中 進行,以形成氧化物間隙壁61,如圖4所顯示。應該要選擇 用於N+/P+區的植入劑量及植入能量,以解釋氧化物膜56 的額外回钱是否會進行。在如圖4中之會回钱氧化物膜56的 情況中(亦即,N+/P +植入會在無氧化物膜56的源極/沒極區 上進行),植入N+/P +源極/汲極區80之所需的摻雜物植入能 量會比如圖3中之不會回蝕氧化物膜56的情況中來的低(亦 即,N+/P +植入會經由存在於源極/汲極區上的氧化物膜56 進行)。 因此,降低寬度的間隙壁58會提供小的單元尺寸、更可 靠的矽至接觸區介面、以及由於較大的接觸間距而導致的 較低接觸電阻。根據本發明所形成的記憶單元及周圍電晶 體關於其LDD及DDD接面配置,可獨立地最佳化,以對於 已知的電源供應電壓,能提供較高的崩潰電壓及較佳的熱 載子注入可靠度。例如,可降低記憶單元中的間隙壁,以 降低單元尺寸,而同時周圍電晶體中的間距"X”會因為使用 氧化物層56而增加,以使熱載子注入及崩潰電壓的考慮最 佳化。 本發明的製程是令人滿意的,這是因為其提供了這些優 點,而不需要額外的光罩層。然而,本發明不受限於此。 -14- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 559996 A7 B7 五、發明説明(12 ) 可使用額外的光罩層與上述的技術結合,以達成進一步的 彈性及優點。本發明的製程也可以不需要改變製程設計規 則。使用相同組的設計規則,可設計出用於不同應用的不 同產品。例如,在根據本發明之使用不同製程技術的不同 應用中,使用最小的製程改變而形成不同的周圍電晶體及 記憶單元的能力可形成嵌入的記憶裝置。另外,本發明不 受限於堆疊閘極單元。本發明的特徵及優點也可藉由將上 述的技術修改為任何浮動閘極的非揮發性單元技術(如分離 閘極單元、源極側注入單元、以及三重多晶矽單元等)而實 現。 雖然本發明在此已參考其特定的具體實施例而做說明, 但是自由的修改、各種不同的改變及取代係意含於上述的 揭露中,並且會了解到的是,在不脫離發明所提及的範圍 之下,在某些情況中,將會使用本發明的某些特徵,而不 會使用對應的其他特徵。因此,在不脫離本發明的基本範 圍及精神之下,可做很多修改,以適應本發明所教導之特 定的情況或材料。這意謂本發明不受限於所揭露的特定具 體實施例,而是本發明將會包括落於申請專利範圍的範圍 内之全部的具體實施例及等效之物。 -15- 本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
Claims (1)
- 々、申請專利範圍 1. 一種用於形成於一陣列區中的非揮發性記憶單元及該陣 列區的周圍區中的電晶體之矽基板上之方法,該方法包 括: 形成一多晶石夕閘極堆疊於該陣列區中,並且形成一電 晶體多晶矽閘極於該周圍區中; 形成LDD及DDD區中的一個於該電晶體之源極及汲極 區中的一個或兩個中; 形成沿著每一該單元閘極堆疊及該電晶體閘極中之一 個或多個側壁之一間隙壁; 形成一氧化物層於該間隙壁、該單元閘極堆疊、以及 該電晶體閘極之上; 形成一高摻雜區於每一該LDD及DDD區中之一,其中 在該高摻雜擴散區的一外緣與LDD及DDD區中之對應的 一個之外緣之間的橫向距離係至少取決於該氧化物層的 厚度; 使用一光罩層而定義一接觸孔區於該記憶單元之汲極 及源極區中的一個或兩個之上,其中該接觸區係緊鄰或 覆蓋該多晶矽堆疊;以及 進行一接觸蝕刻,以形成一接觸孔於該接觸孔區中, 其中該間隙壁實質上係用來對抗該接觸蝕刻。 2. 如申請專利範圍第1項之方法,進一步包括: 在該氧化物層形成的動作之前,會形成一犧牲層於該 間隙壁、該單元閘極堆疊、以及該電晶體閘極之上。 3. 如申請專利範圍第2項之方法,其中該間隙壁及該犧牲層 -16- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 559996 ABCD 七、申請專利範圍 包括氮化物。 4.如申請專利範圍第2項之方法,其中該接觸蝕刻會移除該 氧化物層及該犧牲層的部分或全部。 5·如申請專利範圍第1項之方法,其中LDD及DDD區中的 一個形成的動作會在間隙壁形成的動作之後,而在氧化 物層形成的動作之前實行。 6·如申請專利範圍第1項之方法,其中該間隙壁係與該閘極 堆疊中的多晶矽層之該侧壁隔離。 7·如申請專利範圍第1項之方法,進一步包括: 形成一 HTO層於該閘極堆疊之上,以使該閘極堆疊與 該間隙壁隔離。 8. 如申請專利範圍第7項之方法,進一步包括: 在該HTO層形成的動作之後,會形成該記憶單元的該 源極及汲極區。 9. 如申請專利範圍第1項之方法,進一步包括: 在南推雜區形成的動作之前,會進行一氧化物餘刻, 以移除該電晶體的該汲極及源極區上之至少部分的該氧 化物層。 10:如申請專利範圍第1項之方法,進一步包括: 在該間隙壁形成的動作之前,會形成一 DDD區於該單 元的該源極或汲極區中;以及 在該間隙壁形成的動作之後,會形成一高摻雜區於該 DDD區中。 11.如申請專利範圍第1項之方法,其中該記憶單元係一分離 -17- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)559996 ABCD π、申請專利範圍 閘極單元及一 E T Q X堆疊閘極單元中的一個。 12· —種包括一陣列區中的非揮發性記憶單元電晶體及該陣 列區的周圍區中的電晶體之裝置,該裝置包括·· 形成於該記憶體陣列中的複數個閘極層,包括該記憶 單元電晶體的一控制閘極及一浮動閘極; 該周圍電晶體的一閘極層; 緊鄰於該記憶單元電晶體中的該閘極層及該周圍電晶 體中的該閘極層之橫向邊緣的抗蝕劑間隙壁; 該周圍電晶體的第一汲極及源極區,其中在形成一氧 化物層之後,會形成該第一汲極及源極區;以及 沉積於形成緊鄰於該記憶單元電晶體中的該抗蝕劑間 隙壁中的一個之一接觸孔中的一導電接觸區,其會接觸 於該δ己憶單元電晶體的一沒極或源極區,其中該氧化物 層會在形成該導電接觸區之前蝕刻完,並且該導電接觸 區係緊鄰或覆蓋該記憶單元電晶體的該閘極層。 13·如申請專利範圍第12項之裝置,其中該抗蝕劑間隙壁係 由氮化物形成。 14·如申請專利範圍第13項之裝置,其中在形成該導電接觸 區之前,會蝕刻沉積於該氮化物間隙壁上的一犧牲氮化 物層。 15·如申請專利範圍第12項之裝置,其中該記憶體陣列中的 該閘極層包括第一及第二多晶矽層。 16·如申請專利範圍第12項之裝置,其中至少某些該周圍電 晶體包括低摻雜汲極區。 -18- 本紙張尺度適用中國國家標準(CNS) Α4規格(21〇χ 297公釐) 559996 Α8 Β8 C8 D8 申請專利範圍 17.如申請專利範圍第12項之裝置,其中至少某些該周圍電 晶體包括雙倍摻雜汲極區。 18· —種用於形成於一記憶體陣列中的非揮發性記憶單元電 晶體及該記憶體陣列的周圍區中的電晶體之方法,該方 法包括: 形成複數個閘極層於一半導體區上; 形成緊鄰於該記憶體陣列中的該閘極層及該周圍區中 的該電晶體之第一間隙壁; 形成一氧化物膜於該第一間隙壁上; 形成汲極及源極擴散區於該周圍電晶體中; 遮罩及蝕刻該氧化物膜,以形成至該記憶體陣列電晶 體之一汲極或源極區中的一接觸孔,其中該第一間隙壁 實質上會對抗該接觸孔蝕刻;以及 沉積一導電層於該記憶單元電晶體上,以形成至該記 憶單元電晶體之該汲極或源極區的一接觸區,其中該接 觸區不會與該記憶單元電晶體的該閘極層電性接觸。 19.如申請專利範圍第18項之方法,進一步包括: 在沉積該第一抗蝕劑間隙壁之前,會沉積一高熱氧化 物膜於該閘極層上。 20·如申請專利範圍第18項之方法,進一步包括: 在形成該周圍區電晶體中的該汲極及源極擴散區之 前,會蝕刻該氧化物膜,以去除緊鄰於該半導體區之該 氧化物膜的一部分。 2 1 ·如申請專利範圍第1 8項之方法,其中該第一間隙壁會藉 -19- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)裝 訂 4由沉積及蝕刻一氮化物層而形成,其中該氮化物層實質 上會對抗該接觸孔蝕刻。 22.如申請專利範圍第18項之方法,進一步包括: 在形成該第一間隙壁之後,會沉積一氮化物層於該第 一間隙壁上。 20 ·如申請專利範圍第22項之方法,其中在該接觸孔蝕刻期 間’會去除部分的該氮化物膜。 24·如申請專利範圍第18項之方法,其中該第一間隙壁的寬 度介於100-700埃之間。 25·如申請專利範圍第18項之方法,進一步包括: 在形成緊鄰於該閘極層的該第一間隙壁之前,會形成 一低摻雜汲極區於該周圍電晶體中。 26·如申請專利範圍第18項之方法,進一步包括·· 在形成緊鄰於該閘極層的該第一間隙壁之前,會形成 一雙倍摻雜汲極區於該周圍電晶體中。 27·如申請專利範圍第18項之方法,其中該周圍電晶體中的 該汲極及源極擴散區會藉由沉積一第一濃度的摻雜物於 摻雜具有低於該第一濃度的摻雜物之一第二濃度的摻雜 物之該周圍電晶體中的第二汲極及源極擴散區内而形 2 8·種用於形成一包括快閃記憶體陣列中的複數個電晶體 及周圍區中的複數個電晶體之裝置的方法,該方法包 括: 形成複數個閘極層於一半導體區上; -20- 本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) ABCD 559996 六、申請專利範圍 形成緊鄰於該快閃記憶體陣列中的該電晶體及該周圍 區中的該電晶體之第一間隙壁; 沉積一第二膜於該第一間隙壁上; 沉積一氧化物膜於該第二膜上; 形成汲極及源極擴散區於該周圍區電晶體中;以及 遮罩及蝕刻該氧化物膜,以形成至該記憶體陣列電晶 體之汲極或源極區中的接觸孔, 其中該第一間隙壁及該第二膜實質上會對抗該接觸孔 蝕刻,並且在接觸孔蝕刻之後,該第一間隙壁會隔離該 記憶體陣列電晶體中之該閘極層的橫向壁。 29·如申請專利範圍第28項之方法,進一步包括: 在形成該第一間隙壁之前,會沉積一高熱氧化物膜於 該閘極層上。 30.如申請專利範圍第28項之方法,進一步包括: 在形成該周圍區電晶體中的該汲極及源極擴散區之 前,會蝕刻該氧化物膜,以去除緊鄰於該半導體區之該 氧化物膜的一部分。 3 1·如申請專利範圍第28項之方法,其中該第一間隙壁會藉 •由沉積及蝕刻一氮化物層而形成,其中該氮化物層實質 上會對抗該接觸孔蝕刻。 3 2·如申請專利範圍第28項之方法,其中該第二膜係藉由沉 積一氮化物層而形成。 33.如申請專利範圍第32項之方法,其中在該接觸孔蝕刻期 間,會去除部分的該第二膜。 -21 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) A B c D 559996 六、申請專利範圍 34·如申請專利範圍第28項之方法,其中該第一間隙壁的寬 度介於100-700埃之間。 35· —種用於形成於一記憶體陣列中的非揮發性記憶單元電 晶體及該記憶體陣列之周圍區中的電晶體之方法,該方 法包括: 形成複數個閘極層於一半導體區上; 形成緊鄰於該記憶單元電晶體及該周圍區中的該電晶 體之該閘極層的第一間隙壁; 沉積一第二膜於該第一間隙壁上; 沉積一第一氧化物膜於該第二膜上; 形成第一汲極及源極擴散區於該周圍區電晶體中; 沉積一第二氧化物膜於該第一氧化物膜上; 形成第二汲極及源極擴散區於該周圍區電晶體中;以 及 遮罩及蝕刻該第一及第二氧化物膜,以形成至該周圍 及記憶體陣列電晶體之汲極或源極區中的接觸孔, 其中該第一間隙壁及該第二膜實質上會對抗該接觸孔 蝕刻,並且在接觸孔蝕刻之後,該第一間隙壁會隔離該 •記憶體陣列電晶體及該周圍區電晶體中之閘極層的橫向 壁。 -22- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
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