JPH1056089A - スプリットゲートタイプの半導体装置とその製造方法 - Google Patents
スプリットゲートタイプの半導体装置とその製造方法Info
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- JPH1056089A JPH1056089A JP8227680A JP22768096A JPH1056089A JP H1056089 A JPH1056089 A JP H1056089A JP 8227680 A JP8227680 A JP 8227680A JP 22768096 A JP22768096 A JP 22768096A JP H1056089 A JPH1056089 A JP H1056089A
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Abstract
(57)【要約】
【課題】 ソ−ス拡散層もドレイン拡散層もともに自己
整合的に形成する。 【解決手段】 基板２上にトンネル酸化膜６、ポリシリ
コン膜８ａ、層間絶縁膜１０を形成した後、ソ−ス拡散
層を形成すべき領域に少しオ−バ−サイズした開口を設
ける。第２層目のポリシリコン膜１２ａを堆積し、その
上にコントロ−ルゲ−ト領域とソ−ス領域を覆うフォト
レジストパタ−ン３０を形成し、それをマスクとしてエ
ッチングし、コントロ−ルゲ−ト１２とポリシリコン膜
１２ｓを形成する。ドレイン拡散層となるべき領域にＮ
型不純物を注入した後、熱処理によりゲ−ト酸化膜１４
ｇを成長させ、同時にポリシリコン膜１２ｓからの固相
拡散によりソ−ス拡散層２０を形成する。その後、第３
層目のポリシリコン膜１６を成膜し、パタ−ン化してセ
レクトゲ−ト１６を形成する。
整合的に形成する。 【解決手段】 基板２上にトンネル酸化膜６、ポリシリ
コン膜８ａ、層間絶縁膜１０を形成した後、ソ−ス拡散
層を形成すべき領域に少しオ−バ−サイズした開口を設
ける。第２層目のポリシリコン膜１２ａを堆積し、その
上にコントロ−ルゲ−ト領域とソ−ス領域を覆うフォト
レジストパタ−ン３０を形成し、それをマスクとしてエ
ッチングし、コントロ−ルゲ−ト１２とポリシリコン膜
１２ｓを形成する。ドレイン拡散層となるべき領域にＮ
型不純物を注入した後、熱処理によりゲ−ト酸化膜１４
ｇを成長させ、同時にポリシリコン膜１２ｓからの固相
拡散によりソ−ス拡散層２０を形成する。その後、第３
層目のポリシリコン膜１６を成膜し、パタ−ン化してセ
レクトゲ−ト１６を形成する。
Description
【０００１】
【発明の属する技術分野】本発明はＥＰＲＯＭ、ＥＥＰ
ＲＯＭ、フラッシュメモリなど、フローティングゲート
をもつ不揮発性半導体メモリ装置、特にスプリットゲー
トタイプと称される不揮発性半導体メモリ装置とその製
造方法に関するものである。
ＲＯＭ、フラッシュメモリなど、フローティングゲート
をもつ不揮発性半導体メモリ装置、特にスプリットゲー
トタイプと称される不揮発性半導体メモリ装置とその製
造方法に関するものである。
【０００２】
【従来の技術】ＥＥＰＲＯＭ又はフラッシュメモリでは
電気的に消去を行なうが、過消去（オーバイレース）状
態になるとフローティングゲート下のチャネルがデプレ
ッション状態となり、読出し時にリークが起こって不良
となる。そのため、通常のＥＰＲＯＭのようなＥＴＯＸ
型のメモリセルでは、チップごとのベリファイ又はビッ
トごとのベリファイを行なってオーバイレース状態にな
らないように制御している。しかし、その制御が難しい
点、ベリファイ回路を付加しなければならない点、消去
時間が長くなる点などの問題がある。
電気的に消去を行なうが、過消去（オーバイレース）状
態になるとフローティングゲート下のチャネルがデプレ
ッション状態となり、読出し時にリークが起こって不良
となる。そのため、通常のＥＰＲＯＭのようなＥＴＯＸ
型のメモリセルでは、チップごとのベリファイ又はビッ
トごとのベリファイを行なってオーバイレース状態にな
らないように制御している。しかし、その制御が難しい
点、ベリファイ回路を付加しなければならない点、消去
時間が長くなる点などの問題がある。
【０００３】そこで、その対策としてスプリットゲート
タイプが提案されている（米国特許第5,280,446号参
照）。そのスプリットゲートタイプは、図１（Ａ）に示
されるように、基板２に形成されたドレイン拡散層４ｄ
とソース拡散層４ｓの間のチャネル領域上にトンネル絶
縁膜６を介してフローティングゲート８がドレイン拡散
層４ｄ側に形成され、フローティングゲート８のソース
側の端部とソース拡散層４ｓの間が離れたオフセット領
域となっている。フローティングゲート８上には絶縁膜
１０を介してコントロールゲート１２が形成され、コン
トロールゲート１２上にはさらに絶縁膜１４を介して、
コントロールゲート１２の延びる方向と交差する方向に
延びるセレクトゲート１６が形成されている。セレクト
ゲート１６はコントロールゲート１２上からチャネルの
オフセット領域上に延びて形成されている。チャネル領
域はフローティングゲート８の下のメモリチャネルＭＣ
と、フローティングゲート８の端からソース拡散層４ｓ
までの間のオフセット領域のセレクトチャネルＳＣとか
らなっている。
タイプが提案されている（米国特許第5,280,446号参
照）。そのスプリットゲートタイプは、図１（Ａ）に示
されるように、基板２に形成されたドレイン拡散層４ｄ
とソース拡散層４ｓの間のチャネル領域上にトンネル絶
縁膜６を介してフローティングゲート８がドレイン拡散
層４ｄ側に形成され、フローティングゲート８のソース
側の端部とソース拡散層４ｓの間が離れたオフセット領
域となっている。フローティングゲート８上には絶縁膜
１０を介してコントロールゲート１２が形成され、コン
トロールゲート１２上にはさらに絶縁膜１４を介して、
コントロールゲート１２の延びる方向と交差する方向に
延びるセレクトゲート１６が形成されている。セレクト
ゲート１６はコントロールゲート１２上からチャネルの
オフセット領域上に延びて形成されている。チャネル領
域はフローティングゲート８の下のメモリチャネルＭＣ
と、フローティングゲート８の端からソース拡散層４ｓ
までの間のオフセット領域のセレクトチャネルＳＣとか
らなっている。
【０００４】スプリットゲートタイプでは、書込みはチ
ャネルホットエレクトロンによるものであるが、セレク
トゲート１６にしきい値近傍の電圧を与えることにより
注入効果を高めたソースサイド注入法と呼ばれる方法が
採られる。メモリチャネルＭＣがデプレッション状態に
なっても、隣接したセレクトチャネルＳＣによりリーク
電流を遮断することができる。セレクトゲート１６がコ
ントロールゲート１２と交差して配置されていることに
よりコンタクトの数を減らす効果もある。
ャネルホットエレクトロンによるものであるが、セレク
トゲート１６にしきい値近傍の電圧を与えることにより
注入効果を高めたソースサイド注入法と呼ばれる方法が
採られる。メモリチャネルＭＣがデプレッション状態に
なっても、隣接したセレクトチャネルＳＣによりリーク
電流を遮断することができる。セレクトゲート１６がコ
ントロールゲート１２と交差して配置されていることに
よりコンタクトの数を減らす効果もある。
【０００５】このようなスプリットゲートをもつメモリ
装置を実現する方法を図１（Ｂ）に示す。フローティン
グゲート８、コントロールゲート１２を形成した後、ソ
ース・ドレインへの注入のためのレジストパターン１８
をゲート上に正確に位置決めして形成してから、ソース
４ｓ、ドレイン４ｄの注入を行なう。
装置を実現する方法を図１（Ｂ）に示す。フローティン
グゲート８、コントロールゲート１２を形成した後、ソ
ース・ドレインへの注入のためのレジストパターン１８
をゲート上に正確に位置決めして形成してから、ソース
４ｓ、ドレイン４ｄの注入を行なう。
【０００６】
【発明が解決しようとする課題】メモリセルのソ−ス、
ドレイン拡散層を形成する際、ドレイン拡散層４ｄはコ
ントロ−ルゲート１２をマスクとする自己整合法（セル
フアライメント）にてイオン注入されるため、フローテ
ィングゲ−ト領域のチャネル長ＭＣはコントロ−ルゲ−
ト１２によって決定され、アライメントずれ等には影響
されない。しかし、ソ−ス拡散層４ｓはフォトレジスト
１８によって決定されるため、セレクトトランジスタの
チャネル長ＳＣはコントロ−ルゲ−ト１２とフォトレジ
スト１８とのアライメントずれの影響を受ける。そのた
め、そのチャネル長ＳＣのばらつきがメモリセル全体の
オン電流のばらつきの原因となる。また、そのチャネル
長ＳＣはアライメントずれを考慮してある程度のマ−ジ
ンを設けておく必要がある。そのため集積化の妨げとも
なる。
ドレイン拡散層を形成する際、ドレイン拡散層４ｄはコ
ントロ−ルゲート１２をマスクとする自己整合法（セル
フアライメント）にてイオン注入されるため、フローテ
ィングゲ−ト領域のチャネル長ＭＣはコントロ−ルゲ−
ト１２によって決定され、アライメントずれ等には影響
されない。しかし、ソ−ス拡散層４ｓはフォトレジスト
１８によって決定されるため、セレクトトランジスタの
チャネル長ＳＣはコントロ−ルゲ−ト１２とフォトレジ
スト１８とのアライメントずれの影響を受ける。そのた
め、そのチャネル長ＳＣのばらつきがメモリセル全体の
オン電流のばらつきの原因となる。また、そのチャネル
長ＳＣはアライメントずれを考慮してある程度のマ−ジ
ンを設けておく必要がある。そのため集積化の妨げとも
なる。
【０００７】本発明はこのような問題を解決するため
に、ソ−ス拡散層もドレイン拡散層もともに自己整合的
に形成できる方法を提供することを目的とするものであ
る。本発明はまた、そのようにして形成された半導体装
置であって、ソ−ス拡散層の低抵抗化を図ることも目的
とするものである。
に、ソ−ス拡散層もドレイン拡散層もともに自己整合的
に形成できる方法を提供することを目的とするものであ
る。本発明はまた、そのようにして形成された半導体装
置であって、ソ−ス拡散層の低抵抗化を図ることも目的
とするものである。
【０００８】
【課題を解決するための手段】本発明の半導体装置で
は、半導体基板に形成されたドレイン拡散層とソ−ス拡
散層の間のチャネル領域上にトンネル絶縁膜を介してフ
ローティングゲ−トがドレイン拡散層側に形成され、フ
ローティングゲ−トとソ−ス拡散層の間が離間してセレ
クトチャネルとなっており、フローティングゲート上に
は層間絶縁膜を介してコントロ−ルゲ−トが形成され、
ソ−ス拡散層上にはソ−ス拡散層と同じ導電型のポリシ
リコン層が直接接触して形成されており、コントロ−ル
ゲ−ト上及び前記ポリシリコン層上には絶縁膜を介し、
セレクトチャネル上にはゲ−ト絶縁膜を介してチャネル
長方向に延びるセレクトゲ−トが形成されている。
は、半導体基板に形成されたドレイン拡散層とソ−ス拡
散層の間のチャネル領域上にトンネル絶縁膜を介してフ
ローティングゲ−トがドレイン拡散層側に形成され、フ
ローティングゲ−トとソ−ス拡散層の間が離間してセレ
クトチャネルとなっており、フローティングゲート上に
は層間絶縁膜を介してコントロ−ルゲ−トが形成され、
ソ−ス拡散層上にはソ−ス拡散層と同じ導電型のポリシ
リコン層が直接接触して形成されており、コントロ−ル
ゲ−ト上及び前記ポリシリコン層上には絶縁膜を介し、
セレクトチャネル上にはゲ−ト絶縁膜を介してチャネル
長方向に延びるセレクトゲ−トが形成されている。
【０００９】本発明の製造方法は以下の工程（Ａ）から
（Ｇ）を含んでいる。 （Ａ）半導体基板上にトンネル絶縁膜を介して第１層目
の導電体層となる第１層目ポリシリコン膜を形成し、そ
の上に層間絶縁膜を形成する工程、（Ｂ）層間絶縁膜及
び第１層目ポリシリコン膜をエッチングし、ソ−ス拡散
層を形成すべき領域の開口と、フローティングゲ−トを
チャネル幅方向に分離する溝とを設ける工程、（Ｃ）ソ
−ス・ドレイン拡散層用の導電型と同じ導電型の第２層
目の導電体層となる第２層目ポリシリコン膜を前記開口
を埋める厚さ以上に形成する工程、（Ｄ）写真製版とエ
ッチングにより、第２層目ポリシリコン膜をコントロー
ルゲートとソース拡散層形状にパターン化する工程、
（Ｅ）コントロールゲートをマスクの一部として半導体
基板にドレイン拡散層用の不純物を自己整合的に注入す
る工程、（Ｆ）半導体基板の露出面にゲート絶縁膜を形
成するとともに、ソース拡散層を形成すべき領域上のポ
リシリコン膜から半導体基板に不純物を拡散させてソー
ス拡散層を形成する熱酸化工程、（Ｇ）第３層目の導電
体層を形成した後、写真製版とエッチングによりその導
電体層にパターン化を施して、コントロールゲートの延
びる方向と直交する方向に延びるセレクトゲートを形成
する工程。
（Ｇ）を含んでいる。 （Ａ）半導体基板上にトンネル絶縁膜を介して第１層目
の導電体層となる第１層目ポリシリコン膜を形成し、そ
の上に層間絶縁膜を形成する工程、（Ｂ）層間絶縁膜及
び第１層目ポリシリコン膜をエッチングし、ソ−ス拡散
層を形成すべき領域の開口と、フローティングゲ−トを
チャネル幅方向に分離する溝とを設ける工程、（Ｃ）ソ
−ス・ドレイン拡散層用の導電型と同じ導電型の第２層
目の導電体層となる第２層目ポリシリコン膜を前記開口
を埋める厚さ以上に形成する工程、（Ｄ）写真製版とエ
ッチングにより、第２層目ポリシリコン膜をコントロー
ルゲートとソース拡散層形状にパターン化する工程、
（Ｅ）コントロールゲートをマスクの一部として半導体
基板にドレイン拡散層用の不純物を自己整合的に注入す
る工程、（Ｆ）半導体基板の露出面にゲート絶縁膜を形
成するとともに、ソース拡散層を形成すべき領域上のポ
リシリコン膜から半導体基板に不純物を拡散させてソー
ス拡散層を形成する熱酸化工程、（Ｇ）第３層目の導電
体層を形成した後、写真製版とエッチングによりその導
電体層にパターン化を施して、コントロールゲートの延
びる方向と直交する方向に延びるセレクトゲートを形成
する工程。
【００１０】工程（Ｂ）におけるソ−ス拡散層を形成す
べき領域の開口は、工程（Ｄ）でその開口の位置に第２
層目ポリシリコン膜をソース拡散層形状にパターン化す
る際のアライメントずれを考慮して、ソ−ス拡散層の幅
よりも大きく設定しておくのが好ましい。工程（Ｃ）で
形成する第２層目ポリシリコン膜の膜厚は、工程（Ｂ）
で形成した開口の幅Ｗの１／２以上であるのが好まし
い。ポリシリコン膜の膜厚が開口の幅Ｗの１／２以上に
なれば、開口による凹みがなくなり、表面が平らにな
る。
べき領域の開口は、工程（Ｄ）でその開口の位置に第２
層目ポリシリコン膜をソース拡散層形状にパターン化す
る際のアライメントずれを考慮して、ソ−ス拡散層の幅
よりも大きく設定しておくのが好ましい。工程（Ｃ）で
形成する第２層目ポリシリコン膜の膜厚は、工程（Ｂ）
で形成した開口の幅Ｗの１／２以上であるのが好まし
い。ポリシリコン膜の膜厚が開口の幅Ｗの１／２以上に
なれば、開口による凹みがなくなり、表面が平らにな
る。
【００１１】
【実施例】図２は一実施例を表わしたものである。Ｐ型
シリコン基板２にドレイン拡散層４ｄとソ−ス拡散層２
０が形成されており、その間のチャネル領域上にはトン
ネル酸化膜６を介してフローティングゲート８がドレイ
ン拡散層４ｄ側に形成され、フローティングゲート８と
ソ−ス拡散層２０の間が離間してセレクトチャネルＳＣ
となっている。フローティングゲート８上には層間絶縁
膜１０を介してコントロ−ルゲート１２が形成されてい
る。
シリコン基板２にドレイン拡散層４ｄとソ−ス拡散層２
０が形成されており、その間のチャネル領域上にはトン
ネル酸化膜６を介してフローティングゲート８がドレイ
ン拡散層４ｄ側に形成され、フローティングゲート８と
ソ−ス拡散層２０の間が離間してセレクトチャネルＳＣ
となっている。フローティングゲート８上には層間絶縁
膜１０を介してコントロ−ルゲート１２が形成されてい
る。
【００１２】ソ−ス拡散層２０上にはＮ型ポリシリコン
層１２ｓがソ−ス拡散層２０と直接接触して形成されて
いる。コントロ−ルゲート１２及びポリシリコン層１２
ｓ上にはシリコン酸化膜１４を介し、セレクトチャネル
ＳＣの基板上にはゲ−ト酸化膜１４ｇを介して、チャネ
ル長方向に延びるセレクトゲ−ト１６が形成されてい
る。チャネル長方向はコントロ−ルゲート１２と直交し
て交差する方向であり、図では紙面内方向である。
層１２ｓがソ−ス拡散層２０と直接接触して形成されて
いる。コントロ−ルゲート１２及びポリシリコン層１２
ｓ上にはシリコン酸化膜１４を介し、セレクトチャネル
ＳＣの基板上にはゲ−ト酸化膜１４ｇを介して、チャネ
ル長方向に延びるセレクトゲ−ト１６が形成されてい
る。チャネル長方向はコントロ−ルゲート１２と直交し
て交差する方向であり、図では紙面内方向である。
【００１３】図２には１個のメモリセルのチャネル長方
向に切断した図が示されているが、このようなメモリセ
ルは紙面垂直方向に複数個配列され、ソ−ス拡散層２０
はそれらの複数のメモリセルで連続した共通のものとな
っている。ソ−ス拡散層２０上には不純物が導入されて
低抵抗化されたポロシリコン層１２ｓが直接接触して形
成されているので、ソ−ス拡散層２０のみの場合よりも
抵抗値が低くなり、動作速度を高速化する上で有利であ
る。
向に切断した図が示されているが、このようなメモリセ
ルは紙面垂直方向に複数個配列され、ソ−ス拡散層２０
はそれらの複数のメモリセルで連続した共通のものとな
っている。ソ−ス拡散層２０上には不純物が導入されて
低抵抗化されたポロシリコン層１２ｓが直接接触して形
成されているので、ソ−ス拡散層２０のみの場合よりも
抵抗値が低くなり、動作速度を高速化する上で有利であ
る。
【００１４】次に、この実施例の製造方法を図３を参照
して説明する。 （Ａ）通常のＭＯＳプロセスに従って、Ｐ型シリコン基
板２に素子分離用のチャネルストッパ層とその上のフィ
−ルド酸化膜を形成したのち、トンネル酸化膜６を６０
〜１００Åの厚さに成長させる。その上に、リン又は砒
素がド−プされたポリシリコン膜８ａを１０００〜１５
００Åの厚さにＣＶＤ法により堆積する。
して説明する。 （Ａ）通常のＭＯＳプロセスに従って、Ｐ型シリコン基
板２に素子分離用のチャネルストッパ層とその上のフィ
−ルド酸化膜を形成したのち、トンネル酸化膜６を６０
〜１００Åの厚さに成長させる。その上に、リン又は砒
素がド−プされたポリシリコン膜８ａを１０００〜１５
００Åの厚さにＣＶＤ法により堆積する。
【００１５】さらにその上に層間絶縁膜１０としてＳｉ
Ｏ2膜、又はシリコン酸化膜、シリコン窒化膜及びシリ
コン酸化膜からなるＯＮＯ膜を全面に成膜する。ソ−ス
拡散層を形成すべき領域に、そのソ−ス拡散層領域の幅
にアライメントずれ量（約０.２μｍ）又はそれより少
し大きめにオ−バ−サイズした大きさ（幅Ｗ）で、層間
絶縁膜１０、ポリシリコン膜８ａ及びトンネル酸化膜６
をエッチングし、除去する。このエッチングでは、フロ
ーティングゲ−トをチャネル幅方向（紙面垂直方向）に
分離する溝（スリット）も同時に形成する。
Ｏ2膜、又はシリコン酸化膜、シリコン窒化膜及びシリ
コン酸化膜からなるＯＮＯ膜を全面に成膜する。ソ−ス
拡散層を形成すべき領域に、そのソ−ス拡散層領域の幅
にアライメントずれ量（約０.２μｍ）又はそれより少
し大きめにオ−バ−サイズした大きさ（幅Ｗ）で、層間
絶縁膜１０、ポリシリコン膜８ａ及びトンネル酸化膜６
をエッチングし、除去する。このエッチングでは、フロ
ーティングゲ−トをチャネル幅方向（紙面垂直方向）に
分離する溝（スリット）も同時に形成する。
【００１６】（Ｂ）第２層目のポリシリコン膜１２ａを
ＣＶＤ法により堆積する。ポリシリコン膜１２ａの膜厚
はＷ／２より少し厚めに設定する。ポリシリコン膜１２
ａにはリン又は砒素を１０14〜１０16／ｃｍ2注入す
る。
ＣＶＤ法により堆積する。ポリシリコン膜１２ａの膜厚
はＷ／２より少し厚めに設定する。ポリシリコン膜１２
ａにはリン又は砒素を１０14〜１０16／ｃｍ2注入す
る。
【００１７】（Ｃ）次に、写真製版によりコントロ−ル
ゲ−ト領域とソ−ス領域を覆うフォトレジストパタ−ン
３０を形成する。そのフォトレジストパタ−ン３０をマ
スクとしてポリシリコン膜１２ａ、層間絶縁膜１０及び
トンネル酸化膜６をパタ−ン化し、コントロ−ルゲ−ト
１２とソ−ス拡散層上に形成するポリシリコン膜１２ｓ
を形成する。このとき、それぞれのエッチング条件を最
適にすることにより、ソ−ス領域をオ−バ−サイズした
領域内でのポリシリコン膜の段差の位置ａがポリシリコ
ン膜８ａの上面ｂとほぼ同じ高さになるように設定す
る。
ゲ−ト領域とソ−ス領域を覆うフォトレジストパタ−ン
３０を形成する。そのフォトレジストパタ−ン３０をマ
スクとしてポリシリコン膜１２ａ、層間絶縁膜１０及び
トンネル酸化膜６をパタ−ン化し、コントロ−ルゲ−ト
１２とソ−ス拡散層上に形成するポリシリコン膜１２ｓ
を形成する。このとき、それぞれのエッチング条件を最
適にすることにより、ソ−ス領域をオ−バ−サイズした
領域内でのポリシリコン膜の段差の位置ａがポリシリコ
ン膜８ａの上面ｂとほぼ同じ高さになるように設定す
る。
【００１８】（Ｄ）次に、ポリシリコン膜８ａと１２ｓ
の下部をほぼジャストでエッチングする。次に、フォト
レジストパタ−ン３０を除去した後、ドレイン拡散層と
なるべき領域のみを開けるようにフォトレジストパター
ン３２を写真製版で形成した後、それをマスクとしてド
レイン用にＮ型不純物のリン又は砒素を基板２に１０14
〜１０16／ｃｍ2注入する。
の下部をほぼジャストでエッチングする。次に、フォト
レジストパタ−ン３０を除去した後、ドレイン拡散層と
なるべき領域のみを開けるようにフォトレジストパター
ン３２を写真製版で形成した後、それをマスクとしてド
レイン用にＮ型不純物のリン又は砒素を基板２に１０14
〜１０16／ｃｍ2注入する。
【００１９】（Ｅ）フォトレジストパタ−ン３２を除去
した後、露出している基板表面にゲ−ト酸化膜１４ｇを
１００〜２００Åの厚さに成長させる。このとき、ドレ
イン拡散層４ｄ上、コントロ−ルゲ−ト１２及びコント
ロールゲート８からなるスタックゲ−トの周り、並びに
ポリシリコン膜１２ｓの周りはド−プされた不純物によ
り増速酸化され、３００〜１０００Åのシリコン酸化膜
１４が成長する。
した後、露出している基板表面にゲ−ト酸化膜１４ｇを
１００〜２００Åの厚さに成長させる。このとき、ドレ
イン拡散層４ｄ上、コントロ−ルゲ−ト１２及びコント
ロールゲート８からなるスタックゲ−トの周り、並びに
ポリシリコン膜１２ｓの周りはド−プされた不純物によ
り増速酸化され、３００〜１０００Åのシリコン酸化膜
１４が成長する。
【００２０】また、このときソ−ス領域上ではポリシリ
コン膜１２ｓに注入されたリン又は砒素が基板２に拡散
（固相拡散）し、ソ−ス拡散層２０を形成する。その
後、第３層目のポリシリコン膜１６をＣＶＤ法により成
膜した後、写真製版によりパタ−ン化を施して、チャネ
ル長方向に延びるセレクトゲ−ト１６を形成する。
コン膜１２ｓに注入されたリン又は砒素が基板２に拡散
（固相拡散）し、ソ−ス拡散層２０を形成する。その
後、第３層目のポリシリコン膜１６をＣＶＤ法により成
膜した後、写真製版によりパタ−ン化を施して、チャネ
ル長方向に延びるセレクトゲ−ト１６を形成する。
【００２１】図３の実施例ではドレイン拡散層を形成す
るためのｎ型不純物のイオン注入をゲ−ト酸化膜１４ｇ
の形成前に行なっているが、その順序は逆であってもよ
い。また、実施例はＮチャネル型を示しているが、導入
する不純物をボロンやＢＦ2のようにＰ型のものに替え
ることにより、Ｐチャネル型にも同様に適用することが
できる。
るためのｎ型不純物のイオン注入をゲ−ト酸化膜１４ｇ
の形成前に行なっているが、その順序は逆であってもよ
い。また、実施例はＮチャネル型を示しているが、導入
する不純物をボロンやＢＦ2のようにＰ型のものに替え
ることにより、Ｐチャネル型にも同様に適用することが
できる。
【００２２】
【発明の効果】本発明の半導体装置では、ソ−ス拡散層
上に不純物が導入されて低抵抗化されたポロシリコン層
が直接接触して形成されているので、ソ−スの抵抗値が
低くなり、動作速度を高速化することができる。本発明
の製造方法では、ソ−ス拡散層はソ−ス拡散層領域に形
成されたポリシリコン層からの固相拡散により形成され
る。そのポリシリコン層はコントロ−ルゲ−トと同時に
パタ−ン化して形成されたものであるので、ソ−ス拡散
層の寸法や位置はその領域上のポリシリコン層によって
のみ決まり、アライメントずれは存在せず、メモリセル
のセレクトチャネル長のばらつきを抑えることができ
る。ソ−ス拡散層を形成すべき領域の開口の大きさをソ
−ス拡散層の幅よりも大きく設定しておくと、第２層目
ポリシリコン膜をソース拡散層形状にパターン化する際
のアライメントずれにより第２層目ポリシリコン膜パタ
ーンが開口からずれるのを防ぐことができる。第２層目
ポリシリコン膜の膜厚を開口の幅Ｗの１／２以上とすれ
ば、上面が平坦なポリシリコン膜を得ることができ、ス
タックゲ−トを形成するためのエッチング時にソ−ス領
域端の基板がエッチングされて掘れるのを抑えることが
できる。
上に不純物が導入されて低抵抗化されたポロシリコン層
が直接接触して形成されているので、ソ−スの抵抗値が
低くなり、動作速度を高速化することができる。本発明
の製造方法では、ソ−ス拡散層はソ−ス拡散層領域に形
成されたポリシリコン層からの固相拡散により形成され
る。そのポリシリコン層はコントロ−ルゲ−トと同時に
パタ−ン化して形成されたものであるので、ソ−ス拡散
層の寸法や位置はその領域上のポリシリコン層によって
のみ決まり、アライメントずれは存在せず、メモリセル
のセレクトチャネル長のばらつきを抑えることができ
る。ソ−ス拡散層を形成すべき領域の開口の大きさをソ
−ス拡散層の幅よりも大きく設定しておくと、第２層目
ポリシリコン膜をソース拡散層形状にパターン化する際
のアライメントずれにより第２層目ポリシリコン膜パタ
ーンが開口からずれるのを防ぐことができる。第２層目
ポリシリコン膜の膜厚を開口の幅Ｗの１／２以上とすれ
ば、上面が平坦なポリシリコン膜を得ることができ、ス
タックゲ−トを形成するためのエッチング時にソ−ス領
域端の基板がエッチングされて掘れるのを抑えることが
できる。
【図１】 従来の半導体装置を示す図であり、（Ａ）は
その要部断面図、（Ｂ）はその製造過程を示す断面図で
ある。
その要部断面図、（Ｂ）はその製造過程を示す断面図で
ある。
【図２】 一実施例を示す要部断面図である。
【図３】 同実施例を製造する方法を示す工程断面図で
ある。
ある。
２ 基板 ６ トンネル酸化膜 ８ フロ−ティングゲ−ト １０ 層間絶縁膜 １２ コントロ−ルゲ−ト １６ セレクトゲ−ト １４ｇ ゲ−ト酸化膜 ２０ ソ−ス拡散層
Claims (4)
- 【請求項１】 半導体基板に形成されたドレイン拡散層
とソ−ス拡散層の間のチャネル領域上にトンネル絶縁膜
を介してフローティングゲ−トがドレイン拡散層側に形
成され、フローティングゲ−トとソ−ス拡散層の間が離
間してセレクトチャネルとなっており、フローティング
ゲート上には層間絶縁膜を介してコントロ−ルゲ−トが
形成され、ソ−ス拡散層上にはソ−ス拡散層と同じ導電
型のポリシリコン層が直接接触して形成されており、コ
ントロ−ルゲ−ト上及び前記ポリシリコン層上には絶縁
膜を介し、セレクトチャネル上にはゲ−ト絶縁膜を介し
てチャネル長方向に延びるセレクトゲ−トが形成されて
いることを特徴とする半導体装置。 - 【請求項２】 以下の工程（Ａ）から（Ｇ）を含む半導
体装置の製造方法。 （Ａ）半導体基板上にトンネル絶縁膜を介して第１層目
の導電体層となる第１層目ポリシリコン膜を形成し、そ
の上に層間絶縁膜を形成する工程、（Ｂ）前記層間絶縁
膜及び第１層目ポリシリコン膜をエッチングし、ソ−ス
拡散層を形成すべき領域の開口と、フローティングゲ−
トをチャネル幅方向に分離する溝とを設ける工程、
（Ｃ）ソ−ス・ドレイン拡散層用の導電型と同じ導電型
の第２層目の導電体層となる第２層目ポリシリコン膜を
前記開口を埋める厚さ以上に形成する工程、（Ｄ）写真
製版とエッチングにより、第２層目ポリシリコン膜をコ
ントロールゲートとソース拡散層形状にパターン化する
工程、（Ｅ）コントロールゲートをマスクの一部として
半導体基板にドレイン拡散層用の不純物を自己整合的に
注入する工程、（Ｆ）半導体基板の露出面にゲート絶縁
膜を形成するとともに、ソース拡散層を形成すべき領域
上のポリシリコン膜から半導体基板に不純物を拡散させ
てソース拡散層を形成する熱酸化工程、（Ｇ）第３層目
の導電体層を形成した後、写真製版とエッチングにより
その導電体層にパターン化を施して、コントロールゲー
トの延びる方向と直交する方向に延びるセレクトゲート
を形成する工程。 - 【請求項３】 前記工程（Ｂ）におけるソ−ス拡散層を
形成すべき領域の開口は、ソ−ス拡散層の幅よりも大き
く設定する請求項２に記載の半導体装置の製造方法。 - 【請求項４】 前記工程（Ｃ）で形成する第２層目ポリ
シリコン膜の膜厚は、工程（Ｂ）で形成した開口の幅Ｗ
の１／２以上である請求項２に記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8227680A JPH1056089A (ja) | 1996-08-09 | 1996-08-09 | スプリットゲートタイプの半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8227680A JPH1056089A (ja) | 1996-08-09 | 1996-08-09 | スプリットゲートタイプの半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1056089A true JPH1056089A (ja) | 1998-02-24 |
Family
ID=16864656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8227680A Pending JPH1056089A (ja) | 1996-08-09 | 1996-08-09 | スプリットゲートタイプの半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1056089A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6739871B2 (en) | 2000-10-25 | 2004-05-25 | Orange House Co., Ltd. | Dentition image reading apparatus |
-
1996
- 1996-08-09 JP JP8227680A patent/JPH1056089A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6739871B2 (en) | 2000-10-25 | 2004-05-25 | Orange House Co., Ltd. | Dentition image reading apparatus |
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