JP2002050707A - 不揮発性メモリトランジスタを有する半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 コントロールゲートの上に、所定の膜を確実
に形成することができる、不揮発性メモリトランジスタ
を有する半導体装置およびその製造方法を提供する。 【解決手段】 不揮発性メモリトランジスタを有する半
導体装置の製造方法は、以下の工程（ａ）〜（ｅ）を含
む。（ａ）半導体基板１０上に、ゲート絶縁層として機
能しうる、第１の絶縁層２０を形成する工程、（ｂ）第
１の絶縁層２０の上に、フローティングゲート２２を形
成する工程、（ｃ）フローティングゲート２２と接触す
る、トンネル絶縁層として機能させるための、第２の絶
縁層２６を形成する工程、（ｄ）第２の絶縁層２６の上
に、上面が平坦であるコントロールゲート５０を形成す
る工程、および（ｅ）半導体基板１０内に、ソース領域
１４またはドレイン領域１６を構成する不純物拡散層を
形成する工程。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性メモリト
ランジスタを有する半導体装置およびその製造方法に関
する。

【０００２】

【背景技術】現在、不揮発性メモリトランジスタとし
て、スプリットゲート型不揮発性メモリトランジスタが
提案されている。以下、スプリットゲート型不揮発性メ
モリトランジスタの製造例を説明する。図８は、従来例
に係るスプリットゲート型不揮発性メモリトランジスタ
の製造工程を模式的に示す断面図である。

【０００３】図８（ａ）に示すように、半導体基板１１
０の上に、第１の絶縁層（ゲート絶縁層）１２０、フロ
ーティングゲート１２２および第３の絶縁層１２４を順
次形成する。次に、全面に、酸化シリコン層１２６ａを
形成する。次に、酸化シリコン層１２６ａの上に、ポリ
シリコン層１５２を形成する。次に、ポリシリコン層１
５２の上に、レジスト層Ｒ５を形成する。

【０００４】次に、レジスト層Ｒ５を露光・現像して、
図８（ｂ）に示すように、レジスト層Ｒ５をパターニン
グする。

【０００５】次に、図８（ｃ）に示すように、レジスト
層Ｒ５をマスクとして、ポリシリコン層１５２および酸
化シリコン層１２６ａをエッチングする。これにより、
コントロールゲート１５０および第２の絶縁層１２６が
形成される。そして、レジスト層Ｒ５を除去した後、ソ
ース領域１１４およびドレイン領域１１６を形成する。
こうして、スプリットゲート型不揮発性メモリトランジ
スタ２００が形成される。

【０００６】ところで、上記の製造例によると、図８
（ａ）に示すように、ポリシリコン層１５２は、酸化シ
リコン層１２６ａの形状を反映して、フローティングゲ
ート１２２のサイドにおいて、段差が生じることとな
る。ポリシリコン層１５２において段差が生じると、レ
ジスト層Ｒ５においても段差が生じることとなる。レジ
スト層Ｒ５において段差が生じると、露光における焦点
深度が場所によって異なることになる。このため、レジ
スト層Ｒ５において段差が生じると、所望のパターンを
有するレジスト層Ｒ５を形成するのが難しい。その結
果、上記の製造例によると、所望のパターンを有するコ
ントロールゲート１５０を形成するのが難しい。つま
り、コントロールゲート１５０の寸法制御性を向上させ
るのが困難である。

【０００７】また、ポリシリコン層１５２において段差
が生じると、シリサイド層を形成するための金属層をポ
リシリコン層１５２上に堆積させる際に、ポリシリコン
層１５２の段差において金属層が付着し難くなる。

【０００８】

【発明が解決しようとする課題】本発明の目的は、コン
トロールゲートの上に、所定の膜を確実に形成すること
ができる、不揮発性メモリトランジスタを有する半導体
装置およびその製造方法を提供することにある。

【０００９】

【課題を解決するための手段】本発明の不揮発性メモリ
トランジスタを有する半導体装置の製造方法（以下「半
導体装置の製造方法」という）は、以下の工程（ａ）〜
（ｃ）を含む。

【００１０】（ａ）半導体基板上に、ゲート絶縁層とし
て機能しうる第１の絶縁層と、フローティングゲートと
を形成する工程、（ｂ）トンネル絶縁層として機能させ
るための第２の絶縁層と、コントロールゲートとを形成
する工程であって、前記コントロールゲートは、前記第
２の絶縁層の上に形成され、かつ、その上面が平坦であ
り、前記第２の絶縁層は、前記フローティングゲートの
少なくとも一部と接触し、および（ｃ）前記半導体基板
内に、ソース領域またはドレイン領域を構成する不純物
拡散層を形成する工程。

【００１１】本発明においては、上面が平坦なコントロ
ールゲートを形成している。つまり、段差が生じないよ
うに、コントロールゲートを形成している。このため、
本発明によれば、段差が生じたコントロールゲートに比
べて、コントロールゲートの上に、確実に所定の膜を形
成することができる。

【００１２】前記工程（ｂ）におけるコントロールゲー
トは、たとえば次のようにして形成することができる。

【００１３】すなわち、前記工程（ｂ）は、前記第２の
絶縁層のための絶縁層を形成する工程（ｂ−１）と、前
記絶縁層上に、前記コントロールゲートのための導電層
を形成する工程（ｂ−２）と、前記導電層を平坦化する
工程（ｂ−３）と、前記導電層および前記絶縁層の所定
の部分を除去して、前記コントロールゲートおよび前記
第２の絶縁層を形成する工程（ｂ−４）とを含むことが
できる。

【００１４】また、前記工程（ｂ）は、前記工程（ｂ−
４）の前に、平坦化された前記導電層の上に、所定のパ
ターンを有するレジスト層を形成する工程（ｂ−５）を
含むことができる。

【００１５】前記工程（ｂ−５）におけるレジスト層
は、平坦化された導電層の上に形成される。このため、
レジスト層は、段差が生じない。このため、レジスト層
を露光する際において、焦点深度を均一にすることがで
きる。その結果、本発明によれば、所望のパターンを有
するレジスト層を形成することができる。したがって、
本発明によれば、所望のパターンを有するコントロール
ゲートを形成することができる。

【００１６】前記工程（ｂ−３）は、化学的機械的研磨
法により行われることができる。

【００１７】前記工程（ｂ−２）における前記導電層の
上面は、前記半導体基板の表面を基準として、前記第２
の絶縁層の最も高いレベルよりも高いことが好ましい。
前記工程（ｂ−２）における前記導電層の厚さは、たと
えば２３０〜４５０ｎｍである。

【００１８】前記コントロールゲートの材質は、ポリシ
リコンであることができる。

【００１９】さらに、前記コントロールゲートの上に、
シリサイド層を形成する工程（ｄ）を含むことができ
る。コントロールゲートの上面は平坦であるため、工程
（ｄ）において、コントロールゲートの上に、シリサイ
ド層を確実に形成することができる。

【００２０】以上の半導体装置の製造方法により得られ
た半導体装置は、たとえば、次の態様を有する。

【００２１】本発明の不揮発性メモリトランジスタを有
する半導体装置（以下「半導体装置」という）は、半導
体基板と、前記半導体基板上に、ゲート絶縁層としての
第１の絶縁層を介在させて配置されたフローティングゲ
ートと、前記フローティングゲートの少なくとも一部と
接触し、トンネル絶縁層として機能しうる第２の絶縁層
と、前記第２の絶縁層の上に形成されたコントロールゲ
ートと、前記半導体基板内に形成された、ソース領域ま
たはドレイン領域を構成する不純物拡散層と、を含み、
前記コントロールゲートの上面は、平坦である。

【００２２】本発明においては、コントロールゲートの
上面は、平坦である。このため、コントロールゲートの
上に、確実に所定の膜を形成することができる。

【００２３】コントロールゲートの上に、たとえば、シ
リサイド層を形成することができる。

【００２４】前記コントロールゲートは、ポリシリコン
層からなることができる。

【００２５】前記コントロールゲートの上面の高さは、
前記半導体基板の表面を基準として、前記第２の絶縁層
の最も高いレベル以上の高さであることが好ましい。

【００２６】

【発明の実施の形態】以下、本発明の好適な実施の形態
について、図面を参照しながら説明する。

【００２７】［半導体装置］以下、実施の形態に係る半
導体装置について説明する。図１は、実施の形態に係る
半導体装置を模式的に示す断面図である。

【００２８】（デバイスの構造）半導体装置１０００
は、スプリットゲート構造を有する不揮発性メモリトラ
ンジスタ（以下「メモリトランジスタ」という）１００
を含む。メモリトランジスタ１００は、ソース領域１４
と、ドレイン領域１６と、第１の絶縁層２０とを有す
る。ソース領域１４およびドレイン領域１６は、ｎ型ト
ランジスタを例にとると、Ｐ型のシリコン基板１０内に
形成されたＮ⁺ 型不純物拡散層からなる。第１の絶縁層
２０は、シリコン基板１０の表面に形成されている。

【００２９】第１の絶縁層２０の上には、フローティン
グゲート２２と、第２の絶縁層２６と、コントロールゲ
ート５０とが順次形成されている。

【００３０】フローティングゲート２２の上には、第３
の絶縁層２４が形成されている。第３の絶縁層２４は、
図１に示すように、中央部から端部へ向けてその膜厚が
薄くなる構造を有する。その結果、フローティングゲー
ト２２の上縁部２２０の両端は、鋭角に形成され、この
上縁部２２０で電界集中が起きやすいようになってい
る。

【００３１】第２の絶縁層２６は、第３の絶縁層２４の
上面からフローティングゲート２２の側面に連続し、さ
らにシリコン基板１０の表面に沿ってドレイン領域１６
の一端にいたるように形成されている。この第２の絶縁
層２６は、いわゆるトンネル絶縁層として機能する。

【００３２】この第２の絶縁層２６の上には、コントロ
ールゲート５０が形成されている。コントロールゲート
５０の上面は平坦である。コントロールゲート５０の上
面の高さは、第２の絶縁層２６の上面の最も高いレベル
Ｈ１０以上の高さである。

【００３３】コントロールゲート５０のサイド、およ
び、フローティングゲート２２のサイドにおいて、サイ
ドウオール７０が形成されている。コントロールゲート
５０の上面、および、ソース／ドレイン領域１４，１６
における半導体基板１０の上面には、シリサイド層６０
が形成されている。シリサイド層６０の材質としては、
たとえば、チタンシリサイド，コバルトシリサイド、ニ
ッケルシリサイドを挙げることができる。

【００３４】（メモリセルの動作方法）次に、本発明の
半導体装置を構成するメモリトランジスタ１００の動作
方法の一例について、図１を参照して説明する。

【００３５】図１において、Ｖｃはコントロールゲート
５０に印加される電圧を示し、Ｖｓはソース領域１４に
印加される電圧を示し、Ｖｄはドレイン領域１６に印加
される電圧を示し、Ｖｓｕｂはシリコン基板１０に印加
される電圧を示す。

【００３６】このメモリトランジスタ１００を動作させ
る場合には、データの書き込み時には、ソース領域１４
とドレイン領域１６間にチャネル電流を流し、電荷（ホ
ットエレクトロン）をフローティングゲート２２に注入
する。データの消去時には、所定の高電圧をコントロー
ルゲート５０に印加し、ＦＮ伝導によってフローティン
グゲート２２に蓄積された電荷をコントロールゲート５
０に移動させる。以下に、各動作の一例について述べ
る。

【００３７】まず、書き込み動作について述べる。な
お、矢印Ａ１０は、書き込み時の電子の流れを示す。

【００３８】データの書き込み動作においては、ドレイ
ン領域１６に対してソース領域１４を高電位にし、必要
に応じてコントロールゲート５０に所定電位を印加す
る。これにより、ドレイン領域１６付近で発生するホッ
トエレクトロンは、フローティングゲート２２に向かっ
て加速され、第１の絶縁層２０を介してフローティング
ゲート２２に注入され、データの書き込みがなされる。

【００３９】この書き込み動作では、例えば、コントロ
ールゲート５０の電位（Ｖｃ）を２Ｖ、ソース領域１４
の電位（Ｖｓ）を１０．５Ｖ、ドレイン領域１６の電位
（Ｖｄ）を０Ｖとする。また、シリコン基板１０の電位
（Ｖｓｕｂ）を０Ｖとする。

【００４０】次に、消去動作について説明する。なお、
矢印Ｂ１０は、消去時の電子の流れを示す。

【００４１】消去動作においては、ソース領域１４およ
びドレイン領域１６の電位に対してコントロールゲート
５０の電位を高くする。これにより、フローティングゲ
ート２２内に蓄積された電荷は、フローティングゲート
２２の先鋭な上縁部２２０からＦＮ伝導によって第２の
絶縁層２６を突き抜けてコントロールゲート５０に放出
されて、データが消去される。

【００４２】この消去動作では、例えば、コントロール
ゲート５０の電位（Ｖｃ）を１１．５Ｖとし、ソース領
域１４およびドレイン領域１６の電位ＶｓおよびＶｄを
０Ｖとし、シリコン基板１０の電位（Ｖｓｕｂ）を０Ｖ
とする。

【００４３】次に読み出し動作について説明する。な
お、矢印Ｃ１０は、読み出し時の電子の流れを示す。

【００４４】読み出し動作においては、ソース領域１４
に対してドレイン領域１６を高電位とし、コントロール
ゲート５０に所定の電圧を印加することにより、チャネ
ルの形成の有無によって書き込まれたデータの判定がな
される。すなわち、フローティングゲート２２に電荷が
注入されていると、フローティングゲート２２の電位が
低くなるため、チャネルが形成されず、ドレイン電流が
流れない。逆に、フローティングゲート２２に電荷が注
入されていないと、フローティングゲート２２の電位が
高くなるため、チャネルが形成されてドレイン電流が流
れる。そこで、ドレイン領域１６から流れる電流をセン
スアンプによって検出することにより、メモリトランジ
スタ１００のデータを読み出すことができる。

【００４５】読み出し動作においては、例えば、コント
ロールゲート５０の電位（Ｖｃ）は３．０Ｖとし、ソー
ス領域１４の電位（Ｖｓ）を０Ｖとし、ドレイン領域１
６の電位（Ｖｄ）を１Ｖとし、シリコン基板１０（Ｖｓ
ｕｂ）を０Ｖとする。

【００４６】（作用効果）以下、実施の形態に係る半導
体装置の作用効果を説明する。

【００４７】実施の形態に係る半導体装置１０００にお
いては、コントロールゲート５０の上面は、平坦であ
る。このため、コントロールゲート５０の上に、確実に
所定の層（たとえばシリサイド層）を形成することがで
きる。

【００４８】［半導体装置の製造方法］次に、本実施の
形態に係る半導体装置の製造方法を説明する。図２〜図
７は、本実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。

【００４９】（製造プロセス） （１）図２（ａ）に示すように、シリコン基板１０の表
面に、第１の酸化シリコン層２０ａを形成する。この第
１の酸化シリコン層２０ａは、メモリトランジスタの第
１の絶縁層２０（図１参照）となる。第１の酸化シリコ
ン層２０ａは、たとえば熱酸化法により形成される。第
１の酸化シリコン層２０ａの厚さは、特に限定されない
が、ゲート耐圧などを考慮して好ましくは７〜８ｎｍで
ある。

【００５０】次に、第１の酸化シリコン層２０ａの表面
に、例えばＣＶＤ法を用いて第１のポリシリコン層２２
ａを形成し、これにリンやひ素を拡散してＮ型の第１の
ポリシリコン層２２ａを形成する。この第１のポリシリ
コン層２２ａは、メモリトランジスタ１００のフローテ
ィングゲート２２（図１参照）となる。この第１のポリ
シリコン層２２ａは、例えば１００〜１５０ｎｍの厚さ
を有する。

【００５１】第１のポリシリコン層２２ａをＮ型にする
他の方法としては、第１のポリシリコン層２２ａを形成
した後、リンやひ素イオンを注入する方法、第１のポリ
シリコン層２２ａを形成した後、塩化ホスホリル（ＰＯ
Ｃｌ₃）を含んだキャリアガスを導入する方法、あるい
は第１のポリシリコン層２２ａを形成する時に、ホスフ
ィン（ＰＨ₃）を含んだキャリアガスを導入する方法、
などがある。

【００５２】次に、第１のポリシリコン層２２ａの表面
に、例えばＣＶＤ法で窒化シリコン層４０を形成する。
次いで、窒化シリコン層４０上に形成された第１のレジ
スト層Ｒ１をマスクとして、窒化シリコン層４０の所定
領域を選択的にエッチングして除去する。窒化シリコン
層４０の除去される領域２４０Ｈは、メモリトランジス
タ１００の第３の絶縁層２４が形成される領域である。
次いで、第１のレジスト層Ｒ１を除去する。

【００５３】（２）次に、図２（ｂ）に示すように、第
１のポリシリコン層２２ａの露出部分を選択的に酸化す
ることにより、第１のポリシリコン層２２ａの所定領域
の表面に第３の絶縁層２４を形成する。選択酸化によっ
て形成された第３の絶縁層２４は、中央部の膜厚が最も
大きく、端部では徐々に膜厚が小さくなる断面形状を有
する。その後、窒化シリコン層４０を除去する。

【００５４】（３）次に、図２（ｃ）に示すように、第
３の絶縁層２４をマスクとしてエッチングを行ない、第
１のポリシリコン層２２ａおよび第１の酸化シリコン層
２０ａをパターニングする。こうして、フローティング
ゲート２２およびゲート絶縁層２０が形成される。

【００５５】（４）次に、図３（ａ）に示すように、シ
リコン基板１０の上に、第２の酸化シリコン層２６ａを
堆積する。第２の酸化シリコン層２６ａは、メモリトラ
ンジスタ１００の第２の絶縁層２６となる。第２の酸化
シリコン層２６ａの厚さは、たとえば２０〜２５ｎｍで
ある。第２の酸化シリコン層２６ａの形成方法は、特に
限定されず、たとえば熱酸化法，ＣＶＤ法をあげること
ができる。好ましいＣＶＤ法は、高温熱ＣＶＤ法（たと
えばシランベースの高温熱ＣＶＤ法）である。高温熱Ｃ
ＶＤ法により第２の酸化シリコン層２６ａを形成する
と、第２の酸化シリコン層２６ａの膜質が緻密になると
いう利点がある。また、第２の酸化シリコン層２６ａ
は、複数の層が積層されて構成されていてもよい。

【００５６】次に、第２の酸化シリコン層２６ａの上
に、第２のポリシリコン層５２を堆積する。第２のポリ
シリコン層５２の形成方法は、特に限定されず、たとえ
ば、ＣＶＤ法である。第２のポリシリコン層５２は、上
述した第１のポリシリコン層２２ａと同様の方法によ
り、Ｎ型にすることができる。第２のポリシリコン層５
２の厚さは、ゲート絶縁層２０、フローティングゲート
２２、第３の絶縁層２４および第２の酸化シリコン層２
６ａの厚さの総和よりも厚ければ特に限定されない。つ
まり、第２のポリシリコン層５２の上面の高さが、シリ
コン基板１０の表面を基準として、第２の酸化シリコン
層２６ａの最も高いレベルＨ１０より、高ければ特に限
定されない。第２のポリシリコン層５２の厚さは、たと
えば２３０〜４５０ｎｍ、好ましくは２５０〜３００ｎ
ｍである。

【００５７】（５）次に、図３（ｂ）に示すように、第
２のポリシリコン層５２を平坦化する。第２のポリシリ
コン層５２の平坦化する方法は、特に限定されず、たと
えば化学的機械的研磨法を挙げることができる。

【００５８】（６）次に、図４（ａ）に示すように、第
２のポリシリコン層５２の上に、第２のレジスト層Ｒ２
を塗布する。この際、第２のポリシリコン層５２の上面
が平坦であるため、第２のレジスト層Ｒ２において段差
が生じない。

【００５９】（７）次に、図４（ｂ）に示すように、第
２のレジスト層Ｒを露光・現像し、第２のレジスト層Ｒ
２をパターニングする。この露光の際、第２のレジスト
層Ｒ２において段差が生じていないため、焦点深度を均
一にすることができる。その結果、所望のパターンを有
する第２のレジスト層Ｒ２を形成することができる。

【００６０】（８）次に、図５（ａ）に示すように、第
２のレジスト層Ｒ２をマスクとして、第２のポリシリコ
ン層５２および第２の酸化シリコン層２６ａをエッチン
グする。こうして、コントロールゲート５０と第２の絶
縁層２６とが形成される。この後、第２のレジスト層Ｒ
２が除去される。

【００６１】（９）次に、図５（ｂ）に示すように、コ
ントロールゲート５０のサイド、および、フローティン
グゲート２２のサイドにおいて、サイドウオール７０を
形成する。サイドウオール７０は、たとえば次のように
して形成することができる。ＣＶＤ法などによって、シ
リコン酸化膜（図示せず）を全面に形成する。次いで、
反応性イオンエッチングなどによって、シリコン酸化膜
を異方性エッチングすることにより、サイドウォール７
０を形成することができる。

【００６２】（１０）次に、図６（ａ）に示すように、
所定のパターンを有する第３のレジスト層Ｒ３を形成す
る。第３のレジスト層Ｒ３は、ソース領域１４となる領
域において開口されている。その後、第３のレジスト層
Ｒ３をマスクとして、Ｎ型不純物をシリコン基板１０に
イオン注入することにより、ソース領域１４を形成す
る。その後、第３のレジスト層Ｒ３を除去する。

【００６３】（１１）次に、図６（ｂ）に示すように、
所定のパターンを有する第４のレジスト層Ｒ４を形成す
る。第４のレジスト層Ｒ４は、ドレイン領域となる領域
において開口されている。その後、Ｎ型不純物をシリコ
ン基板１０にイオン注入することにより、ドレイン領域
１６を形成する。その後、第４のレジスト層Ｒ４を除去
する。

【００６４】（１２）次に、図７に示すように、全面
に、シリサイド層のための金属層６２を形成する。金属
層６２は、たとえばスパッタ法により形成することがで
きる。金属層６２の材質としては、たとえばチタン、コ
バルト、ニッケルを挙げることができる。金属層６２の
膜厚は、たとえば１０〜３５ｎｍである。この金属層６
２の形成の際、コントロールゲート５０の上面は平坦で
あるため、コントロールゲート５０の上面に金属層を確
実に形成することができる。

【００６５】次に、熱処理して、ソース／ドレイン領域
１４，１６におけるシリコン基板１０の上面、および、
コントロールゲート５０の上面をシリサイド化する。こ
うして、ソース／ドレイン領域１４，１６におけるシリ
コン基板１０およびコントロールゲート５０の上におい
て、シリサイド層６０が形成される。熱処理の温度は、
シリサイド化ができれば特に限定されず、たとえば、チ
タンによりシリサイド層６０を形成する場合には７００
〜７５０℃である。熱処理の時間は、熱処理の温度を考
慮して規定され、たとえば５〜２０秒である。その後、
未反応の金属層６２を除去する。

【００６６】以上の工程によって、図１に示すように、
メモリトランジスタ１００が形成される。

【００６７】（作用効果）以下、本実施の形態に係る半
導体装置の製造方法についての作用効果を説明する。

【００６８】本実施の形態においては、第２の絶縁層２
６ａの上に、第２のポリシリコン層５２を厚く堆積し、
その第２のポリシリコン層５２を平坦化している。この
ため、たとえば次の作用効果を奏することができる。

【００６９】（ａ）第２のポリシリコン層５２をパター
ニングするための第２のレジスト層Ｒ２の露光におい
て、焦点深度を均一にすることができる。その結果、本
実施の形態によれば、所望のパターンを有する第２のレ
ジスト層Ｒ２を形成することができる。したがって、本
実施の形態によれば、所望のパターンを有するコントロ
ールゲート５０を形成することができる。つまり、コン
トロールゲート５０の寸法制御性を向上させることがで
きる。

【００７０】（ｂ）コントロールゲート５０の上面に、
シリサイド層６０のための金属層６２を確実に形成する
ことができる。

【００７１】本発明は、上記の実施の形態に限定され
ず、本発明の要旨を超えない範囲で種々の変更が可能で
ある。

【図面の簡単な説明】

【図１】実施の形態に係る半導体装置を模式的に示す断
面図である。

【図２】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。

【図３】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。

【図４】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。

【図５】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。

【図６】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。

【図７】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。

【図８】従来例に係る半導体装置の製造工程を模式的に
示す断面図である。

【符号の説明】

１０ シリコン基板 １４ ソース領域 １６ ドレイン領域 ２０ 第１の絶縁層 ２０ａ 第１の酸化シリコン層 ２２ フローティングゲート ２２ａ 第１のポリシリコン層 ２２０ フローティングゲートの上縁部 ２４ 第３の絶縁層 ２６ 第２の絶縁層 ２６ａ 第２の酸化シリコン層 ３０ 配線層 ３２ コンタクト導電層 ４０ 窒化シリコン膜 ５０ コントロールゲート ５２ 第２のポリシリコン層 ６０ シリサイド層 ６２ 金属層 ７０ サイドウオール １００ 不揮発性メモリトランジスタ １０００ 半導体装置

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA09 AA22 AA25 AA33 AA63 AB03 AB04 AC06 AD13 AE02 AE03 AE08 AG02 AG07 AG10 5F083 EP13 EP25 EP54 EP57 EP62 EP67 ER02 ER09 ER14 ER17 JA35 JA39 JA53 PR07 PR12 PR29 PR40

Claims (12)

【特許請求の範囲】
1. 【請求項１】 以下の工程（ａ）〜（ｃ）を含む、不揮
   発性メモリトランジスタを有する半導体装置の製造方
   法。 （ａ）半導体基板上に、ゲート絶縁層として機能しうる
   第１の絶縁層と、フローティングゲートとを形成する工
   程、（ｂ）トンネル絶縁層として機能させるための第２
   の絶縁層と、コントロールゲートとを形成する工程であ
   って、 前記コントロールゲートは、前記第２の絶縁層の上に形
   成され、かつ、その上面が平坦であり、 前記第２の絶縁層は、前記フローティングゲートの少な
   くとも一部と接触し、および（ｃ）前記半導体基板内
   に、ソース領域またはドレイン領域を構成する不純物拡
   散層を形成する工程。
2. 【請求項２】 請求項１において、 前記工程（ｂ）は、前記第２の絶縁層のための絶縁層を
   形成する工程（ｂ−１）と、 前記絶縁層上に、前記コントロールゲートのための導電
   層を形成する工程（ｂ−２）と、 前記導電層を平坦化する工程（ｂ−３）と、 前記導電層および前記絶縁層の所定の部分を除去して、
   前記コントロールゲートおよび前記第２の絶縁層を形成
   する工程（ｂ−４）とを含む、不揮発性メモリトランジ
   スタを有する半導体装置の製造方法。
3. 【請求項３】 請求項２において、 前記工程（ｂ）は、前記工程（ｂ−４）の前に、平坦化
   された前記導電層の上に、所定のパターンを有するレジ
   スト層を形成する工程（ｂ−５）を含む、不揮発性メモ
   リトランジスタを有する半導体装置の製造方法。
4. 【請求項４】 請求項２または３において、 前記工程（ｂ−３）は、化学的機械的研磨法により行わ
   れる、不揮発性メモリトランジスタを有する半導体装置
   の製造方法。
5. 【請求項５】 請求項２〜４のいずれかにおいて、 前記工程（ｂ−２）における前記導電層の上面は、前記
   半導体基板の表面を基準として、前記第２の絶縁層の最
   も高いレベルよりも高い、不揮発性メモリトランジスタ
   を有する半導体装置の製造方法。
6. 【請求項６】 請求項２〜５のいずれかにおいて、 前記工程（ｂ−２）における前記導電層の厚さは、２３
   ０〜４５０ｎｍである、不揮発性メモリトランジスタを
   有する半導体装置の製造方法。
7. 【請求項７】 請求項１〜６のいずれかにおいて、 前記コントロールゲートの材質は、ポリシリコンであ
   る、不揮発性メモリトランジスタを有する半導体装置の
   製造方法。
8. 【請求項８】 請求項１〜７のいずれかにおいて、 さらに、前記コントロールゲートの上に、シリサイド層
   を形成する工程（ｄ）を含む、不揮発性メモリトランジ
   スタを有する半導体装置の製造方法。
9. 【請求項９】 半導体基板と、 前記半導体基板上に、ゲート絶縁層としての第１の絶縁
   層を介在させて配置されたフローティングゲートと、 前記フローティングゲートの少なくとも一部と接触し、
   トンネル絶縁層として機能しうる第２の絶縁層と、 前記第２の絶縁層の上に形成されたコントロールゲート
   と、 前記半導体基板内に形成された、ソース領域またはドレ
   イン領域を構成する不純物拡散層と、を含み、 前記コントロールゲートの上面は、平坦である、不揮発
   性メモリトランジスタを有する半導体装置。
10. 【請求項１０】 請求項９において、 前記コントロールゲートの上に、シリサイド層が形成さ
    れている、不揮発性メモリトランジスタを有する半導体
    装置。
11. 【請求項１１】 請求項９または１０において、 前記コントロールゲートは、ポリシリコン層からなる、
    不揮発性メモリトランジスタを有する半導体装置。
12. 【請求項１２】 請求項９〜１１のいずれかにおいて、 前記コントロールゲートの上面の高さは、前記半導体基
    板の表面を基準として、前記第２の絶縁層の最も高いレ
    ベル以上の高さである、不揮発性メモリトランジスタを
    有する半導体装置。