JP2002184878A - 不揮発性メモリトランジスタを有する半導体装置 - Google Patents
不揮発性メモリトランジスタを有する半導体装置Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 書換え可能回数特性が向上された、不揮発性
メモリトランジスタを有する半導体装置を提供する。 【解決手段】 半導体装置は、シリコン基板１０と、シ
リコン基板１０上に、第１の絶縁層２０を介在させて配
置されたフローティングゲート２２と、フローティング
ゲート２２の少なくとも一部と接触する第２の絶縁層２
６と、第２の絶縁層２６の上に形成されたコントロール
ゲート２８と、シリコン基板１０内に形成されたソース
領域１４およびドレイン領域１６と、を含む。フローテ
ィングゲート２２の上方において、配線層４０が設けら
れ、フローティングゲート２２の全体は、平面的にみて
配線層４０と重なっている。
メモリトランジスタを有する半導体装置を提供する。 【解決手段】 半導体装置は、シリコン基板１０と、シ
リコン基板１０上に、第１の絶縁層２０を介在させて配
置されたフローティングゲート２２と、フローティング
ゲート２２の少なくとも一部と接触する第２の絶縁層２
６と、第２の絶縁層２６の上に形成されたコントロール
ゲート２８と、シリコン基板１０内に形成されたソース
領域１４およびドレイン領域１６と、を含む。フローテ
ィングゲート２２の上方において、配線層４０が設けら
れ、フローティングゲート２２の全体は、平面的にみて
配線層４０と重なっている。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性メモリト
ランジスタを有する半導体装置に関する。
ランジスタを有する半導体装置に関する。
【０００２】
【背景技術】電気的に消去可能なプログラマブルＲＯＭ
（ＥＥＰＲＯＭ）に適用されるデバイスのひとつとし
て、スプリットゲート構造を有するトランジスタが知ら
れている。図１６は、不揮発性メモリトランジスタを含
む半導体装置の従来の一例を模式的に示す断面図であ
る。
（ＥＥＰＲＯＭ）に適用されるデバイスのひとつとし
て、スプリットゲート構造を有するトランジスタが知ら
れている。図１６は、不揮発性メモリトランジスタを含
む半導体装置の従来の一例を模式的に示す断面図であ
る。
【０００３】半導体装置は、スプリットゲート構造を有
する不揮発性メモリトランジスタ（以下「メモリトラン
ジスタ」という）３００を含む。
する不揮発性メモリトランジスタ（以下「メモリトラン
ジスタ」という）３００を含む。
【０００４】メモリトランジスタ３００は、ｎ型トラン
ジスタを例にとると、図１６に示すように、Ｐ型のシリ
コン基板１０内に形成されたｎ+型不純物拡散層からな
るソース領域１４およびドレイン領域１６と、シリコン
基板１０の表面に形成されたゲート絶縁層としての第１
の絶縁層７０とを有する。この第１の絶縁層７０上に
は、フローティングゲート７２と、第２の絶縁層７６
と、コントロールゲート７８とが順次形成されている。
ジスタを例にとると、図１６に示すように、Ｐ型のシリ
コン基板１０内に形成されたｎ+型不純物拡散層からな
るソース領域１４およびドレイン領域１６と、シリコン
基板１０の表面に形成されたゲート絶縁層としての第１
の絶縁層７０とを有する。この第１の絶縁層７０上に
は、フローティングゲート７２と、第２の絶縁層７６
と、コントロールゲート７８とが順次形成されている。
【０００５】フローティングゲート７２の上には、第３
の絶縁層７４が形成されている。この第３の絶縁層７４
は、フローティングゲート７２となるポリシリコン層の
一部を選択酸化することによって形成された絶縁層から
構成される。つまり、第３の絶縁層７４は、図１６に示
すように、中央から両端部へ向けてその膜厚が薄くなる
構造を有する。その結果、フローティングゲート７２の
両端の上縁部７２０は鋭角に形成され、これらの上縁部
７２０で電界集中が起きやすいようになっている。
の絶縁層７４が形成されている。この第３の絶縁層７４
は、フローティングゲート７２となるポリシリコン層の
一部を選択酸化することによって形成された絶縁層から
構成される。つまり、第３の絶縁層７４は、図１６に示
すように、中央から両端部へ向けてその膜厚が薄くなる
構造を有する。その結果、フローティングゲート７２の
両端の上縁部７２０は鋭角に形成され、これらの上縁部
７２０で電界集中が起きやすいようになっている。
【０００６】このスプリットゲート構造のメモリトラン
ジスタ３００を動作させる場合には、たとえば、データ
の書き込み時には、ソース領域１４とドレイン領域１６
間にチャネル電流を流し、矢印Ａ１０で示すように、電
荷（ホットエレクトロン）をフローティングゲート７２
に注入する。また、データの消去時には、所定の高電圧
をコントロールゲート７８に印加し、ファウラー・ノル
ドハイムトンネル伝導（ＦＮ伝導）によって、フローテ
ィングゲート７２に蓄積された電荷を、矢印Ｂ１０で示
すように、第３の絶縁層７６を介してコントロールゲー
ト７８に移動させる。
ジスタ３００を動作させる場合には、たとえば、データ
の書き込み時には、ソース領域１４とドレイン領域１６
間にチャネル電流を流し、矢印Ａ１０で示すように、電
荷（ホットエレクトロン）をフローティングゲート７２
に注入する。また、データの消去時には、所定の高電圧
をコントロールゲート７８に印加し、ファウラー・ノル
ドハイムトンネル伝導（ＦＮ伝導）によって、フローテ
ィングゲート７２に蓄積された電荷を、矢印Ｂ１０で示
すように、第３の絶縁層７６を介してコントロールゲー
ト７８に移動させる。
【０００７】
【発明が解決しようとする課題】本発明の目的は、書換
え可能回数特性が向上された、不揮発性メモリトランジ
スタを有する半導体装置を提供することにある。
え可能回数特性が向上された、不揮発性メモリトランジ
スタを有する半導体装置を提供することにある。
【０００８】
【課題を解決するための手段】（Ａ）本発明の第１の不
揮発性メモリトランジスタを有する半導体装置は、半導
体層と、前記半導体層上に、ゲート絶縁層としての第１
の絶縁層を介在させて配置されたフローティングゲート
と、前記フローティングゲートの少なくとも一部と接触
し、トンネル絶縁層として機能しうる第２の絶縁層と、
前記第２の絶縁層の上に形成されたコントロールゲート
と、前記半導体層内に形成された、ソース領域またはド
レイン領域を構成する不純物拡散層と、を含み、前記フ
ローティングゲートの上方において、導電層が設けら
れ、前記フローティングゲートの全体は、平面的にみて
前記導電層と重なっている。
揮発性メモリトランジスタを有する半導体装置は、半導
体層と、前記半導体層上に、ゲート絶縁層としての第１
の絶縁層を介在させて配置されたフローティングゲート
と、前記フローティングゲートの少なくとも一部と接触
し、トンネル絶縁層として機能しうる第２の絶縁層と、
前記第２の絶縁層の上に形成されたコントロールゲート
と、前記半導体層内に形成された、ソース領域またはド
レイン領域を構成する不純物拡散層と、を含み、前記フ
ローティングゲートの上方において、導電層が設けら
れ、前記フローティングゲートの全体は、平面的にみて
前記導電層と重なっている。
【０００９】本発明においては、フローティングゲート
の全体は、平面的にみて前記導電層と重なっている。こ
のため、導電層は、その導電層の上方における層を形成
するための種々の工程（たとえばエッチング工程）にお
いて発生するチャージ（プロセス・インデュースド・チ
ャージ；Process Induced Charge）から、フローティン
グゲートを保護することができる。その結果、フローテ
ィングゲートと接触する領域における第２の絶縁層にお
いて、そのチャージがトラップされるのを抑えることが
できる。したがって、第２の絶縁層の劣化を抑えること
ができ、書換え可能回数を向上することができる。
の全体は、平面的にみて前記導電層と重なっている。こ
のため、導電層は、その導電層の上方における層を形成
するための種々の工程（たとえばエッチング工程）にお
いて発生するチャージ（プロセス・インデュースド・チ
ャージ；Process Induced Charge）から、フローティン
グゲートを保護することができる。その結果、フローテ
ィングゲートと接触する領域における第２の絶縁層にお
いて、そのチャージがトラップされるのを抑えることが
できる。したがって、第２の絶縁層の劣化を抑えること
ができ、書換え可能回数を向上することができる。
【００１０】また、前記導電層は、平面的にみて前記フ
ローティングゲートの端より外側に突出している場合に
は、平面的にみて前記フローティングゲートの端より外
側に突出した部分の前記導電層の幅は、好ましくは、
０．５μｍ以下である。
ローティングゲートの端より外側に突出している場合に
は、平面的にみて前記フローティングゲートの端より外
側に突出した部分の前記導電層の幅は、好ましくは、
０．５μｍ以下である。
【００１１】また、前記フローティングゲートの上方に
形成された導電層の側端と、該フローティングゲートの
端とは、平面的にみて少なくとも一部において一致して
いていてもよい。
形成された導電層の側端と、該フローティングゲートの
端とは、平面的にみて少なくとも一部において一致して
いていてもよい。
【００１２】また、前記フローティングゲートの形成領
域以外の領域の上方における導電層の幅は、前記フロー
ティングゲートの形成領域の上方における導電層の幅よ
り狭くすることができる。
域以外の領域の上方における導電層の幅は、前記フロー
ティングゲートの形成領域の上方における導電層の幅よ
り狭くすることができる。
【００１３】また、前記導電層は、前記半導体層と電気
的に接続されていることができる。
的に接続されていることができる。
【００１４】また、第１の不揮発性メモリトランジスタ
を有する半導体装置は、半導体層と、前記半導体層の上
方に配置されたフローティングゲートと、前記フローテ
ィングゲートの上方に配置されたコントロールゲート
と、を含む不揮発性メモリトランジスタを有し、前記フ
ローティングゲートのうち、少なくとも上方に前記コン
トロールゲートが配置されていない領域の鉛直上方に
は、導電層が設けられてなる構造を有することもでき
る。
を有する半導体装置は、半導体層と、前記半導体層の上
方に配置されたフローティングゲートと、前記フローテ
ィングゲートの上方に配置されたコントロールゲート
と、を含む不揮発性メモリトランジスタを有し、前記フ
ローティングゲートのうち、少なくとも上方に前記コン
トロールゲートが配置されていない領域の鉛直上方に
は、導電層が設けられてなる構造を有することもでき
る。
【００１５】コントロールゲートも、プロセス・インデ
ュースド・チャージからフローティングゲートを保護す
る効果を有している。したがって、本発明においては、
フローティングゲート全面の鉛直上方には、必ずコント
ロールゲートまたは導電層が配置されているので、フロ
ーティングゲート全上表面をプロセス・インデュースド
・チャージから保護することができる。その結果、書換
え可能回数を向上することができる。
ュースド・チャージからフローティングゲートを保護す
る効果を有している。したがって、本発明においては、
フローティングゲート全面の鉛直上方には、必ずコント
ロールゲートまたは導電層が配置されているので、フロ
ーティングゲート全上表面をプロセス・インデュースド
・チャージから保護することができる。その結果、書換
え可能回数を向上することができる。
【００１６】また、前記フローティングゲートの鉛直上
方に位置する前記導電層の幅は、前記フローティングゲ
ートの幅より大きく形成されてもよい。
方に位置する前記導電層の幅は、前記フローティングゲ
ートの幅より大きく形成されてもよい。
【００１７】また、前記フローティングゲートの鉛直上
方以外に位置する前記導電層の幅は、前記フローティン
グゲートの鉛直上方に位置する前記導電層の幅より小さ
く形成されてもよい。このようにフローティングゲート
の鉛直上方以外に位置する導電層の幅を小さくすること
で、導電層の幅をフローティングゲートの幅より広い幅
で統一する構造に比べて、この導電層による応力を最小
限にすることができる。
方以外に位置する前記導電層の幅は、前記フローティン
グゲートの鉛直上方に位置する前記導電層の幅より小さ
く形成されてもよい。このようにフローティングゲート
の鉛直上方以外に位置する導電層の幅を小さくすること
で、導電層の幅をフローティングゲートの幅より広い幅
で統一する構造に比べて、この導電層による応力を最小
限にすることができる。
【００１８】また、前記導電層は、配線層とすることが
できる。
できる。
【００１９】また、配線層が多層構造を有する場合は、
前記導電層は、最下層の配線層とすることができる。
前記導電層は、最下層の配線層とすることができる。
【００２０】（Ｂ）本発明の第２の不揮発性メモリトラ
ンジスタを有する半導体装置は、半導体層と、前記半導
体層上に、ゲート絶縁層としての第１の絶縁層を介在さ
せて配置されたフローティングゲートと、前記フローテ
ィングゲートの少なくとも一部と接触し、トンネル絶縁
層として機能しうる第２の絶縁層と、前記第２の絶縁層
の上に形成されたコントロールゲートと、前記半導体層
内に形成された、ソース領域またはドレイン領域を構成
する不純物拡散層と、を含み、前記フローティングゲー
トの上方において、レベルが異なる複数の導電層が形成
され、レベルが異なる複数の前記導電層によって、前記
フローティングゲートの全体は覆われている。
ンジスタを有する半導体装置は、半導体層と、前記半導
体層上に、ゲート絶縁層としての第１の絶縁層を介在さ
せて配置されたフローティングゲートと、前記フローテ
ィングゲートの少なくとも一部と接触し、トンネル絶縁
層として機能しうる第２の絶縁層と、前記第２の絶縁層
の上に形成されたコントロールゲートと、前記半導体層
内に形成された、ソース領域またはドレイン領域を構成
する不純物拡散層と、を含み、前記フローティングゲー
トの上方において、レベルが異なる複数の導電層が形成
され、レベルが異なる複数の前記導電層によって、前記
フローティングゲートの全体は覆われている。
【００２１】ここで「レベルが異なる」とは、異なる層
間絶縁層の上に形成されていることを意味する。
間絶縁層の上に形成されていることを意味する。
【００２２】本発明においては、レベルが異なる複数の
前記導電層によって、前記フローティングゲートの全体
は覆われている。このため、フローティングゲートと平
面的にみて重なる導電層のうち、最上層より上方におけ
る層を形成するための種々の工程（たとえばエッチング
工程）において発生するチャージ（プロセス・インデュ
ースド・チャージ；Process Induced Charge）から、フ
ローティングゲートを保護することができる。その結
果、フローティングゲートと接触する領域における第２
の絶縁層において、そのチャージがトラップされるのを
抑えることができる。したがって、第２の絶縁層の劣化
を抑えることができ、書換え可能回数を向上することが
できる。
前記導電層によって、前記フローティングゲートの全体
は覆われている。このため、フローティングゲートと平
面的にみて重なる導電層のうち、最上層より上方におけ
る層を形成するための種々の工程（たとえばエッチング
工程）において発生するチャージ（プロセス・インデュ
ースド・チャージ；Process Induced Charge）から、フ
ローティングゲートを保護することができる。その結
果、フローティングゲートと接触する領域における第２
の絶縁層において、そのチャージがトラップされるのを
抑えることができる。したがって、第２の絶縁層の劣化
を抑えることができ、書換え可能回数を向上することが
できる。
【００２３】また、少なくとも一つの前記導電層は、平
面的にみて前記フローティングゲートの端より外側に突
出している場合には、平面的にみて前記フローティング
ゲートの端より外側に突出した部分の前記導電層の幅
は、好ましくは、０．５μｍ以下である。
面的にみて前記フローティングゲートの端より外側に突
出している場合には、平面的にみて前記フローティング
ゲートの端より外側に突出した部分の前記導電層の幅
は、好ましくは、０．５μｍ以下である。
【００２４】また、少なくとも一つの前記導電層の側端
と、前記フローティングゲートの端とは、平面的にみて
少なくとも一部において一致していることができる。
と、前記フローティングゲートの端とは、平面的にみて
少なくとも一部において一致していることができる。
【００２５】また、前記導電層は、前記半導体層と電気
的に接続されていることができる。
的に接続されていることができる。
【００２６】また、第２の不揮発性メモリトランジスタ
を有する半導体装置は、半導体層と、前記半導体層の上
方に配置されたフローティングゲートと、前記フローテ
ィングゲートの上方に配置されたコントロールゲート
と、を含む不揮発性メモリトランジスタを有し、前記不
揮発性メモリトランジスタの上方に多層構造を有する複
数の導電層が設けられ、前記フローティングゲートのう
ち、少なくとも上方に前記コントロールゲートが配置さ
れていない領域の鉛直上方には、前記複数の導電層のう
ち少なくとも１層の導電層が設けられてなる構造を有す
ることができる。
を有する半導体装置は、半導体層と、前記半導体層の上
方に配置されたフローティングゲートと、前記フローテ
ィングゲートの上方に配置されたコントロールゲート
と、を含む不揮発性メモリトランジスタを有し、前記不
揮発性メモリトランジスタの上方に多層構造を有する複
数の導電層が設けられ、前記フローティングゲートのう
ち、少なくとも上方に前記コントロールゲートが配置さ
れていない領域の鉛直上方には、前記複数の導電層のう
ち少なくとも１層の導電層が設けられてなる構造を有す
ることができる。
【００２７】本発明においては、フローティングゲート
全面の鉛直上方には、必ずコントロールゲートまたは導
電層が配置されているので、フローティングゲートの全
体をプロセス・インデュースド・チャージから保護する
ことができる。その結果、書換え可能回数を向上するこ
とができる。
全面の鉛直上方には、必ずコントロールゲートまたは導
電層が配置されているので、フローティングゲートの全
体をプロセス・インデュースド・チャージから保護する
ことができる。その結果、書換え可能回数を向上するこ
とができる。
【００２８】本発明の第１および第２の半導体装置は、
さらに、他の回路領域が混載されていることができる。
前記回路領域は、少なくともロジック回路を含むことが
できる。
さらに、他の回路領域が混載されていることができる。
前記回路領域は、少なくともロジック回路を含むことが
できる。
【００２９】上記において「半導体層」には、半導体基
板、および、基板の上に形成された半導体層が含まれ
る。
板、および、基板の上に形成された半導体層が含まれ
る。
【００３０】
【発明の実施の形態】以下、本発明の好適な実施の形態
について、図面を参照しながら説明する。
について、図面を参照しながら説明する。
【００３１】（デバイスの構造）実施の形態に係る半導
体装置を説明する。図１は、実施の形態に係る半導体装
置を模式的に示す平面図である。図２は、バルクの平面
を模式的に示す平面図である。図３（ａ）は、図１のＡ
−Ａ線に沿った断面を模式的に示す断面図である。図３
（ｂ）は、図１のＢ−Ｂ線に沿った断面を模式的に示す
断面図である。
体装置を説明する。図１は、実施の形態に係る半導体装
置を模式的に示す平面図である。図２は、バルクの平面
を模式的に示す平面図である。図３（ａ）は、図１のＡ
−Ａ線に沿った断面を模式的に示す断面図である。図３
（ｂ）は、図１のＢ−Ｂ線に沿った断面を模式的に示す
断面図である。
【００３２】半導体装置は、スプリットゲート構造を有
する不揮発性メモリトランジスタ（以下「メモリトラン
ジスタ」という）１００を含む。メモリトランジスタ
は、素子分離領域１２によって画定された素子形成領域
において形成されている。メモリトランジスタ１００
は、ソース領域１４と、ドレイン領域１６と、ゲート絶
縁層として機能する第１の絶縁層２０とを有する。ソー
ス領域１４およびドレイン領域１６は、ｎ型トランジス
タを例にとると、Ｐ型のシリコン基板１０内に形成され
たｎ+ 型不純物拡散層からなる。第１の絶縁層２０は、
シリコン基板１０の表面に形成されている。
する不揮発性メモリトランジスタ（以下「メモリトラン
ジスタ」という）１００を含む。メモリトランジスタ
は、素子分離領域１２によって画定された素子形成領域
において形成されている。メモリトランジスタ１００
は、ソース領域１４と、ドレイン領域１６と、ゲート絶
縁層として機能する第１の絶縁層２０とを有する。ソー
ス領域１４およびドレイン領域１６は、ｎ型トランジス
タを例にとると、Ｐ型のシリコン基板１０内に形成され
たｎ+ 型不純物拡散層からなる。第１の絶縁層２０は、
シリコン基板１０の表面に形成されている。
【００３３】第１の絶縁層２０の上には、フローティン
グゲート２２と、第３の絶縁層２４とが順次形成されて
いる。第３の絶縁層２４は、中央部から側端部へ向けて
その膜厚が薄くなる構造を有する。このため、フローテ
ィングゲート２２の周縁部の上部２２０は、鋭角に形成
されている。その結果、フローティングゲート２２の周
縁部の上部２２０で電界集中が起きやすいようになって
いる。
グゲート２２と、第３の絶縁層２４とが順次形成されて
いる。第３の絶縁層２４は、中央部から側端部へ向けて
その膜厚が薄くなる構造を有する。このため、フローテ
ィングゲート２２の周縁部の上部２２０は、鋭角に形成
されている。その結果、フローティングゲート２２の周
縁部の上部２２０で電界集中が起きやすいようになって
いる。
【００３４】第２の絶縁層２６は、第３の絶縁層２４の
上面、フローティングゲート２２の上面およびシリコン
基板１０の表面を覆うように形成されている。この第２
の絶縁層２６は、いわゆるトンネル絶縁層として機能す
る。
上面、フローティングゲート２２の上面およびシリコン
基板１０の表面を覆うように形成されている。この第２
の絶縁層２６は、いわゆるトンネル絶縁層として機能す
る。
【００３５】この第２の絶縁層２６の上面上には、コン
トロールゲート２８が形成されている。コントロールゲ
ート２８の上には、必要に応じて、シリサイド層（図示
せず）を形成してもよい。シリサイド層の材質として
は、たとえば、タングステンシリサイド，モリブデンシ
リサイド，チタンシリサイド，コバルトシリサイドを挙
げることができる。
トロールゲート２８が形成されている。コントロールゲ
ート２８の上には、必要に応じて、シリサイド層（図示
せず）を形成してもよい。シリサイド層の材質として
は、たとえば、タングステンシリサイド，モリブデンシ
リサイド，チタンシリサイド，コバルトシリサイドを挙
げることができる。
【００３６】シリコン基板１０の上には、層間絶縁層３
０が形成されている。層間絶縁層３０において、スルー
ホール３２が形成されている。スルーホール３２内に
は、コンタクト層３４が形成されている。コンタクト層
３４は、たとえばタングステンプラグからなる。層間絶
縁層３０の上には、配線層（導電層）４０が形成されて
いる。配線層４０は、コンタクト層３４を介して、ドレ
イン領域１６と電気的に接続されている。フローティン
グゲート２２の全体は、平面的にみてこの配線層４０と
重なっている。具体的には、フローティングゲート２２
は、配線層４０によって完全に覆われている。より具体
的には、配線層４０の端４０ａは、平面的にみて、フロ
ーティングゲート２２の端２２ａより外側にある。すな
わち、図３（ａ）において、フローティングゲート２２
に対向する上方に配線層４０を配置し、配線層４０の幅
Ｗ３０は、フローティングゲートの幅Ｗ４０より大きく
形成することで、フローティングゲート２２の全面の鉛
直上方には、配線層４０が配置されている構造となる。
または、配線層４０の端４０ａは、平面的にみてフロー
ティングゲート２２の端２２ａと一致していてもよい。
配線層４０の側端部が平面的にみてフローティングゲー
ト２２の端２２ａより外側に突出している場合には、フ
ローティングゲート２２の端２２ａより外側に突出して
いる配線層４０の幅Ｗ１０は、好ましくは０．５μｍ以
下、より好ましくは０．３μｍ以下である。配線層４０
の厚さは、たとえば０．３〜１．０μｍであり、好まし
くは０．３〜０．８μｍである。
０が形成されている。層間絶縁層３０において、スルー
ホール３２が形成されている。スルーホール３２内に
は、コンタクト層３４が形成されている。コンタクト層
３４は、たとえばタングステンプラグからなる。層間絶
縁層３０の上には、配線層（導電層）４０が形成されて
いる。配線層４０は、コンタクト層３４を介して、ドレ
イン領域１６と電気的に接続されている。フローティン
グゲート２２の全体は、平面的にみてこの配線層４０と
重なっている。具体的には、フローティングゲート２２
は、配線層４０によって完全に覆われている。より具体
的には、配線層４０の端４０ａは、平面的にみて、フロ
ーティングゲート２２の端２２ａより外側にある。すな
わち、図３（ａ）において、フローティングゲート２２
に対向する上方に配線層４０を配置し、配線層４０の幅
Ｗ３０は、フローティングゲートの幅Ｗ４０より大きく
形成することで、フローティングゲート２２の全面の鉛
直上方には、配線層４０が配置されている構造となる。
または、配線層４０の端４０ａは、平面的にみてフロー
ティングゲート２２の端２２ａと一致していてもよい。
配線層４０の側端部が平面的にみてフローティングゲー
ト２２の端２２ａより外側に突出している場合には、フ
ローティングゲート２２の端２２ａより外側に突出して
いる配線層４０の幅Ｗ１０は、好ましくは０．５μｍ以
下、より好ましくは０．３μｍ以下である。配線層４０
の厚さは、たとえば０．３〜１．０μｍであり、好まし
くは０．３〜０．８μｍである。
【００３７】（メモリセルの動作方法）次に、本発明の
半導体装置を構成するメモリトランジスタ１００の動作
方法の一例について、図３（ｂ）を参照して説明する。
半導体装置を構成するメモリトランジスタ１００の動作
方法の一例について、図３（ｂ）を参照して説明する。
【００３８】図３（ｂ）において、Ｖｃはコントロール
ゲート２８に印加される電圧を示し、Ｖｓはソース領域
１４に印加される電圧を示し、Ｖｄはドレイン領域１６
に印加される電圧を示し、ＶｓｕｂはＰ型のシリコン基
板１０に印加される電圧を示す。
ゲート２８に印加される電圧を示し、Ｖｓはソース領域
１４に印加される電圧を示し、Ｖｄはドレイン領域１６
に印加される電圧を示し、ＶｓｕｂはＰ型のシリコン基
板１０に印加される電圧を示す。
【００３９】このメモリトランジスタ１００を動作させ
る場合には、データの書き込み時には、ソース領域１４
とドレイン領域１６間にチャネル電流を流し、電荷（ホ
ットエレクトロン）をフローティングゲート２２に注入
する。データの消去時には、所定の高電圧をコントロー
ルゲート２８に印加し、ＦＮ伝導によってフローティン
グゲート２２に蓄積された電荷をコントロールゲート２
８に移動させる。以下に、各動作の一例について述べ
る。
る場合には、データの書き込み時には、ソース領域１４
とドレイン領域１６間にチャネル電流を流し、電荷（ホ
ットエレクトロン）をフローティングゲート２２に注入
する。データの消去時には、所定の高電圧をコントロー
ルゲート２８に印加し、ＦＮ伝導によってフローティン
グゲート２２に蓄積された電荷をコントロールゲート２
８に移動させる。以下に、各動作の一例について述べ
る。
【００４０】まず、書き込み動作について述べる。な
お、矢印Ａ１は、書き込み時の電子の流れを示す。
お、矢印Ａ１は、書き込み時の電子の流れを示す。
【００４１】データの書き込み動作においては、ドレイ
ン領域１６に対してソース領域１４を高電位にし、必要
に応じてコントロールゲート２８に所定電位を印加す
る。これにより、ドレイン領域１６付近で発生するホッ
トエレクトロンは、フローティングゲート２２に向かっ
て加速され、第１の絶縁層２０を介してフローティング
ゲート２２に注入され、データの書き込みがなされる。
ン領域１６に対してソース領域１４を高電位にし、必要
に応じてコントロールゲート２８に所定電位を印加す
る。これにより、ドレイン領域１６付近で発生するホッ
トエレクトロンは、フローティングゲート２２に向かっ
て加速され、第１の絶縁層２０を介してフローティング
ゲート２２に注入され、データの書き込みがなされる。
【００４２】この書き込み動作では、例えば、コントロ
ールゲート２８の電位（Ｖｃ）を２Ｖ、ソース領域１４
の電位（Ｖｓ）を１０．５Ｖ、ドレイン領域１６の電位
（Ｖｄ）を０．８Ｖとする。また、シリコン基板１０の
電位（Ｖｓｕｂ）を０Ｖとする。
ールゲート２８の電位（Ｖｃ）を２Ｖ、ソース領域１４
の電位（Ｖｓ）を１０．５Ｖ、ドレイン領域１６の電位
（Ｖｄ）を０．８Ｖとする。また、シリコン基板１０の
電位（Ｖｓｕｂ）を０Ｖとする。
【００４３】次に、消去動作について説明する。なお、
矢印Ｂ１は、消去時の電子の流れを示す。
矢印Ｂ１は、消去時の電子の流れを示す。
【００４４】消去動作においては、ソース領域１４およ
びドレイン領域１６の電位に対してコントロールゲート
２８の電位を高くする。これにより、フローティングゲ
ート２２内に蓄積された電荷は、フローティングゲート
２２の周縁部の上部２２０からＦＮ伝導によって第２の
絶縁層２６を突き抜けてコントロールゲート２８に放出
されて、データが消去される。
びドレイン領域１６の電位に対してコントロールゲート
２８の電位を高くする。これにより、フローティングゲ
ート２２内に蓄積された電荷は、フローティングゲート
２２の周縁部の上部２２０からＦＮ伝導によって第２の
絶縁層２６を突き抜けてコントロールゲート２８に放出
されて、データが消去される。
【００４５】この消去動作では、例えば、コントロール
ゲート２８の電位（Ｖｃ）を１１．５Ｖとし、ソース領
域１４およびドレイン領域１６の電位ＶｓおよびＶｄを
０Ｖとし、シリコン基板１０の電位（Ｖｓｕｂ）を０Ｖ
とする。
ゲート２８の電位（Ｖｃ）を１１．５Ｖとし、ソース領
域１４およびドレイン領域１６の電位ＶｓおよびＶｄを
０Ｖとし、シリコン基板１０の電位（Ｖｓｕｂ）を０Ｖ
とする。
【００４６】次に読み出し動作について説明する。な
お、矢印Ｃ１は、読み出し時の電子の流れを示す。
お、矢印Ｃ１は、読み出し時の電子の流れを示す。
【００４７】読み出し動作においては、ソース領域１４
に対してドレイン領域１６を高電位とし、コントロール
ゲート２８に所定の電圧を印加することにより、チャネ
ルの形成の有無によって書き込まれたデータの判定がな
される。すなわち、フローティングゲート２２に電荷が
注入されていると、フローティングゲート２２の電位が
低くなるため、チャネルが形成されず、ドレイン電流が
流れない。逆に、フローティングゲート２２に電荷が注
入されていないと、フローティングゲート２２の電位が
高くなるため、チャネルが形成されてドレイン電流が流
れる。そこで、ドレイン領域１６から流れる電流をセン
スアンプによって検出することにより、メモリトランジ
スタ１００のデータを読み出すことができる。
に対してドレイン領域１６を高電位とし、コントロール
ゲート２８に所定の電圧を印加することにより、チャネ
ルの形成の有無によって書き込まれたデータの判定がな
される。すなわち、フローティングゲート２２に電荷が
注入されていると、フローティングゲート２２の電位が
低くなるため、チャネルが形成されず、ドレイン電流が
流れない。逆に、フローティングゲート２２に電荷が注
入されていないと、フローティングゲート２２の電位が
高くなるため、チャネルが形成されてドレイン電流が流
れる。そこで、ドレイン領域１６から流れる電流をセン
スアンプによって検出することにより、メモリトランジ
スタ１００のデータを読み出すことができる。
【００４８】読み出し動作においては、例えば、コント
ロールゲート２８の電位（Ｖｃ）は３．０Ｖとし、ソー
ス領域１４の電位（Ｖｓ）を０Ｖとし、ドレイン領域１
６の電位（Ｖｄ）を１Ｖとし、シリコン基板１０（Ｖｓ
ｕｂ）を０Ｖとする。
ロールゲート２８の電位（Ｖｃ）は３．０Ｖとし、ソー
ス領域１４の電位（Ｖｓ）を０Ｖとし、ドレイン領域１
６の電位（Ｖｄ）を１Ｖとし、シリコン基板１０（Ｖｓ
ｕｂ）を０Ｖとする。
【００４９】（作用効果）以下、本実施の形態に係る半
導体装置の作用効果について、説明する。
導体装置の作用効果について、説明する。
【００５０】（１）図４および図５に示すように、フロ
ーティングゲート４２２の全体が平面的にみて配線層４
４０によって覆われないように、配線層４４０を形成す
ることが考えられる。しかし、この場合、配線層４４０
より上方における層（たとえば絶縁層，金属層）を形成
する際、次のような問題が発生することがある。配線層
４４０より上方における層（絶縁層，金属層）を形成す
るための種々の工程（たとえばエッチング工程、ＣＶＤ
（Chemical Vapor Deposition）工程、スパッタリング
工程）において、チャージ（具体的にはプロセス・イン
デュースド・チャージ；Process Induced Charge）が発
生する。フローティングゲート４２２の全体が平面的に
みて配線層４４０によって覆われていないとチャージを
遮るものがないため、そのチャージは、フローティング
ゲート４２２と接触する領域における第２の絶縁層（ト
ンネル絶縁層）４２６にトラップされてしてしまうこと
となる。その結果、第２の絶縁層４２６が劣化し、書換
え可能回数が低下してしまう。
ーティングゲート４２２の全体が平面的にみて配線層４
４０によって覆われないように、配線層４４０を形成す
ることが考えられる。しかし、この場合、配線層４４０
より上方における層（たとえば絶縁層，金属層）を形成
する際、次のような問題が発生することがある。配線層
４４０より上方における層（絶縁層，金属層）を形成す
るための種々の工程（たとえばエッチング工程、ＣＶＤ
（Chemical Vapor Deposition）工程、スパッタリング
工程）において、チャージ（具体的にはプロセス・イン
デュースド・チャージ；Process Induced Charge）が発
生する。フローティングゲート４２２の全体が平面的に
みて配線層４４０によって覆われていないとチャージを
遮るものがないため、そのチャージは、フローティング
ゲート４２２と接触する領域における第２の絶縁層（ト
ンネル絶縁層）４２６にトラップされてしてしまうこと
となる。その結果、第２の絶縁層４２６が劣化し、書換
え可能回数が低下してしまう。
【００５１】しかし、本実施の形態においては、フロー
ティングゲート２２の全体が平面的にみて配線層４０と
重なっている。この配線層４０は、配線層４０より上方
における層を形成するための種々の工程（たとえばエッ
チング工程、ＣＶＤ工程、スパッタリング工程）におい
て発生したチャージを遮ることができる。このため、配
線層４０は、そのチャージからフローティングゲートを
保護することができる。したがって、フローティングゲ
ート２２と接触する領域における第２の絶縁層（トンネ
ル絶縁層）２６において、そのチャージがトラップされ
るのを抑えることができる。その結果、第２の絶縁層２
６の劣化を抑えることができる。したがって、書換え可
能回数を向上することができる。
ティングゲート２２の全体が平面的にみて配線層４０と
重なっている。この配線層４０は、配線層４０より上方
における層を形成するための種々の工程（たとえばエッ
チング工程、ＣＶＤ工程、スパッタリング工程）におい
て発生したチャージを遮ることができる。このため、配
線層４０は、そのチャージからフローティングゲートを
保護することができる。したがって、フローティングゲ
ート２２と接触する領域における第２の絶縁層（トンネ
ル絶縁層）２６において、そのチャージがトラップされ
るのを抑えることができる。その結果、第２の絶縁層２
６の劣化を抑えることができる。したがって、書換え可
能回数を向上することができる。
【００５２】（２）配線層４０は、シリコン基板１０の
ドレイン領域を構成する不純物拡散層に電気的に接続さ
れている。このため、電荷（プロセス・インデュースド
・チャージ；Process Induced Charge）は、配線層４０
を介して，シリコン基板１０に放電することができる。
このため、より確実に、電荷から、メモリトランジスタ
１００を保護することができる。
ドレイン領域を構成する不純物拡散層に電気的に接続さ
れている。このため、電荷（プロセス・インデュースド
・チャージ；Process Induced Charge）は、配線層４０
を介して，シリコン基板１０に放電することができる。
このため、より確実に、電荷から、メモリトランジスタ
１００を保護することができる。
【００５３】（３）上記の実施の形態においては、フロ
ーティングゲート２２の全体が平面的にみて配線層４０
と重なっている、すなわちフローティングゲート２２の
全面の鉛直上方には配線層４０が配置されている構造を
有している。しかし、これに限らず、フローティングゲ
ート上表面のうち、少なくとも上方に前記コントロール
ゲートが配置されていない領域の鉛直上方には、導電層
が設けられていてもよい。この場合、フローティングゲ
ート全面の鉛直上方には、必ずコントロールゲートまた
は導電層が配置されている構造となり、平面的にみてフ
ローティングゲート全体がコントロールゲートまたは導
電層と重なっている。そして、コントロールゲートも、
プロセス・インデュースド・チャージからフローティン
グゲートを保護する効果を有しているため、フローティ
ングゲート全体をプロセス・インデュースド・チャージ
から保護することができる。
ーティングゲート２２の全体が平面的にみて配線層４０
と重なっている、すなわちフローティングゲート２２の
全面の鉛直上方には配線層４０が配置されている構造を
有している。しかし、これに限らず、フローティングゲ
ート上表面のうち、少なくとも上方に前記コントロール
ゲートが配置されていない領域の鉛直上方には、導電層
が設けられていてもよい。この場合、フローティングゲ
ート全面の鉛直上方には、必ずコントロールゲートまた
は導電層が配置されている構造となり、平面的にみてフ
ローティングゲート全体がコントロールゲートまたは導
電層と重なっている。そして、コントロールゲートも、
プロセス・インデュースド・チャージからフローティン
グゲートを保護する効果を有しているため、フローティ
ングゲート全体をプロセス・インデュースド・チャージ
から保護することができる。
【００５４】（変形例）上記の実施の形態に係る半導体
装置は、次の変形が可能である。
装置は、次の変形が可能である。
【００５５】（１）上記の実施の形態においては、フロ
ーティングゲート２２の全体は、平面的にみて導電層と
重なっている。しかし、これに限定されず、コントロー
ルゲートが上方において形成されていないフローティン
グゲートの領域の上方において、導電層を形成してもよ
い。このようにして導電層を形成した場合には、フロー
ティングゲート２２の全体は、平面的にみて、コントロ
ールゲート２２とその導電層とに重なることとなる。
ーティングゲート２２の全体は、平面的にみて導電層と
重なっている。しかし、これに限定されず、コントロー
ルゲートが上方において形成されていないフローティン
グゲートの領域の上方において、導電層を形成してもよ
い。このようにして導電層を形成した場合には、フロー
ティングゲート２２の全体は、平面的にみて、コントロ
ールゲート２２とその導電層とに重なることとなる。
【００５６】（２）図１２および図１３に示すように、
レベルが異なる第１導電層４０ａおよび第２導電層４０
ｂによって、フローティングゲート２２の全体が覆われ
ていてもよい。具体的には、第１導電層４０ａおよび第
２導電層４０ｂは、平面的にみて、フローティングゲー
ト２２の全体と重なっていてもよい。この場合、第２導
電層４０ｂの上方における層を形成するための種々の工
程（たとえばエッチング工程、ＣＶＤ工程、スパッタリ
ング工程）で生じるチャージが、フローティングゲート
と接触する領域における第２の絶縁層にトラップされる
のを抑えることができる。
レベルが異なる第１導電層４０ａおよび第２導電層４０
ｂによって、フローティングゲート２２の全体が覆われ
ていてもよい。具体的には、第１導電層４０ａおよび第
２導電層４０ｂは、平面的にみて、フローティングゲー
ト２２の全体と重なっていてもよい。この場合、第２導
電層４０ｂの上方における層を形成するための種々の工
程（たとえばエッチング工程、ＣＶＤ工程、スパッタリ
ング工程）で生じるチャージが、フローティングゲート
と接触する領域における第２の絶縁層にトラップされる
のを抑えることができる。
【００５７】なお、前記フローティングゲートの全体
は、平面的にみてレベルが異なる３層以上の導電層と重
なっている態様であってもよい。
は、平面的にみてレベルが異なる３層以上の導電層と重
なっている態様であってもよい。
【００５８】また、この変形例においては、フローティ
ングゲート２２の全体が平面的にみてレベルが異なる複
数の配線層と重なっている、すなわち、フローティング
ゲート２２の上面全領域の鉛直上方には複数の配線層が
配置されている構造を有している。しかし、これに限ら
ず、フローティングゲートのうち、少なくとも上方に前
記コントロールゲートが配置されていない領域の鉛直上
方には、前記複数の導電層のうち少なくとも１層の導電
層が設けられていればよい。
ングゲート２２の全体が平面的にみてレベルが異なる複
数の配線層と重なっている、すなわち、フローティング
ゲート２２の上面全領域の鉛直上方には複数の配線層が
配置されている構造を有している。しかし、これに限ら
ず、フローティングゲートのうち、少なくとも上方に前
記コントロールゲートが配置されていない領域の鉛直上
方には、前記複数の導電層のうち少なくとも１層の導電
層が設けられていればよい。
【００５９】（３）図１５に示すように、フローティン
グゲート２２の形成領域以外の領域の上方における配線
層４０の幅Ｗ２０は、フローティングゲート２２の上方
における配線層４０の幅Ｗ３０より狭い態様をとること
もできる。
グゲート２２の形成領域以外の領域の上方における配線
層４０の幅Ｗ２０は、フローティングゲート２２の上方
における配線層４０の幅Ｗ３０より狭い態様をとること
もできる。
【００６０】（４）上記実施の形態においては、第１層
目の層間絶縁層の上に形成された配線層によって、フロ
ーティングゲート２２を覆っている。しかし、第２層目
以上の層間絶縁層の上に形成された配線層によって、フ
ローティングゲート２２を覆ってもよい。
目の層間絶縁層の上に形成された配線層によって、フロ
ーティングゲート２２を覆っている。しかし、第２層目
以上の層間絶縁層の上に形成された配線層によって、フ
ローティングゲート２２を覆ってもよい。
【００６１】（５）配線層４０は、積極的に低いブレー
ク・ダウン電圧の拡散層（ツェナーダイオードなどの拡
散層）に接続されることもできる。
ク・ダウン電圧の拡散層（ツェナーダイオードなどの拡
散層）に接続されることもできる。
【００６２】（製造プロセス）実施の形態に係る半導体
装置の製造方法を説明する。図６〜図１１は、半導体装
置の製造工程を模式的に示す断面図である。図６〜図１
１のそれぞれにおいて、（ａ）は図１のＡ−Ａ線に対応
した断面を模式的に示す断面図であり、（ｂ）は図１の
Ｂ−Ｂ線に対応した断面を模式的に示す断面図である。
装置の製造方法を説明する。図６〜図１１は、半導体装
置の製造工程を模式的に示す断面図である。図６〜図１
１のそれぞれにおいて、（ａ）は図１のＡ−Ａ線に対応
した断面を模式的に示す断面図であり、（ｂ）は図１の
Ｂ−Ｂ線に対応した断面を模式的に示す断面図である。
【００６３】（Ａ）まず、図６に示すように、シリコン
基板１０の所定領域において素子分離領域１２を形成す
る。素子分離領域１２は、たとえばＬＯＣＯＳ法または
トレンチ素子分離法により形成される。
基板１０の所定領域において素子分離領域１２を形成す
る。素子分離領域１２は、たとえばＬＯＣＯＳ法または
トレンチ素子分離法により形成される。
【００６４】次に、図７に示すように、シリコン基板１
０の表面に、熱酸化法により、酸化シリコン層（第１の
絶縁層）２０を形成する。酸化シリコン層２０の厚さ
は、特に限定されないが、ゲート耐圧、データ保持特性
などを考慮して好ましくは７〜９ｎｍである。
０の表面に、熱酸化法により、酸化シリコン層（第１の
絶縁層）２０を形成する。酸化シリコン層２０の厚さ
は、特に限定されないが、ゲート耐圧、データ保持特性
などを考慮して好ましくは７〜９ｎｍである。
【００６５】次に、酸化シリコン層２０の表面に、ポリ
シリコン層（導電層）２２ａを形成し、これにリンやひ
素を拡散してｎ型のポリシリコン層２２ａを形成する。
ポリシリコン層２２ａの形成方法は、特に限定されず、
たとえば、ＣＶＤ法である。ポリシリコン層２２ａの厚
さは、たとえば５０〜３００ｎｍであり、好ましくは１
００〜２００ｎｍである。
シリコン層（導電層）２２ａを形成し、これにリンやひ
素を拡散してｎ型のポリシリコン層２２ａを形成する。
ポリシリコン層２２ａの形成方法は、特に限定されず、
たとえば、ＣＶＤ法である。ポリシリコン層２２ａの厚
さは、たとえば５０〜３００ｎｍであり、好ましくは１
００〜２００ｎｍである。
【００６６】ポリシリコン層２２ａをｎ型にする他の方
法としては、ポリシリコン層２２ａを形成した後、リン
やひ素をイオン注入する方法、ポリシリコン層２２ａを
形成した後、塩化ホスホリル（ＰＯＣｌ3）を含んだキ
ャリアガスを導入する方法、あるいはポリシリコン層２
２ａを形成する時に、ホスフィン（ＰＨ3）を含んだキ
ャリアガスを導入する方法、などがある。
法としては、ポリシリコン層２２ａを形成した後、リン
やひ素をイオン注入する方法、ポリシリコン層２２ａを
形成した後、塩化ホスホリル（ＰＯＣｌ3）を含んだキ
ャリアガスを導入する方法、あるいはポリシリコン層２
２ａを形成する時に、ホスフィン（ＰＨ3）を含んだキ
ャリアガスを導入する方法、などがある。
【００６７】次に、ポリシリコン層２２ａの表面に、例
えばＣＶＤ法で窒化シリコン層５０を形成する。次い
で、リソグラフィ技術を利用して、窒化シリコン層５０
の所定領域を選択的にエッチングして除去する。窒化シ
リコン層５０の除去される領域２４０Ｈは、メモリトラ
ンジスタ１００の第３の絶縁層２４が形成される領域で
ある。
えばＣＶＤ法で窒化シリコン層５０を形成する。次い
で、リソグラフィ技術を利用して、窒化シリコン層５０
の所定領域を選択的にエッチングして除去する。窒化シ
リコン層５０の除去される領域２４０Ｈは、メモリトラ
ンジスタ１００の第３の絶縁層２４が形成される領域で
ある。
【００６８】（Ｂ）次いで、図８に示すように、ポリシ
リコン層２２ａの露出部分を選択的に酸化することによ
り、ポリシリコン層２２ａの所定領域の表面に第３の絶
縁層２４を形成する。選択酸化によって形成された第３
の絶縁層２４は、中央部の膜厚が最も大きく、端部では
徐々に膜厚が小さくなる断面形状を有する。その後、窒
化シリコン層５０を除去する。
リコン層２２ａの露出部分を選択的に酸化することによ
り、ポリシリコン層２２ａの所定領域の表面に第３の絶
縁層２４を形成する。選択酸化によって形成された第３
の絶縁層２４は、中央部の膜厚が最も大きく、端部では
徐々に膜厚が小さくなる断面形状を有する。その後、窒
化シリコン層５０を除去する。
【００６９】（Ｃ）次に、図９に示すように、第３の絶
縁層２４をマスクとしてエッチングを行ない、ポリシリ
コン層２２ａをパターニングし、フローティングゲート
２２を形成する。さらに、シリコン基板１０上の酸化シ
リコン層２０を除去する。
縁層２４をマスクとしてエッチングを行ない、ポリシリ
コン層２２ａをパターニングし、フローティングゲート
２２を形成する。さらに、シリコン基板１０上の酸化シ
リコン層２０を除去する。
【００７０】（Ｄ）次に、図１０に示すように、シリコ
ン基板１０の上に、酸化シリコン層（第２の絶縁層）２
６を堆積する。酸化シリコン層２６の厚さは、シリコン
基板１０の上面を基準として、たとえば２０〜２５ｎｍ
である。酸化シリコン層２６の形成方法は、特に限定さ
れず、たとえば熱酸化法，ＣＶＤ法をあげることができ
る。好ましいＣＶＤ法は、高温熱ＣＶＤ法（たとえばシ
ランベースの高温熱ＣＶＤ法）である。高温熱ＣＶＤ法
により酸化シリコン層２６を形成すると、酸化シリコン
層２６の膜質が緻密になるという利点がある。
ン基板１０の上に、酸化シリコン層（第２の絶縁層）２
６を堆積する。酸化シリコン層２６の厚さは、シリコン
基板１０の上面を基準として、たとえば２０〜２５ｎｍ
である。酸化シリコン層２６の形成方法は、特に限定さ
れず、たとえば熱酸化法，ＣＶＤ法をあげることができ
る。好ましいＣＶＤ法は、高温熱ＣＶＤ法（たとえばシ
ランベースの高温熱ＣＶＤ法）である。高温熱ＣＶＤ法
により酸化シリコン層２６を形成すると、酸化シリコン
層２６の膜質が緻密になるという利点がある。
【００７１】また、酸化シリコン層２６は、複数の層が
積層されて構成されていてもよい。具体的には、酸化シ
リコン層２６は、熱酸化法により得られた第１の酸化シ
リコン層とＣＶＤ法により得られた第２の酸化シリコン
層の積層構造を有していてもよい。
積層されて構成されていてもよい。具体的には、酸化シ
リコン層２６は、熱酸化法により得られた第１の酸化シ
リコン層とＣＶＤ法により得られた第２の酸化シリコン
層の積層構造を有していてもよい。
【００７２】次に、酸化シリコン層２６の表面に、ポリ
シリコン層２８ａを形成する。ポリシリコン層２８ａの
形成方法は、特に限定されず、たとえば、ＣＶＤ法であ
る。ポリシリコン層２８ａは、上述したポリシリコン層
２２ａと同様の方法により、ｎ型にすることができる。
ポリシリコン層２８ａの膜厚は、たとえば５０〜３００
ｎｍである。
シリコン層２８ａを形成する。ポリシリコン層２８ａの
形成方法は、特に限定されず、たとえば、ＣＶＤ法であ
る。ポリシリコン層２８ａは、上述したポリシリコン層
２２ａと同様の方法により、ｎ型にすることができる。
ポリシリコン層２８ａの膜厚は、たとえば５０〜３００
ｎｍである。
【００７３】次に、必要に応じて、ポリシリコン層２８
ａの上に、シリサイド層（図示せず）を形成する。シリ
サイド層は、たとえば、スパッタ法，ＣＶＤ法により形
成されることができる。
ａの上に、シリサイド層（図示せず）を形成する。シリ
サイド層は、たとえば、スパッタ法，ＣＶＤ法により形
成されることができる。
【００７４】次いで、コントロールゲート２８上に所定
のパターンを有するレジスト層（図示せず）を形成す
る。その後、図１１に示すように、エッチングによって
ポリシリコン層２８ａのパターニングを行い、コントロ
ールゲート２８を形成する。
のパターンを有するレジスト層（図示せず）を形成す
る。その後、図１１に示すように、エッチングによって
ポリシリコン層２８ａのパターニングを行い、コントロ
ールゲート２８を形成する。
【００７５】（Ｅ）次いで、公知の方法により、ｎ型不
純物をシリコン基板１０にドープすることにより、ソー
ス領域１４およびドレイン領域１６を形成する。以上の
工程によって、メモリトランジスタ１００が形成され
る。
純物をシリコン基板１０にドープすることにより、ソー
ス領域１４およびドレイン領域１６を形成する。以上の
工程によって、メモリトランジスタ１００が形成され
る。
【００７６】（Ｆ）次に、図３に示すように、全面に層
間絶縁層３０を形成する。層間絶縁層３０は、必要に応
じて化学的機械的研磨法により、平坦化される。次に、
層間絶縁層３０の所定領域において、スルーホール３２
を形成し、そのスルーホール３２を導電材で充填しコン
タクト層３４を形成する。
間絶縁層３０を形成する。層間絶縁層３０は、必要に応
じて化学的機械的研磨法により、平坦化される。次に、
層間絶縁層３０の所定領域において、スルーホール３２
を形成し、そのスルーホール３２を導電材で充填しコン
タクト層３４を形成する。
【００７７】次に、層間絶縁層３０の上において、導電
層を形成し、その導電層をパターニングすることにより
配線層４０が形成される。配線層の材質は、アルミニウ
ム、銅、アルミニウムと銅との合金を挙げることができ
る。
層を形成し、その導電層をパターニングすることにより
配線層４０が形成される。配線層の材質は、アルミニウ
ム、銅、アルミニウムと銅との合金を挙げることができ
る。
【００７８】（エンベデット半導体装置への適用例）半
導体装置は、他の回路領域を含んでいてもよい。他の回
路領域としては、ロジック回路、インターフェイス回
路、ゲートアレイ回路、メモリ回路（たとえばＲＡＭ，
ＲＯＭ）、プロセッサ（たとえばＲＩＳＣ）または各種
ＩＰ（Intellectual Property）マクロなどの回路、あ
るいはその他のディジタル回路、アナログ回路などを挙
げることができる。
導体装置は、他の回路領域を含んでいてもよい。他の回
路領域としては、ロジック回路、インターフェイス回
路、ゲートアレイ回路、メモリ回路（たとえばＲＡＭ，
ＲＯＭ）、プロセッサ（たとえばＲＩＳＣ）または各種
ＩＰ（Intellectual Property）マクロなどの回路、あ
るいはその他のディジタル回路、アナログ回路などを挙
げることができる。
【００７９】具体的には、次のエンベデット半導体装置
が可能である。図１４は、上記実施の形態の半導体装置
が適用された、エンベデット半導体装置のレイアウトを
示す模式図である。この例では、エンベデット半導体装
置２０００は、フラッシュメモリ９０と、ＳＲＡＭメモ
リ９２と、ＲＩＳＣ９４と、アナログ回路９６と、イン
ターフェイス回路９８とがＳＯＧ（Sea of Gate）に
混載されている。本発明に係るメモリトランジスタ１０
０は、フラッシュメモリ９０の構成要素である。
が可能である。図１４は、上記実施の形態の半導体装置
が適用された、エンベデット半導体装置のレイアウトを
示す模式図である。この例では、エンベデット半導体装
置２０００は、フラッシュメモリ９０と、ＳＲＡＭメモ
リ９２と、ＲＩＳＣ９４と、アナログ回路９６と、イン
ターフェイス回路９８とがＳＯＧ（Sea of Gate）に
混載されている。本発明に係るメモリトランジスタ１０
０は、フラッシュメモリ９０の構成要素である。
【００８０】本発明は、上記の実施の形態に限定され
ず、本発明の要旨を超えない範囲で種々の変更が可能で
ある。
ず、本発明の要旨を超えない範囲で種々の変更が可能で
ある。
【図１】実施の形態に係る半導体装置を模式的に示す平
面図である。
面図である。
【図２】バルクの平面を模式的に示す平面図である。
【図３】（ａ）は、図１のＡ−Ａ線に沿った断面を模式
的に示す断面図であり、（ｂ）は、図１のＢ−Ｂ線に沿
った断面を模式的に示す断面図である。
的に示す断面図であり、（ｂ）は、図１のＢ−Ｂ線に沿
った断面を模式的に示す断面図である。
【図４】作用効果を説明するための、比較例に係る半導
体装置を模式的に示す平面図である。
体装置を模式的に示す平面図である。
【図５】図４におけるＣ−Ｃ線に沿った断面を模式的に
示す断面図である。
示す断面図である。
【図６】半導体装置の製造工程を模式的に示す断面図で
ある。
ある。
【図７】半導体装置の製造工程を模式的に示す断面図で
ある。
ある。
【図８】半導体装置の製造工程を模式的に示す断面図で
ある。
ある。
【図９】半導体装置の製造工程を模式的に示す断面図で
ある。
ある。
【図１０】半導体装置の製造工程を模式的に示す断面図
である。
である。
【図１１】半導体装置の製造工程を模式的に示す断面図
である。
である。
【図１２】変形例に係る半導体装置を模式的に示す平面
図である。
図である。
【図１３】（ａ）は、図１２におけるＤ−Ｄ線に沿った
断面を模式的に示す断面図であり、（ｂ）は、図１２に
おけるＥ−Ｅ線に沿った断面を模式的に示す断面図であ
る。
断面を模式的に示す断面図であり、（ｂ）は、図１２に
おけるＥ−Ｅ線に沿った断面を模式的に示す断面図であ
る。
【図１４】エンベデット半導体装置のレイアウトを示す
模式図である。
模式図である。
【図１５】変形例に係る半導体装置を模式的に示す平面
図である。
図である。
【図１６】従来例に係る半導体装置を模式的に示す断面
図である。
図である。
１０ シリコン基板 １２ 素子分離領域 １４ ソース領域 １６ ドレイン領域 ２０ 第１の絶縁層（酸化シリコン層） ２２ フローティングゲート ２２ａ ポリシリコン層 ２４ 第３の絶縁層 ２６ 第２の絶縁層（酸化シリコン層） ２８ コントロールゲート ２８ａ ポリシリコン層 ３０ 層間絶縁層 ３２ スルーホール ３４ コンタクト層 ４０ 配線層 ４０ａ 第１の導電層 ４０ｂ 第２の導電層 １００ メモリトランジスタ ２２０ フローティングゲートの周縁部の上部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/115 27/10 ４９１ Ｆターム(参考） 5F001 AA09 AA21 AA32 AA33 AB03 AC01 AD95 AD96 AF07 5F038 BH10 BH13 CA05 DF05 DF11 EZ20 5F083 EP15 EP25 GA21 JA35 JA39 KA20 LA11 MA06 MA19 ZA12 ZA30 5F101 BA03 BA14 BA15 BA24 BB04 BC01 BD46 BD47 BF03
Claims (19)
- 【請求項１】 半導体層と、 前記半導体層上に、ゲート絶縁層としての第１の絶縁層
を介在させて配置されたフローティングゲートと、 前記フローティングゲートの少なくとも一部と接触し、
トンネル絶縁層として機能しうる第２の絶縁層と、 前記第２の絶縁層の上に形成されたコントロールゲート
と、 前記半導体層内に形成された、ソース領域またはドレイ
ン領域を構成する不純物拡散層と、を含み、 前記フローティングゲートの上方において、導電層が設
けられ、 前記フローティングゲートの全体は、平面的にみて前記
導電層と重なっている、不揮発性メモリトランジスタを
有する半導体装置。 - 【請求項２】 請求項１において、 前記導電層は、平面的にみて前記フローティングゲート
の端より外側に突出しており、 平面的にみて前記フローティングゲートの端より外側に
突出した部分の前記導電層の幅は、０．５μｍ以下であ
る、不揮発性メモリトランジスタを有する半導体装置。 - 【請求項３】 請求項１において、 前記フローティングゲートの上方に形成された導電層の
側端と、該フローティングゲートの端とは、平面的にみ
て少なくとも一部において一致している、不揮発性メモ
リトランジスタを有する半導体装置。 - 【請求項４】 請求項１〜３のいずれかにおいて、 前記フローティングゲートの形成領域以外の領域の上方
における導電層の幅は、前記フローティングゲートの形
成領域の上方における導電層の幅より狭い、不揮発性メ
モリトランジスタを有する半導体装置。 - 【請求項５】 請求項１〜４のいずれかにおいて、 前記導電層は、前記半導体層と電気的に接続されてい
る、不揮発性メモリトランジスタを有する半導体装置。 - 【請求項６】 半導体層と、 前記半導体層上に、ゲート絶縁層としての第１の絶縁層
を介在させて配置されたフローティングゲートと、 前記フローティングゲートの少なくとも一部と接触し、
トンネル絶縁層として機能しうる第２の絶縁層と、 前記第２の絶縁層の上に形成されたコントロールゲート
と、 前記半導体層内に形成された、ソース領域またはドレイ
ン領域を構成する不純物拡散層と、を含み、 前記フローティングゲートの上方において、レベルが異
なる複数の導電層が形成され、 前記フローティングゲートの全体は、平面的にみて、複
数の前記導電層と重なっている、不揮発性メモリトラン
ジスタを有する半導体装置。 - 【請求項７】 請求項６において、 少なくとも一つの前記導電層は、平面的にみて前記フロ
ーティングゲートの端より外側に突出しており、 平面的にみて前記フローティングゲートの端より外側に
突出した部分の前記導電層の幅は、０．５μｍ以下であ
る、不揮発性メモリトランジスタを有する半導体装置。 - 【請求項８】 請求項６において、 少なくとも一つの前記導電層の側端と、前記フローティ
ングゲートの端とは、平面的にみて少なくとも一部にお
いて一致している、不揮発性メモリトランジスタを有す
る半導体装置。 - 【請求項９】 請求項６〜８のいずれかにおいて、 前記導電層は、前記半導体層と電気的に接続されてい
る、不揮発性メモリトランジスタを有する半導体装置。 - 【請求項１０】 半導体層と、 前記半導体層の上方に配置されたフローティングゲート
と、 前記フローティングゲートの上方に配置されたコントロ
ールゲートと、を含む不揮発性メモリトランジスタを有
し、 前記フローティングゲートのうち、少なくとも上方に前
記コントロールゲートが配置されていない領域の鉛直上
方には、導電層が設けられてなる、不揮発性メモリトラ
ンジスタを有する半導体装置。 - 【請求項１１】 半導体層と、 前記半導体層の上方に配置されたフローティングゲート
と、 前記フローティングゲートの上方に配置されたコントロ
ールゲートと、を含む不揮発性メモリトランジスタを有
し、 前記不揮発性メモリトランジスタの上方に導電層が設け
られ、 前記フローティングゲートの鉛直上方に位置する前記導
電層の幅は、前記フローティングゲートの幅より大きく
形成されてなる、不揮発性メモリトランジスタを有する
半導体装置。 - 【請求項１２】 請求項１１において、 前記フローティングゲートの鉛直上方以外に位置する前
記導電層の幅は、前記フローティングゲートの鉛直上方
に位置する前記導電層の幅より小さく形成されてなる、
不揮発性メモリトランジスタを有する半導体装置。 - 【請求項１３】 請求項１０〜１２のいずれかにおい
て、 前記導電層は、配線層である、不揮発性メモリトランジ
スタを有する半導体装置。 - 【請求項１４】 請求項１３において、 前記配線層は、最下層の配線層である、不揮発性メモリ
トランジスタを有する半導体装置。 - 【請求項１５】 半導体層と、前記半導体層の上方に配
置されたフローティングゲートと、 前記フローティングゲートの上方に配置されたコントロ
ールゲートと、を含む不揮発性メモリトランジスタを有
し、 前記不揮発性メモリトランジスタの上方に多層構造を有
する複数の導電層が設けられ、 前記フローティングゲートのうち、少なくとも上方に前
記コントロールゲートが配置されていない領域の鉛直上
方には、前記複数の導電層のうち少なくとも１層の導電
層が設けられてなる、不揮発性メモリトランジスタを有
する半導体装置。 - 【請求項１６】 請求項１５において、 前記導電層は、配線層である、不揮発性メモリトランジ
スタを有する半導体装置。 - 【請求項１７】 請求項１０〜１６のいずれかにおい
て、 前記半導体層と前記フローティングゲートとの間に配置
された、ゲート絶縁層となる第１の絶縁層と、 前記フローティングゲートの少なくとも一部と接触し、
トンネル絶縁層として機能しうる第２の絶縁層と、 前記半導体層内に形成された、ソース領域またはドレイ
ン領域を構成する不純物拡散層と、をさらに含む、不揮
発性メモリトランジスタを有する半導体装置。 - 【請求項１８】 請求項１〜１７のいずれかにおいて、 さらに、他の回路領域が混載された、不揮発性メモリト
ランジスタを有する半導体装置。 - 【請求項１９】 請求項１８において、 前記回路領域は、少なくともロジック回路を含む、不揮
発性メモリトランジスタを有する半導体装置。
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|---|---|---|---|
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| US10/873,596 US7026685B2 (en) | 2000-12-15 | 2004-06-21 | Semiconductor devices having a non-volatile memory transistor and methods for manufacturing the same |
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| KR100541554B1 (ko) * | 2003-12-09 | 2006-01-12 | 삼성전자주식회사 | 플래쉬 메모리 소자의 제조방법 및 그에 의해 제조된플래쉬 메모리 소자 |
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