JP3274785B2 - 不揮発性メモリの製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、不揮発性メモリ及び
その製造方法に関する。更に詳しくは、電気的に書き込
み消去が可能な浮遊ゲート電極を有する不揮発性メモリ
及びその製造方法に関する。更に超微細浮遊ゲート電極
を有する不揮発性メモリ及びその製造方法に関する。

【０００２】

【従来の技術】従来、電気的に書き込み・消去が可能な
不揮発性半導体記憶装置は、様々な方式とそれを実現さ
せるデバイスが提案されている。その中でも、最近、最
も注目されているデバイスの一つとして、制御ゲート電
極下のゲート絶縁膜の中に浮遊ゲート電極を具備してな
り、ソース不純物拡散領域とドレイン不純物拡散領域間
に高い電圧を加え、制御ゲート電極に高い電圧を印加す
ることにより、発生したホットキャリアを制御ゲート電
極の電界によって吸引し、浮遊ゲート電極内に注入す
る、所謂ホットエレクトロン注入を用いたデバイスが挙
げられる。例えば、代表的な構造のデバイスの一つとし
て、最近特に注目を集めているものに、米国特許第４，
９６３，８２５号及び特開昭６１−１２７１７９号に記
載されているような不揮発性メモリが知られている。こ
の不揮発性メモリの代表的な構造を図３４〜３６に記載
する。

【０００３】図３４〜３６は、不揮発性メモリの中で、
最も簡単な構造を有するセルフアライン型と呼ばれる単
一メモリ・セルの断面構造図である。実用レベルでは、
更に複雑な構造となるが、ここでは説明を簡単にするた
めに、この図を例にとって説明する。図において１０１
はＰ型半導体基板、１０２は第２ゲート絶縁膜、１０３
は第１ゲート絶縁膜、１０４は第１のポリシリコン層
（浮遊ゲート電極）、１０５は第３のゲート絶縁膜、１
０６は第２のポリシリコン層（制御ゲート電極）、１０
７はソース領域（Ｎ⁺ 型不純物拡散領域）、１０８はド
レイン領域（Ｎ⁺型不純物拡散領域）、１０９は素子分
離酸化膜（ロコス）である。

【０００４】即ち、この構造がセルフアライン型と呼ば
れるのは、浮遊ゲート電極１０４と制御ゲート電極１０
６とが、チャネル長方向において自己整合的に形成され
ているためである。ソース領域１０７は、消去動作時の
耐圧を向上させるために、ＬＤＤ（lightly doped diff
usion ）又はＤＤＤ（double doped diffusion ）構造
とすることが知られている（図３５にＬＤＤ型、図３６
にＤＤＤ型を示す）。

【０００５】この不揮発性メモリの動作原理と特徴を簡
単に説明する。即ち、書き込みは、ドレイン領域１０８
と制御ゲート電極１０６に高い電圧を印加し、チャネル
内のドレイン接合近傍領域で、アバランシェ降伏により
発生したキャリアを制御ゲート電極１０６で吸引して、
浮遊ゲート電極１０４に蓄積することにより行われる。
消去は、制御ゲート電極１０６をアースした状態で、ソ
ース領域に高い電圧を印加し、ファウラー・ノルドハイ
ム（Fowler-Nordheim,F-N)トンネル注入を用いて浮遊ゲ
ート電極１０４内の蓄積電荷の放出により行われる。こ
の時電荷の放出は、第２ゲート絶縁膜１０２よりも薄い
第１ゲート絶縁膜１０３を通して行われるので、ファウ
ラー・ノルドハイムトンネリングが生じやすい。また、
第２ゲート絶縁膜１０２の膜厚を厚くすることにより、
読みだし時のドレイン側からのリード・ディスターブ
（Read Disturb）モードによる誤消去が防止されてい
る。

【０００６】次に、上述したデバイスの製造方法につい
て説明する。まず、Ｐ型シリコン基板１０１上に、バッ
ファ酸化膜を１０００Å成長させる。次いで、このバッ
ファ酸化膜上に、酸化阻止膜となるシリコン窒化膜を３
０００Å堆積させる。次に、このシリコン窒化膜上に、
素子領域を島状に分離するための素子分離酸化膜が形成
される領域のみ開口したフォトレジストパターンを形成
する。このパターンをマスクとして前記シリコン窒化膜
を選択除去することにより、素子分離酸化膜形成部分が
開口したシリコン窒化膜パターンが形成される。次い
で、レジストパターンを除去した後、前記シリコン窒化
膜パターンをマスクに、チャネルストッパ形成のために
ボロンを注入エネルギー４０ＫｅＶ、ドーズ量５×１０
¹³ions/cm² の条件でイオン注入し、フィールドドープ層
を形成する。次に、１０００℃でウエット酸化を行い、
Ｐ型シリコン基板露出面にシリコン酸化膜を成長させて
素子分離酸化膜１０９を形成する。その際、前記フィー
ルドドープ層のボロン原子が活性化及び再分布されるこ
とにより、素子分離酸化膜１０９の下層に反転防止層が
形成される。

【０００７】次いで、ドライエッチングを行いシリコン
窒化膜パターンを除去する。更に、フッ化アンモニウム
によるウエットエッチングを行ってバッファ酸化膜を除
去する。その後、熱酸化を行い、Ｐ型シリコン基板の露
出表面に第２のゲート絶縁膜１０２を２０ｎｍ成長させ
る。次に、全面にレジストを塗布し、写真蝕刻法により
ソース領域側のゲート絶縁膜となる領域のみ開口したフ
ォトレジストパターンを形成し、これをマスクとして第
２のゲート絶縁膜１０２の一部をフッ酸等で除去する。
フォトレジストパターンを除去した後、続いて熱酸化を
行い第１のゲート絶縁膜１０３を形成する。このとき第
２のゲート絶縁膜１０２は追加酸化を受けるので膜厚の
厚い第２のゲート絶縁膜１０２が形成される。

【０００８】ここで第１のゲート絶縁膜１０３の膜厚
は、通常の不揮発性メモリのゲート絶縁膜と同様に１０
ｎｍ程度の厚さに制御する。第２のゲート絶縁膜１０２
の厚さは２５〜３５ｎｍとする。次いでＣＶＤ（化学気
相成長法）法により全面に多結晶シリコン膜を１５００
Å成長させる。多結晶シリコン膜には、熱拡散又はイオ
ン注入等によってｎ型不純物、例えばリンを導入した
後、レジストパターンを用いてこの多結晶シリコン膜の
エッチングを行い浮遊ゲート電極１０４を形成する。レ
ジストパターンを除去した後、浮遊ゲート電極１０４の
表面を酸化して、酸化シリコン膜からなる層間絶縁膜が
２０〜３０ｎｍ程度で形成される。次に制御ゲート電極
１０６を形成するために、ＣＶＤ等によって基板の全面
に２５００Å程度の多結晶シリコン膜を形成する。該多
結晶シリコン膜には浮遊ゲート電極１０４と同様にリン
を添加する。続いて、例えばＣＶＤによって、厚さ１５
００Å程度の酸化シリコン膜を形成する。

【０００９】次に、レジスト膜からなるマスクを用いて
エッチングを行うことによって、前記酸化シリコン膜及
び多結晶シリコン膜を連続的にパターニングし、制御ゲ
ート電極１０６を形成する。このとき、チャネル長方向
については、制御ゲート電極１０６下部から突出してい
る浮遊ゲート電極１０４をエッチングして自己整合配置
を実現する。次に、レジストを除去した後、全面に酸化
膜を形成し、制御ゲート電極１０６等と浮遊ゲート電極
１０４とをマスクとして、Ａｓを低エネルギーでイオン
注入することにより、ソース領域を形成する領域に低濃
度拡散層を形成する。次に、ＣＶＤ法により全面に酸化
膜を気相成長させた後、リアクティブイオンエッチング
によりＣＶＤシリコン酸化膜をエッチバックし、制御ゲ
ート電極１０６及び浮遊ゲート電極１０４側面にサイド
ウォールを形成する。制御ゲート電極１０６と浮遊ゲー
ト電極１０４及びそのサイドウィールとをマスクにＡｓ
を注入エネルギー４０ＫｅＶ、ドーズ量５×１０¹⁵ions
/cm²の条件でイオン注入し、熱酸アニールしてソース、
ドレイン領域（１０７、１０８）を形成する。その後は
通常の工程に従って、層間絶縁膜を形成し、コンタクト
ホールの開孔及びメタライゼーションを行って、パッシ
ベーション膜を形成すれば、最も基本的な構造をもつ不
揮発性メモリが完成する。

【００１０】以上のように、浮遊ゲート下のゲート絶縁
膜の膜厚をソース側を薄く形成することにより、消去時
にはＦ−Ｎトンネリングを生じやすくなる。また、ドレ
イン側の酸化膜が厚いので読み出し時、書き込み時のド
レイン側からの誤消去が防止できる。

【００１１】

【発明が解決しようとする課題】このように、不揮発性
メモリは、浮遊ゲート電極下に位置する極めて薄い酸化
膜を通じて、電荷の受け渡しが頻繁に行われるため、い
かに効率よくキャリアの受け渡しをするかがデバイスの
高速化に大きく関与する。又、不揮発性メモリの耐久性
及び信頼性は、この薄い酸化膜を如何に形成するかによ
って左右されると言っても過言ではない。しかしながら
上述したような従来の構造及び製造方法では、以下に述
べるような問題点があった。

【００１２】すなわち、従来の構造では、浮遊ゲート電
極下に位置する薄い酸化膜と注入に係わる電荷とが、ほ
ぼ完全に水平方向を向いて進行するためキャリア注入が
起こりにくいという問題があった。また、製造の際に、
浮遊ゲート電極下の薄い酸化膜形成工程が、 第１のゲート絶縁膜を形成する工程、 フォトレジストを塗布する工程、 フォトレジストを露光／パターニングする工程、 フォトレジストパターンをマスクとして、第１のゲー
ト絶縁膜の一部をエッチングする工程、 フォトレジストを剥離する工程及び 第２のゲート絶縁膜を形成する工程 など複数の工程から成り立っており、精度の高くかつ薄
い酸化膜を再現性よく形成することは極めて困難であっ
た。またゲート絶縁膜が有機レジストと密接する工程が
あるので、汚染防止が困難であった。また第１のゲート
絶縁膜の一部を除去した後、追加酸化するので、第１の
ゲート絶縁膜と第２のゲート絶縁膜の境界領域のシリコ
ン界面に、エッジストレスが発生しやすく、その領域に
形成された酸化膜が絶縁破壊を起こすなど耐久性や信頼
性を論じる以前に、歩留まりを確保することさえ極めて
困難な状況であった。

【００１３】また、米国特許第４，９６４，０８０号及
び第５，０４９，５１５号には、制御ゲート電極が絶縁
膜を介してチャネル領域（垂直領域）と近接し、選択ゲ
ート電極を形成する選択ゲート構造の不揮発性メモリが
記載されている。しかしながら、これらの不揮発性メモ
リでは、上記のように制御ゲート電極と浮遊ゲート電極
を自己整合的に形成する不揮発性メモリに比べて高集積
化が困難であるという問題があった。

【００１４】そこで、本発明の発明者は、浮遊ゲート電
極を有するＥＥＰＲＯＭにおいて、浮遊ゲート電極下の
酸化膜の耐久性や信頼性を増し性能向上を図ることので
きる半導体装置及びその製造方法を見出し、本発明に至
った。

【００１５】

【課題を解決するための手段】かくして、本発明によれ
ば、第１導電型の半導体基板と、該半導体基板の主面の
表面層に一定の間隔をおいて形成された第２導電型のソ
ース不純物拡散領域及びドレイン不純物拡散領域と、該
ソース不純物拡散領域及びドレイン不純物拡散領域間に
設けられたチャネル領域と、該チャネル領域上に設けら
れたゲート絶縁膜と、該ゲート絶縁膜上に設けられた浮
遊ゲート電極と、その上に少なくとも一部分が積層する
ように層間絶縁膜を介して設けられた制御ゲート電極を
有し、前記チャネル領域が、前記ドレイン不純物拡散領
域に接すると共に該半導体基板主面と異なる結晶面方位
を有する表面からなる傾斜部を有し、前記ソース不純物
拡散領域がドレイン不純物拡散領域よりも相対的に上方
に備えられ、ドレイン不純物拡散領域が傾斜部に延在
し、ドレイン不純物拡散領域側のゲート絶縁膜が、ソー
ス不純物拡散領域側のゲート絶縁膜より薄いことを特徴
とする不揮発性メモリが提供される。

【００１６】また、第１又は第２導電型の半導体基板上
に形成された第１の絶縁膜と、該第１の絶縁膜上に形成
された半導体薄膜と、該半導体薄膜の主面の表面層に一
定の間隔をおいて形成された第１又は第２導電型のソー
ス不純物拡散領域及びドレイン不純物拡散領域間に設け
られたチャネル領域と、該チャネル領域上に設けられた
ゲート絶縁膜と、該ゲート絶縁膜上に設けられた浮遊ゲ
ート電極と、その上に少なくとも一部分が積層するよう
に層間絶縁膜を介して設けられた制御ゲート電極を有
し、前記チャネル領域が傾斜部を有し、前記ソース不純
物拡散領域がドレイン不純物拡散領域よりも相対的に上
方に備えられ、ドレイン不純物拡散領域が傾斜部に延在
し、ドレイン不純物拡散領域側のゲート絶縁膜が、ソー
ス不純物拡散領域側のゲート絶縁膜より薄いことを特徴
とする薄膜トランジスタも提供される。

【００１７】更に、第１導電型の半導体基板の一主面の
所定領域に素子分離絶縁膜を形成する工程と、素子分離
酸化膜を素子分離領域と活性領域の一部にまたがるよう
に酸化処理により形成し、活性領域上の素子分離酸化膜
を除去することによりファウラーノルドハイム・トンネ
ルが生じる領域を形成する工程と、該活性領域の少なく
とファウラーノルドハイム・トンネルが生じる領域に第
２導電型の低濃度不純物拡散領域を形成する工程と、該
低濃度不純物拡散領域が形成された該活性領域上にゲー
ト絶縁膜を形成する工程と、浮遊ゲート電極を該低濃度
不純物拡散領域と浮遊ゲート電極と制御ゲート電極との
間の容量に従って決定される面積で重畳するように形成
する工程と、該浮遊ゲート電極上に層間絶縁膜を形成す
る工程と、該浮遊ゲート電極と少なくとも一部が積層す
る形でパターンニングした制御ゲート電極を形成する工
程と、制御ゲート電極及び浮遊ゲート電極をマスクとし
て前記活性領域に第２導電型の不純物を高濃度に注入し
ソース領域及びドレイン領域を形成する工程とを含んで
なり、前記酸化処理により基板中に発生したエッジスト
レスによる結晶が乱れた領域と、ドレイン不純物拡散領
域のチャネル領域側の端部とが接する部分にホットエレ
クトロンを発生させ、このホットエレクトロンを浮遊ゲ
ート電極に注入することからなる不揮発性メモリの製造
方法も提供される。

【００１８】また、第１導電型の半導体基板の一主面の
所定領域に素子分離酸化膜を形成する工程と、該素子分
離酸化膜の所定領域を該素子分離酸化膜形成時の酸化膜
形成阻止膜とフォトレジストをマスクとしてエッチング
除去し、素子分離酸化膜に開口部を形成する工程と、上
記酸化膜形成阻止膜とフォトレジストを除去する工程
と、該開口部に上記素子分離酸化膜とはエッチングレー
トの異なる第２の酸化膜を形成する工程と、素子分離酸
化膜の薄い領域をエッチング除去し、活性領域となる半
導体基板一部を露出させる工程と、該露出させた領域上
にゲート絶縁膜を形成する工程と、該ゲート絶縁膜上に
浮遊ゲート電極を形成する工程と、全面に少なくとも活
性領域上で表面が平坦になるように平坦化膜を形成する
工程と、該平坦化膜を傾斜領域上の浮遊ゲート電極上に
平坦化膜が残存し、かつ傾斜領域上以外の浮遊ゲート電
極の表面が露出する条件でエッチングする工程と、傾斜
領域上の浮遊ゲート電極上に残存した平坦化膜をマスク
として浮遊ゲート電極をエッチングする工程とを含むこ
とを特徴とする不揮発性メモリの製造方法も提供され
る。

【００１９】

【００２０】本発明の不揮発性メモリは、フラッシュメ
モリとして使用することができる。本発明に使用される
半導体基板としては、通常不揮発性メモリに使用される
物を使用できる。そのような基板として、シリコン、Ｇ
ａＡｓ等が挙げられる。更にこの基板は、ｐ型或いはｎ
型の導電型の不純物を予め含んでいる基板を用いること
ができ、そのような不純物として、ｐ型不純物にはホウ
素等、ｎ型不純物にはＰ，Ａｓ等が挙げられる。なお、
第１導電型がｐ型の場合は、第２導電型はｎ型であり、
第１導電型がｎ型の場合は、第２導電型はｐ型である。
また、予めゲッタリングにより有害不純物及び欠陥を除
去した基板を使用することが好ましい。更に、基板には
傾斜部が設けられており、傾斜部の高さは１００〜５０
００Å、幅は２００〜８０００Åが好ましい。また、こ
の高さは露光の解像度低下がおこらないよう調整され
る。高さは小さいほど望ましい。

【００２１】この基板の表面層には、ソース不純物拡散
領域（以下ソース領域とする）及びドレイン不純物拡散
領域（以下ドレイン領域とする）が設けられており、ソ
ース領域がドレイン領域よりも相対的に上方に備えられ
ていることが本発明の特徴である。更に、上記第２導電
型のソース領域及びドレイン領域の間にはチャネル領域
が設けられている。尚、ドレイン領域を傾斜部まで配設
することにより、短チャネルのデバイスも形成すること
ができる。ソース領域及びドレイン領域は基板の導電型
と反対の導電型を有する不純物が注入されており、不純
物濃度は１０¹⁹〜１０²¹ions/cm³が好ましい。更に、ド
レイン領域近傍に基板濃度がバルクよりも高くかつ同じ
導電型の領域を設けることもできる。この領域を設ける
ことによりホットエレクトロンの発生効率が向上し、書
き込み速度を上げることができる。また、チャネル領域
は、他の不純物領域を形成する際のプロファイルの影響
を受けない十分な深さをもたせて形成する。そのような
深さとして、Ｒｐ０．１〜０．４μｍが好ましい。

【００２２】更に、この基板上には、ソース領域及びド
レイン領域をまたぐように、浮遊ゲート電極及び制御ゲ
ート電極がこの順で積層されている。また、基板と浮遊
ゲート電極及び浮遊ゲート電極と制御ゲート電極の間に
は、ゲート絶縁膜がそれぞれ配設されている。ここで各
ゲート電極に使用される材料として、公知の物を使用で
き、例えばポリシリコン等が挙げられる。また、浮遊ゲ
ート電極の全面または局部的に、拡散やイオン注入によ
り不純物の濃度及び導電型を変化させてもよい。更に、
浮遊ゲート電極及び制御ゲート電極のそれぞれの膜厚
は、３０００〜５０００Åが好ましい。

【００２３】更に、ゲート絶縁膜に使用される材料とし
ては、公知の物を使用することができ、例えば酸化シリ
コン、窒化シリコン、タンタル、誘電物質からなる膜等
が挙げられる。また、酸化膜−窒化膜−酸化膜（ＯＮＯ
構造）であっても良い。また、該ゲート絶縁膜は制御ゲ
ート電極と浮遊ゲート電極との間の層間膜により、さら
に薄く形成され、トラップに実質上関係しないように選
択される。即ち、ドライＯ₂ 酸化の後、アルゴン（Ａ
ｒ）及びアンモニア（ＮＨ₃ ）の雰囲気下において、１
０００℃以上の高温で約１０〜３０分間窒化処理がなさ
れる。このことによりゲート絶縁膜中から水分とＯＨラ
ジカルを低減させ、トラップを減少させることができ
る。ここで、基板と浮遊ゲート電極間の絶縁膜は、ソー
ス領域側の方がドレイン領域側よりも薄いことが好まし
い。ドレイン領域側よりソース領域側を薄くすることに
より、ソース領域側にファウラーノルドハイムトンネリ
ングを起こり易くさせることができると共にドレイン領
域側の耐圧を向上させることができる。以下、ソース領
域側の薄いゲート絶縁膜を第１ゲート絶縁膜、ドレイン
側の厚いゲート絶縁膜を第２ゲート絶縁膜とする。第１
ゲート絶縁膜及び第２ゲート絶縁膜の膜厚は、それぞれ
７０〜１００Å、１００〜２００Åが好ましい。

【００２４】浮遊ゲート電極と制御ゲート電極の間のゲ
ート絶縁膜（以下、この絶縁膜を第３ゲート絶縁膜とす
る。）の膜厚は、１５０〜３００Åが好ましい。この第
３ゲート絶縁膜は、引き込み効率を向上させるために、
ドレイン領域側を薄く、ソース領域側を厚くすることも
できる。電荷のリークを低減するために絶縁膜の一層に
ＳｉＮ膜を用いても良い。それにより、内部ホトエミッ
ション等の誤消去を防止することができる。

【００２５】以上に示した構成要件により、本発明の不
揮発性メモリが構成されている。ここで、ソース領域
は、図２（ａ）〜（ｅ）に示すように、ＬＤＤ構造、Ｄ
ＤＤ構造、ＰＬＤＤ（Profiled Lightly Doped Diffusi
on）構造又はＤＩ（Double Implanted）−ＬＤＤ構造を
有していてもよい。上記構造をソース領域側に形成する
ことにより、空乏層の幅を広くして耐圧を向上させるこ
とができる。また、ドレイン領域側に上記構造を形成し
ないのは、ドレイン領域での接合の濃度勾配を急峻にし
て電界強度を高くするためである。

【００２６】ＬＤＤ構造の場合、チャネル領域側に第２
導電型の低濃度領域が更に形成されている構造となる
が、このＬＤＤ低濃度領域の不純物濃度は１０¹⁷〜１０
¹⁸ions/cm³が好ましい。更に、低濃度領域は、ドレイン
領域側の端部の一部或いは全部を覆うように形成されて
いても良く、ソース領域の下部を一部覆うことも可能で
ある（図２（ｂ）〜（ｃ）参照）。

【００２７】また、ＤＤＤ構造の場合、ソース領域を覆
うように低濃度領域が形成されている構造となるが、こ
のＤＤＤ低濃度領域の不純物濃度は１０¹⁸〜１０¹⁹ions
/cm³が好ましい（図２（ａ）参照）。尚、ＤＤＤ構造で
は、ＬＤＤ構造に比べて更にパンチスルーが起こりにく
いという利点がある。更に、ＰＬＤＤ構造の場合、上記
ＬＤＤ構造におけるＬＤＤ低濃度領域及びソース領域を
覆うように不純物領域が更に形成されている構造となる
が、このＰＬＤＤ低濃度領域の不純物濃度は１０¹⁷〜１
０¹⁹ions/cm³が好ましい（図２（ｄ）参照）。

【００２８】また、ＤＩ−ＬＤＤ構造の場合、チャネル
領域側に第１導電型の不純物領域が形成され、更にこの
不純物領域のソース領域側の表面層に第２導電型の低濃
度領域が形成されている構造となる（図２（ｅ）参
照）。第１導電型の不純物領域の不純物濃度は１０¹⁶〜
１０¹⁸ions/cm³が好ましく、第２導電型の低濃度領域の
不純物濃度は１０¹⁸〜１０²⁰ions/cm³が好ましい。

【００２９】上記の構造により、ソース領域よりドレイ
ン領域の絶縁耐圧を低くでき、消去動作時の絶縁耐圧を
向上させることができるので好ましい。また、上記低濃
度領域と後のソース領域の形成のためのイオン注入プロ
ファイルの１〜９×１０¹⁴ions/cm²の損傷領域が、各注
入に於いて重複しないように分散させるのが望ましい。
例えば、阻止膜エッジ直下シリコン中への前記損傷領域
の重複を防ぐためには、阻止膜側壁になだらかなサイド
ウオールスペーサーを延在させてそれを通して注入すれ
ばよい。このサイドウオールスペーサーは、エッチング
レートの異なる２層膜及び異方性エッチングを使用すれ
ば簡単に形成することができる。

【００３０】また、上記説明では２層多結晶シリコン構
造に用いたものを例に説明したが、３層多結晶シリコン
構造を用いたもの、例えば、消去ゲートを有するものに
応用してもかまわない。更に、素子分離酸化膜の代わり
に、ゲート電極により素子分離を行うこともできる。ま
た、素子分離酸化膜下に埋込拡散層（ビットライン等）
を設けることもできる。

【００３１】以下に本発明の不揮発性メモリの製造方法
について説明する。まず、所望の導電型を有する半導体
基板上に、１０００Å以上の膜厚のバッファ酸化膜を熱
酸化法等により形成する。このバッファ酸化膜は、再現
性のよいバーズビーク長を得るため、この領域のシリコ
ン基板内での転位やスリップの発生を抑制するため及び
後に形成される酸化阻止膜の応力を緩和するために設け
られる。このバッファ酸化膜の膜質や膜厚に、傾斜領域
の形状やホットエレクトロン発生領域のシリコン基板内
部の結晶状態が依存するので、バッファ酸化膜の膜質や
膜厚はトータルプロセスとデバイス動作との整合性を鑑
みて経験的に条件出しされ決定される。バッファ酸化膜
の上に、例えばフォトレジスト等を塗布し、素子形成予
定領域のみが開口されたパターンを形成する。

【００３２】次に、チャネルドープ層を形成するため
に、不純物を半導体基板に注入する。注入する不純物材
料は、ｐ型不純物であればホウ素等、ｎ型不純物であれ
ばリン等が挙げられる。その注入条件は、後のイオン注
入のプロファイルのテールの影響を受けないように十分
な深さに注入する必要があるので、ドーズ量１０¹²〜１
０¹³ions/cm²、注入エネルギー４０〜２００ＫｅＶが好
ましい。この注入量はホットエレクトロン注入効率が、
この濃度に依存するため極めて重要である。

【００３３】次に、上記レジストを除去し、ＣＶＤ法等
で、膜厚７００〜１０００Åの酸化阻止膜を形成する。
この酸化阻止膜には、窒化シリコン膜を用いるのが好ま
しい。次に、素子分離領域形成予定部分の酸化阻止膜を
フォトレジスト等を用いて、エッチングにより選択除去
する。レジスト等を除去し、全面にＳＯＧ(spin on gra
ss) 膜、ＴＥＯＳ（Si(OC₂H₅)₄) 膜、ＰＣＶＤ・ＴＥＯ
Ｓ／ＳＯＧ／ＰＣＶＤ・ＴＥＯＳ膜等を、塗布法、ＰＣ
ＶＤ法等の方法により積層し、酸化阻止膜の側壁にサイ
ドウォールスペーサーを形成する。ＰＣＶＤ・ＴＥＯＳ
膜はSi(OC₂H₅)₄とＯ₂ から形成される。次に、フィール
ドドープ層を形成するために、注入エネルギー１００〜
１５０ＫｅＶ、ドーズ量１０¹³〜１０¹⁴ions/cm²で不純
物を注入する。不純物は公知の物を使用することができ
る。また、前記サイドウォールスペーサーによって、不
純物の注入が制限されるので、所望の領域のみにフィー
ルドドープ層を形成することができる。

【００３４】次に、素子分離酸化膜を１０００〜１１０
０℃の熱酸化（所謂、ロコス法）或いはＣＶＤ法等の方
法により形成する。この素子分離酸化膜の形成により、
上記フィールドドープ層が活性化及び再分布されて、素
子分離酸化膜の下層で反転防止層となる。該素子分離酸
化膜のコーナーエッジ部分には、素子の主要部分がこな
いようにレイアウト設計がなされる。

【００３５】次に、素子分離酸化膜の一部をレジストマ
スクを利用してＲＩＥ法等の異方性エッチング法により
除去する。更に、異方性エッチングをフッ酸等を使用し
た等方性エッチングに切り換え、酸化阻止膜下の素子分
離酸化膜を所定量エッチングする。次に、全面にＳＯＧ
膜を塗布等の方法を使用して膜厚４０００〜８０００Å
で堆積させる。この膜は必要に応じてエッチバック処理
が施されていてもよい。

【００３６】次に、酸化阻止膜をフッ酸等を使用してエ
ッチングにより除去し、酸化阻止膜上に形成されたＳＯ
Ｇ膜をリフトオフする。その後、バッファ酸化膜と素子
分離酸化膜の端部の酸化膜を除去する。除去方法には、
公知の方法を使用できるが、シリコン界面に影響するよ
うなエッチャントを用いることは好ましくなく、またド
ライエッチングも適切ではない。好ましいエッチング方
法として、例えばＨＦを使用したウエットエッチングを
使用することができる。

【００３７】このように酸化により形成された傾斜部
は、エッチング等により形成される傾斜に比べて、なだ
らかな形状となるので、段差被覆性が良好となり、後に
上部に形成される浮遊ゲート電極等のストレスを小さく
することができ、素子を微細化する際の信頼性を良好に
する。また、酸化の方がエッチングよりもシリコン界面
のダメージが少なく、安定したデバイスを作製すること
ができるという利点もある。また、傾斜部の大きさを左
右するバーズビークの長さは、バッファ酸化膜の膜厚を
制御することによって容易に制御することができ、微細
な寸法も簡便に調節することができる。

【００３８】次に、レジスト等を除去し、第１及び第２
ゲート絶縁膜を形成する。絶縁膜に酸化膜を使用する場
合は、熱酸化により形成することができる。酸化方法は
デバイスの種類やプロセス間の整合性を考慮して決定さ
れるが、例えばドライＯ₂ による酸化、パイロジェニッ
ク酸化等が挙げらる。酸化温度としては、比較的低温の
８５０〜９５０℃で行われる。更に、ドライＯ₂ により
約９００℃で酸化を行うことが特に好ましい。なぜな
ら、ドライＯ₂ （捕獲準位を減らすためにはパイロジェ
ニックでもよい）によって作られた酸化膜が活性化エネ
ルギーが最も大きく制御しやすいこと、優れた誘電耐圧
特性を示すこと、しきい値がシフトしないこと、酸化膜
中のトラップ密度が高くならないなど多くの利点を有す
るからである。この酸化により露出している基板が酸化
されるが、素子分離酸化膜を除去した部分の傾斜部の酸
化膜の膜厚が、バッファ酸化膜部分の酸化膜の膜厚より
も厚くなる。ここで、傾斜部の絶縁膜を第２ゲート絶縁
膜とし、バッファ酸化膜部分の酸化膜を第１ゲート絶縁
膜とする。このように一度の酸化工程で厚さの異なる酸
化膜を形成することができる。

【００３９】また、上記のような注入を行わないで、又
は併用して第１ゲート絶縁膜を形成する領域にアルゴン
等の不活性でかつ熱酸化を促進させる物質を予め注入す
ることもできる。また、第１ゲート絶縁膜を形成する領
域にＳｉをイオン注入してＳｉ結晶の結合力を弱めてお
いても良い。このＳｉイオン注入はバッファ酸化膜中の
不純物のＳｉ中への拡散抑制にも効果を奏する。尚、絶
縁膜形成後に、絶縁膜中の不純物濃度を調節するため
に、Ｈ₂ 等の雰囲気下でアニールすることもできる。ま
た、比較的低温で酸化を行うので、絶縁膜中に高い界面
固定電荷が発生するが、Ｎ₂ ，Ａｒ等の不活性雰囲気下
でアニールすることにより低減させることができる。ま
た、上記第１ゲート絶縁膜と第２ゲート絶縁膜を形成す
る前に、該形成領域を犠牲酸化するとさらに良好な膜を
形成することができる。

【００４０】次に、ＣＶＤ法等により、多結晶シリコン
等を全面に積層し、エッチングを行うことにより、所望
の位置に浮遊ゲート電極を形成する。また、注入膜にＨ
ＴＯ膜とその熱酸化による第２積層膜を用いてもよい。
次に、ＳＯＧ膜を公知のエッチング法により除去した
後、浮遊ゲート電極をマスクとして、不純物を注入しソ
ース・ドレイン領域を形成する。注入条件は、注入エネ
ルギー３０〜８０ＫｅＶ、ドーズ量１０¹⁵〜１０¹⁶ions
/cm²とすることが好ましい。浮遊ゲート電極へのｎ⁺ 注
入量は、電荷注入の酸化膜の面積に応じて多結晶シリコ
ン／注入酸化膜間の界面電位障壁を調整するように条件
出しがなされる。ソース領域とドレイン領域のシート抵
抗値等のデザインルールはこの界面電位障壁の調整と整
合される。この注入において、ソース領域はゲート絶縁
膜を通して形成されるので、ドレイン領域に比べて浅く
形成することができる。ここで、浮遊ゲート電極を介し
て、チャネル領域層の傾斜部に、Ｓｉイオンを注入する
ことにより、更に深いチャネル領域を設けることもでき
る。

【００４１】次に、浮遊ゲート電極を酸化等することに
より、第３ゲート絶縁膜を形成する。この上に、多結晶
シリコン等を全面に積層し、エッチングを行うことによ
り、制御ゲート電極を形成する。更に、全面を酸化する
ことにより、酸化膜を形成し、次いで、レジスト等を使
用して、制御ゲート電極のソース領域側の側壁にサイド
ウォールスペーサーを形成して、等方性エッチングで浮
遊ゲート電極をサイドエッチングすることにより、制御
ゲート電極と浮遊ゲート電極との重なりを制御できる。

【００４２】この後、通常の工程に従って、層間絶縁膜
を積層し、コンタクトホールを開口し、メタライゼーシ
ョンを行ってパッシベーション膜を形成することによ
り、セルフアライン構造をからなる不揮発性メモリを形
成することができる。層間絶縁膜として、ＰＣＶＤ・Ｔ
ＥＯＳ／ＳＯＧ／ＰＣＶＤ・ＴＥＯＳ膜が使用できる。
更に、ＳＯＧ膜上にＰＣＶＤ・ＴＥＯＳ膜を堆積させる
前に、ＳＯＧ膜表面をＯ ₂ プラズマで叩けば、ＳＯＧ膜
とＰＣＶＤ・ＴＥＯＳ膜の密着性を向上させることがで
きる。

【００４３】尚、ＬＤＤ構造を形成する場合は、浮遊及
び制御ゲート電極を自己整合的にエッチングした後に、
ドレイン領域をレジスト等によりマスクし、不純物を傾
斜回転注入（注入角５０〜７０°）することによって、
実現することができる。その際の注入条件は、注入エネ
ルギー４０〜８０ＫｅＶ、ドーズ量１０¹⁴〜１０¹⁶ions
/cm²とすることが好ましい。

【００４４】また、ＤＤＤ構造を形成する場合は、³¹Ｐ
⁺ を低濃度注入した後、⁷⁵Ａｓ⁺ を高濃度イオン注入す
ることによって、実現することができる。その際の注入
条件は、注入エネルギー３０〜８０ＫｅＶ、ドーズ量１
０¹⁴〜１０¹⁶ions/cm²とすることが好ましい。更に、Ｐ
ＬＤＤ構造を形成する場合は、注入角を段階的に変化さ
せ、かつ注入エネルギーを段階的に変化させる回転注入
によって、実現することができる。その際の注入条件
は、注入エネルギー２０〜１００ＫｅＶ、注入角３０〜
７０°、ドーズ量１０¹³〜１０¹⁶ions/cm²とすることが
好ましい。また、上記注入条件は、プロファイルのピー
ク濃度が１０¹⁹〜１０²¹ions/cm³程度となるように分割
し、かつ注入間に十分な冷却期間をおいて実施すること
が望ましい。例えば、Ａｓの場合、８０ＫｅＶ及び２×
１０¹⁵ions/cm²、４０ＫｅＶ及び１．５×１０¹⁵ions/c
m²、２０ＫｅＶ及び７×１０¹⁴ions/cm²で注入すればよ
い。

【００４５】また、ＤＩ−ＬＤＤ構造を形成する場合
は、浮遊ゲート電極をマスクとして半導体基板にリン等
を、注入エネルギー２０〜６０ＫｅＶ、ドーズ量１０¹²
〜１０ ¹⁴ions/cm²程度で注入する。次いで、全面に酸化
膜を形成し、ＲＩＥ（反応性イオンエッチング）法で酸
化膜をエッチバックし、ゲート絶縁膜及び浮遊ゲート電
極の両側面にサイドウォールスペーサーを形成する。該
サイドウォールスペーサー及び浮遊ゲート電極をマスク
として、基板に砒素等を、注入エネルギー２０〜６０Ｋ
ｅＶ、ドーズ量１０¹⁴〜１０¹⁶ions/cm²程度で注入す
る。この後、ＣＶＤ（化学気相堆積）法により厚さ５０
００Å程度のＳｉＮ層を形成する。次に、ＳｉＮ層上に
レジストを塗布することによりＳｉＮ層を平坦にする。
更に、ゲート電極からドレイン領域側をマスクし、Ｓｉ
Ｎ層とレジストを同じエッチングレートでエッチングし
て、ゲート電極の表面が露出するまでＳｉＮ層及びレジ
ストをエッチバックする。次いで、ＳｉＮ層をウエット
エッチング等でサイドウォールスペーサーの上部（３／
８程度）が露出するまで、選択的にエッチングする。次
に、半導体活性領域上の前記ＳｉＮ層を残しながら、サ
イドウォールスペーサーのみを選択除去し、この部分の
半導体基板を露出させる。そして、ゲート電極及びＳｉ
Ｎ層をマスクとして前記露出部にホウ素等を注入エネル
ギー７０〜１００ＫｅＶ、ドーズ量１０¹²〜１０¹⁴ions
/cm²程度で注入することによりＤＩ−ＬＤＤ構造が形成
される。

【００４６】更に、上記方法の他、特開平５−９０５１
９号公報に記載の斜めイオン注入法を使用してもよい。
即ち、注入角を３０〜６０°とし、所定の注入エネルギ
ー及びドーズ量で、イオンを注入することによりＤＩ−
ＬＤＤ構造を形成することができる。尚、上記本発明の
製造方法の説明においては、ゲート絶縁膜の基板のドー
ズ量依存性を駆使したプロセスを用いて提案したが、本
発明の製法はこれに限定されるものでは無く、例えば従
来と同じ製造方法でも作成可能な事は言うまでもない。
ただし、その場合は更なるクリーン化と自動化、及び非
常に厳しい工程管理を余義なくされるであろう。例え
ば、本発明の製造方法におけるソース領域側の低濃度不
純物拡散層１２の形成は斜めイオン注入により形成され
るので、浮遊ゲート電極とオーバーラップする部分の濃
度が不均一であり、また所望の面積に制御することが極
めて困難であった。また浮遊ゲート電極側面及びその直
下のゲート絶縁膜にイオンの高エネルギーが照射される
ことになり耐圧の低下、及びファウラーノルドハイム・
トンネル効果による消去動作が不安定になるという問題
がある。その対処方法として、ゲート絶縁膜を形成する
前に低濃度不純物拡散層１２を形成すればよい。

【００４７】即ち、図２１（ａ）〜（ｃ）、図２２
（ａ）〜（ｃ）及び図２３（ａ）〜（ｃ）に示すよう
に、図１５で基板の表面を露出させたのち、該露出面を
熱酸化して約３００Å程度の犠牲酸化膜１３（注入前酸
化膜を兼ねる）を形成する（図２１（ａ）参照）。次
に、ＬＤＤ領域形成用マスクとなるフォトレジストパタ
ーン１４を形成する（図２１（ｂ）参照）。

【００４８】次いで、前記フォトレジストパターン１４
をマスクとして低濃度不純物拡散領域を形成するため
に、砒素等のイオンを注入する（図２１（ｃ）参照）。
更に、フォトレジストパターン１４及び犠牲酸化膜１３
をエッチング除去する（図２２（ａ）参照）。次に、ゲ
ート絶縁膜を形成し（図２２（ｂ）参照）、浮遊ゲート
電極７をソース領域側のエッジを高濃度ソース領域を形
成する領域に合わせてエッチングする（図２２（ｃ）参
照）。

【００４９】次いで、ＳＯＧを除去し、ソース領域及び
ドレイン領域を形成するためのイオン注入を行う（図２
３（ａ）参照）。更に、制御ゲート電極９を形成する
が、この時低濃度不純物拡散層１２と浮遊ゲート電極７
との重なり面積を確定するように、制御ゲート電極９の
ソース領域側のエッジの位置を決定する（図２３（ｂ）
参照）。

【００５０】このことにより、低濃度不純物拡散層１２
と浮遊ゲート電極７との重畳部分の面積を確定する。こ
こで前記重畳は浮遊ゲート電極７の下に約０．２μｍと
することができる（図２３（ｃ）参照）。本願ではカッ
プリングレシオ〔Ｃ４／（Ｃ４＋Ｃ３＋Ｃ２＋Ｃ１＋Ｃ
５）〕は、例えば０．５〜０．８とした。Ｃ４が決定さ
れてから前記重畳部分の容量が決定される。

【００５１】又、本発明では、オフセットゲートを採用
しないため、かつ消去用ゲート絶縁膜を精度よく形成す
るためにチャネルドープ層を形成したバルクを用いる方
法でもかまわない。次に、図３〜５を用いて、本発明の
不揮発性メモリの電気的結合状態を説明する。図中、Ｖ
seはソース領域１０への消去電圧、Ｖfgは浮遊ゲート電
極７の電位、Ｃ４は制御ゲート電極９と浮遊ゲート電極
７の間に寄生する容量、Ｃ３は浮遊ゲート電極７と基板
３７との間の容量、Ｃ２は浮遊ゲート電極７と基板３８
との間の容量、Ｃ１は浮遊ゲート電極７とドレイン領域
１１との容量である。ここで、第１絶縁膜５の膜厚をｄ
１とすると、第１絶縁膜５内の消去時の電界Ｅｅは、下
記（Ｉ）式で表される。

【００５２】 Ｅｅ＝Ｖse（Ｃ５＋Ｃ４＋Ｃ３＋Ｃ２） ／ｄ１（Ｃ５＋Ｃ４＋Ｃ３＋Ｃ２＋Ｃ１） （Ｉ） トンネル効果を利用して消去を行うには、ｄ２を適当な
厚さに制御する必要がある。このことから、第１絶縁膜
５とソース領域１０の間の面積を小さく制御できなけれ
ば、Ｃ１が極めて大きくなり、Ｅｅは小さくなってしま
う。従って、本発明では、所望のＥｅを得るためには、
上記容量を最適に選定でき、かつ一定の歩留りを確保す
ることができる簡易な不揮発性メモリの製造方法を提供
できる。

【００５３】一方、ピンチオフ点の第２絶縁膜６の膜厚
をｄ２、制御ゲート電極９への書き込み電圧をＶgwとす
ると、第２絶縁膜中のホットキャリア引き込みに寄与す
る浮遊ゲート電極７の電圧Ｖfgは、下記式（II）で表さ
れる。 Ｖfg＝Ｖgw（Ｃ４／（Ｃ５＋Ｃ４＋Ｃ３＋Ｃ２＋Ｃ１）） （II） 本発明では、Ｃ１〜Ｃ４を形成する各領域の面積、膜
厚、膜質等の特性を適切に設定することができかつ、製
造のバラツキをなくすことができる。従って、メモリが
微細になっても、書き込み及び消去の特性が保持でき
る。

【００５４】また、Ｃ２が、基板３８、第２絶縁膜６及
び浮遊ゲート電極７により形成されるので、上記式
（Ｉ）においてＣ２を大容量にすることによって、Ｃ１
が大きくなることから生じる影響を緩和することができ
る。更に、本発明者は、傾斜型チャネルを有する不揮発
性メモリに以下の問題点があることを見出している。

【００５５】即ち、浮遊ゲート電極がフォトリソグラフ
ィーによって形成されるためアライメントマージンを見
込まねばならない。そのため傾斜型チャネルを有する不
揮発性メモリでは、傾斜部に対する浮遊ゲート電極の位
置合わせが困難であり、メモリ素子の面積が縮小化でき
ないという問題点があった。又、上記の傾斜型チャネル
を有する不揮発性メモリでは、傾斜した浮遊ゲート電極
の上に制御ゲート電極が形成されるため、浮遊ゲート電
極と制御ゲート電極とが積層される領域の面積を再現性
よく調整しながら制御ゲート電極を積層させることが困
難であった。

【００５６】このことは、制御ゲート電極と浮遊ゲート
電極との間の結合容量とソース領域と浮遊ゲート電極と
の間の容量とを、所望の値に制御することが困難である
ことを意味する。そこで、本発明の発明者はメモリーセ
ルの縮小化が可能な傾斜チャネル型不揮発性メモリの構
造及びその製造方法も見い出した。

【００５７】更に、傾斜部を有するチャネル領域に形成
された浮遊ゲート電極であっても、制御ゲート電極と浮
遊ゲート電極との結合容量比を一定にできる不揮発性メ
モリを見い出した。以上上記不揮発性メモリ及びその製
造方法を説明するが、浮遊ゲート電極のドレイン領域側
端部の位置を決定する工程まで、前記製造方法と同様に
製造を行うことができる。

【００５８】但し、フィールドドープ層の形成のために
使用したサイドウォールスペーサは形成しても、しなく
てもよい。つまり、活性領域にフィールドドープ層が形
成されたとしても、本発明のような微細な浮遊ゲート電
極を有する不揮発性メモリの場合、フィールドドープ層
がチャネル領域の近傍にまで近づくことは考えられな
い。そのため、サイドウォールスペーサを形成しなくて
も、活性領域に存在するフィールドドープ層に由来する
不純物イオンの濃度は低く、後のソース領域及びドレイ
ン領域を形成する際の高濃度不純物イオンで完全にカウ
ンタードープされる。従って形成を、省略することがで
きる。

【００５９】また、フィールドドープ層の形成のための
不純物イオンの導電型は、ドレイン領域の形成のための
不純物イオンと逆である。従って、フィールドドープ層
の深さとドレイン領域の接合の深さを整合させれば、ド
レイン領域の空乏層の広がりを抑制することができる。
その結果、チャネル領域で電界を集中させることができ
るので、ピンチオフ点におけるホットキャリアの発生を
促進させることができる。

【００６０】浮遊ゲート電極のドレイン領域側端部の位
置を決定した後、全面にＰＣＤＶ法によるシリコン窒化
膜等を厚さ４０００〜８０００Åで堆積させる。シリコ
ン窒化膜を堆積させる前に、基板表面に薄い下地酸化膜
を形成すれば、シリコン窒化膜の応力を緩和することが
できる。但し、下地酸化膜が厚い場合は、ゲート絶縁膜
の膜厚がドレイン領域側の端部で不均一になるので好ま
しくない。次に、素子分離領域及び素子分離領域に形成
された開口部をフォトレジスト等でマスクし、シリコン
窒化膜を除去する。

【００６１】次に、マスク除去後、不純物イオンを素子
分離酸化膜のエッジ部の下の基板に注入する。この注入
により、傾斜チャネル領域に、不純物イオンの濃度勾配
を形成することができる。ここで濃度勾配は、ソース領
域からピンチオフ点に向かって、不純物イオンの濃度が
高くなる勾配である。尚、濃度勾配を得るには、拡散係
数の小さい不純物イオン（例えばホウ素イオン）を使用
することが好ましい。

【００６２】次に、第１及び第２ゲート絶縁膜を形成す
る。形成方法は前記製造方法と同様に行うことができ
る。次いで、ＣＶＤ法等により、多結晶シリコン等を全
面に積層する。続いて、ＳＯＧ膜を、シリコン窒化膜に
より形成される段差部に存在する多結晶シリコンを露出
させるように塗布する。露出した多結晶シリコンを除去
した後、ＣＶＤシリコン酸化膜等の段差被覆性の良好な
膜をエッチバックを行いながら１回以上繰り返し平坦層
を形成する。

【００６３】次に、多結晶シリコン層が露出した時点を
終点とする異方性エッチングを行う。ここで、前記多結
晶シリコン上には段差被覆性の良好な膜が残存してい
る。この膜をマスクとして、多結晶シリコンを異方性リ
アクティブエッチングし、浮遊ゲート電極を形成する。
このエッチングに使用するエッチャントは、多結晶シリ
コン及び酸化シリコンを選択的にエッチングするものを
使用することが好ましい。エッチャントとしては臭化水
素等が挙げられる。

【００６４】次に、浮遊ゲート電極及びＰＣＶＤ法によ
るシリコン窒化膜をマスクとして不純物イオンを注入す
る。注入条件は、前記製造方法における、ＬＤＤ構造を
形成する際の条件と同様にすることができる。ＬＤＤ構
造のための注入は、後の浮遊ゲート電極上の酸化工程に
よりチャネル方向にシフトする。従って、そのシフト量
を見越して、拡散係数の高い不純物イオンを注入するこ
とが望ましい。全工程終了後のＬＤＤ構造の横（チャネ
ル）方向への不純物イオンの拡散の量と、浮遊ゲート電
極の側壁の酸化によるチャネル方向へのシフト量との相
関関係によりＦ−Ｎ領域の面積が確定される。

【００６５】次に、公知の方法によりＰＣＶＤ法により
シリコン窒化膜を除去した後、基板全面を酸化して層間
絶縁膜を形成する。この後、浮遊ゲート電極をマスクと
して、不純物イオンを注入して、ソース領域及びドレイ
ン領域を形成する。注入条件は前記製造方法における条
件と同様にすることができる。尚、米国特許５，２３
８，８５８号に記載されている多段注入法を用いるとさ
らに安定した特性のソース領域及びドレイン領域を形成
することができる。

【００６６】次いで、全面に窒化膜を形成し、等方性及
び異方性エッチングを行い、浮遊ゲート電極の側壁に酸
化防止のための窒化膜サイドウォールスペーサーを形成
する。続いて、基板全面を酸化し、厚さ１０００〜３０
００Åの層間絶縁膜を上部に有する浮遊ゲート電極を形
成することができる。この層間絶縁膜の厚みを調整する
ことにより、浮遊ゲート電極と制御ゲート電極との容量
結合は、浮遊ゲート電極のドレイン領域側の側壁での結
合が支配的になるようにすることができる。また、この
時の熱酸化の条件は、浮遊ゲート電極のソース領域側の
側壁のチャネル方向へのシフト量を決定すると共にソー
ス領域側のＬＤＤ領域での不純物の横方向への拡散量を
も左右する。この酸化量によりワードラインのステップ
カバレージも良くなるので、層間絶縁膜を厚く形成する
ことに越したことはないが、その分浮遊ゲート電極はチ
ャネル幅も減少することになり、デバイスデザインルー
ルとの関係においてプロセス条件の設定には注意を要す
る。

【００６７】尚、浮遊ゲート電極上の厚い層間絶縁膜
は、工程を短縮するためにＰＣＶＤ法によりシリコン窒
化膜を除去する前に、基板全面を酸化することにより形
成してもよい。この方法により形成された層間絶縁膜
は、ソース領域側の浮遊ゲート電極の側壁に厚い絶縁膜
を有するので、ソース領域と浮遊ゲート電極とのオフセ
ットを十分確保することができる。その結果、不揮発性
メモリの耐圧を向上させることができる。

【００６８】次に、窒化膜サイドウォールスペーサーを
除去し、浮遊ゲート電極側壁の薄い酸化膜を除去する。
この後、所望の厚さの層間絶縁膜を熱酸化等により形成
する。尚、この工程において浮遊ゲート電極の側壁を犠
牲酸化すれば、層間絶縁膜の信頼性を向上させることが
できる。この後、全面に多結晶シリコンを堆積させ、公
知の工程を経て所望の形状の制御ゲート電極を形成する
ことができる。

【００６９】制御ゲート電極は次のように形成すること
が、制御ゲート電極の段差被覆性が向上し、制御ゲート
電極と浮遊ゲート電極との容量結合がより確実になるの
で好ましい。即ち、全面に多結晶シリコンを堆積させ、
等方性及び異方性エッチングを使用して浮遊ゲート電極
の側壁にサイドウォールスペーサーを形成する。このサ
イドウォールスペーサーに形成される酸化膜の除去と多
結晶シリコンの堆積をｉｓ−ｓｉｔｕで行うことにより
サイドウォールスペーサーと電気的に接続された制御ゲ
ート電極を形成することができる。

【００７０】更に、制御ゲート電極上に多結晶シリコン
のシート抵抗を下げるために、不純物イオンを注入する
と共に制御ゲート電極上に高融点金属シリサイドを形成
してもよい。注入条件は、注入エネルギー約２０ｋｅ
ｖ、Ｐ、ドーズ量５×１０¹⁵〜８×１０¹⁵／ｃｍ²であ
る。また、シリサイド中の高融点金属とシリコンの比は
１／３が好ましい。高融点金属には、Ｗ，Ｔｉ等が挙げ
られる。

【００７１】この後、前記製造方法と同様の工程を経
て、不揮発性メモリが形成される。

【００７２】

【作用】本発明の不揮発性メモリは、第１導電型の半導
体基板と、該半導体基板の主面の表面層に一定の間隔を
おいて形成され、かつ少なくともいずれか一方の表面の
一部分が前記主面と異なる結晶面方位を有する面に形成
された第２導電型のソース不純物拡散領域及びドレイン
不純物拡散領域と、該ソース不純物拡散領域及びドレイ
ン不純物拡散領域間に設けられたチャネル領域と、該チ
ャネル領域上に設けられたゲート絶縁膜と、該ゲート絶
縁膜上に設けられた浮遊ゲート電極と、その上に少なく
とも一部分が積層するように層間絶縁膜を介して設けら
れた制御ゲート電極を有し、前記チャネル領域が、前記
ドレイン不純物拡散領域に接すると共に該半導体基板主
面と異なる結晶面方位を有する表面からなる傾斜部を有
し、前記ソース不純物拡散領域がドレイン不純物拡散領
域よりも相対的に上方に備えられていることを特徴とす
るので、実質的にチャネル長を長く取ることができ、面
積が小さくて、書き込み及び消去速度が早く、読み時に
誤消去が防止されると共に量産化と微細化に優れ、かつ
頻繁な書き込み／消去、及び読み出しに抜群の耐久性を
具備した不揮発性メモリが提供される。

【００７３】なお、本発明ではホットエレクトロン注入
の機構として、図３７（ａ）に示すドレインアバランシ
ェホットキャリア注入機構を用いて説明しているが、本
発明の如きチャネル部に傾斜を有する装置がどの様な注
入機構を有するのか定かではなく、例えば基板ホットエ
レクトロン注入（図３７（ｂ））、２次衝突電離ホット
エレクトロン注入（図３８）機構等によりホットエレク
トロンが注入されていることも考えられる。注入機構が
変わることにより、単一電源化及びバイアスの低電圧化
に応用できることは言うまでもない。

【００７４】更に、本発明の不揮発性メモリの製造方法
は、第１導電型の半導体基板の一主面の所定領域に素子
分離絶縁膜を形成する工程と、該活性領域の少なくとも
ファウラーノルドハイム・トンネルが生じる領域に第２
導電型の低濃度不純物拡散領域を形成する工程と、該低
濃度不純物拡散領域が形成された該活性領域上にゲート
絶縁膜を形成する工程と、浮遊ゲート電極を該低濃度不
純物拡散領域と浮遊ゲート電極と制御ゲート電極との間
の容量に従って決定される面積で重畳するように形成す
る工程と、該浮遊ゲート電極上に層間絶縁膜を形成する
工程と、該浮遊ゲート電極と少なくとも一部が積層する
形でパターンニングした制御ゲート電極を形成する工程
と、制御ゲート電極及び浮遊ゲート電極をマスクとして
前記活性領域に第２導電型の不純物を高濃度に注入しソ
ース領域及びドレイン領域を形成する工程とを含んでな
るので、低濃度不純物拡散領域形成の際、ゲート酸化膜
へのダメージがなく耐圧低下をおこさない。また本発明
のメモリセルの平面図を図３９に示すが、ソース領域形
成のために２重拡散を用いていないのでソース領域の面
積を小さくできる。

【００７５】チャネル領域の傾斜部上に浮遊ゲート電極
が存在する本発明の不揮発性メモリ及び製造方法によれ
ば、従来フォトエッチングによって形成されていた浮遊
ゲート電極を、ＬＯＣＯＳ端のバーズビーク部分を除去
することにより形成された傾斜領域部に選択的に形成し
た絶縁膜をマスクとして多結晶シリコンをＲＩＥにより
エッチングすることでフローティングゲートを形成する
ことができる。従って、従来の不揮発性メモリよりセル
面積を縮小できる。また、本発明の不揮発性メモリーの
動作において、チャネルドープのイオン注入エネルギー
を書き込み時のピンチオフ点にＲｐ（注入深さ）がくる
ように調整すれば、書き込み効率が向上する。制御ゲー
ト電極と傾斜浮遊ゲート電極間の結合容量比は、大部分
が制御ゲートの側壁と浮遊ゲート間の容量結合面積で決
まるため、浮遊ゲート電極の厚みと幅を制御することに
より面積を一定にすることができる。従って、傾斜した
浮遊ゲート電極であっても、制御ゲート電極との間の結
合容量比の変動はほとんど生じない。

【００７６】

【実施例】以下に、実施例により本発明を更に詳しく説
明するが、本発明は以下の実施例に限定されるものでは
なく、上記に示した本発明の技術思想に基づく各種変形
が可能である。 実施例１ 本発明のフラッシュメモリセルトランジスタ及びその製
造方法を、セルフアライン型フラッシュメモリセルトラ
ンジスタに適用した場合について、図面を参照しつつ説
明する。

【００７７】図１は、本発明のフラッシュメモリにおけ
る単一セル断面構造図である。図中、１はＰ型半導体基
板、２はフィールドドープ層、３は素子分離酸化膜（Ｌ
ＯＣＯＳ）である。４はチャネル領域、５は第ゲート絶
縁膜、６は傾斜部に設けられ、かつチャネル領域４を素
材として形成された第２ゲート絶縁膜、７は第１のポリ
シリコン層（浮遊ゲート電極）、８は第３ゲート絶縁
膜、９は第２のポリシリコン層（制御ゲート電極）、１
０はソース領域（Ｎ⁺ 型不純物領域）、１１はドレイン
領域（Ｎ⁺ 型不純物領域）、１２は消去動作時の耐圧を
向上させるためのＬＤＤ領域となっている。

【００７８】本実施例のフラッシュメモリの動作原理
は、従来例と同じであるが、第２ゲート絶縁膜６が、素
子分離酸化膜のバーズ・ビークによってできたバーズ・
ビーク長傾斜部（約０．６〜０．８μｍ）に形成され、
かつその第２ゲート絶縁膜６は、シリコン基板１内部に
予め高精度に制御された、チャネル領域４上に形成され
る点が重要な特徴である。 すなわち、書き込みは、ド
レイン領域１１と制御ゲート電極９に高い電圧を印加
し、発生したホットキャリアを制御ゲート電極９で吸引
して浮遊ゲート電極７に蓄積することにより行うことが
できる。消去は、制御ゲート電極９をアースした状態
（又は負バイアス）でソース領域に高い電圧を印加し、
Ｆ−Ｎトンネル注入を用いて浮遊ゲート電極７内の蓄積
電荷を放出することにより行うことができる。この時電
荷の放出は、薄い第１ゲート絶縁膜５を通して行われ
る。さらにドレイン領域１１は、本来素子分離酸化膜が
形成される領域に形成されるため、キャリア電荷は上方
から下方のドレイン領域１１へ向かう形となり、第２ゲ
ート絶縁膜６に一定の角度をもって進行することにな
る。

【００７９】従って、従来のように、半導体表面とほぼ
完全に水平方向を向いて電荷が進行する構造よりも、第
２ゲート絶縁膜６中に電荷が飛び込みやすい。従って、
ホットキャリアの浮遊ゲート電極７への引き込み効率を
向上させることができる。反対に第１ゲート絶縁膜５に
対しては、電荷が極めて飛び込みにくい構造となるの
で、チャネル長方向エッジ部の耐圧をＬＤＤ領域１２に
より確保することにより、ソース側のアバランシェ・ブ
レークダウンの発生を抑制することが可能となる。その
ため、ゲート絶縁膜の膜厚や消去電圧、書き込み電圧の
制限が緩和され、フレキシブルで高性能のデバイスを実
現することができる。

【００８０】また、第２ゲート絶縁膜を厚く、第１ゲー
ト絶縁膜を薄くすることにより、制御ゲート電極の電界
による浮遊ゲート電極への書き込み、ソース領域の電界
による消去等の繰り返し行われる基本動作を、従来のフ
ラッシュメモリより改善することができる。更に、ゲー
ト絶縁膜の膜特性、各電極又はソース・ドレイン領域と
ゲート絶縁膜との容量結合を調整すれば、より基本動作
を改善することができる。

【００８１】また、書き込み時において、第１ゲート絶
縁膜は第２ゲート絶縁膜に比べて薄いので、第１ゲート
絶縁膜下のチャネル領域は第２ゲート絶縁膜下のチャネ
ル領域より強く反転する。このため、厚い酸化膜領域下
でチャネルが狭くなるので、浮遊ゲート電極下で電子が
動きやすくなり、容易に書き込みを行うことができる。

【００８２】図１のデバイスの製造方法について説明す
る。図６〜２０は、本発明のセルフアライン型不揮発性
半導体記憶装置の製造方法を説明するための単一セル断
面図である。まず、図６に示すように、ゲッタリング等
により十分に表面の酸素濃度を下げたＰ型シリコン基板
１上に、バッファ酸化膜２２を１０００Å成長させた。
なお、再現性のよいバーズ・ビーク長（bird's beak le
ngth）を得るため、この領域のシリコン基板内での転移
やスリップの発生を抑制するため及び後に形成されるシ
リコン窒化膜の１０¹⁰dyn/cm²にも及ぶ応力を緩和する
ために１０００Å以上の下地酸化膜がある方が好まし
い。本実施例では０．８ミクロンのバーズ・ビーク長を
形成した。次いで、このバッファ酸化膜２２上に、素子
形成領域のみ開口したフォトレジストパターン２３を形
成した。

【００８３】次いで、図７に示すように、ボロンをドー
ズ量５×１０¹²ions/cm²、注入エネルギー１００ＫｅＶ
で、後のボロン高濃度注入プロファイルのテール影響を
受けないよう十分な深さ（Ｒｐ０．３ミクロン以上）に
注入して、チャネルドープ層２４を形成した。このイオ
ン注入は極めてクリーンな装置と環境で行う必要があ
り、重イオンをスパッタすることのない装置を利用し
た。

【００８４】次に、図８に示すように、フォトレジスト
パターンを除去し、酸化阻止膜となるシリコン窒化膜を
１０００Å堆積させた。次に、このシリコン窒化膜上
に、素子領域を島状に分離するための素子分離酸化膜が
形成される領域のみ開口されたフォトレジストパターン
２６を形成した。このパターン２６をマスクとして、前
記シリコン窒化膜を選択除去することにより、素子分離
酸化膜形成部分を開口したシリコン窒化膜パターン２５
が形成された。

【００８５】次いで、図９に示すように、レジストパタ
ーン２６をエッチングにより除去した後、全面にＳＯＧ
膜を塗布することで、前記シリコン窒化膜パターン２５
の開口部側壁に、イオン注入通過制限用のサイドウォー
ルスペーサー２７を形成した。続いて、チャネルストッ
パ形成のためのボロンを、注入エネルギー４０ＫｅＶ、
ドーズ量５×１０¹³ions/cm²の条件でイオン注入し、フ
ィールドドープ層２８を形成した。

【００８６】次に、図１０に示すように、１０００℃の
ウエット酸化を行い、基板１の露出面にシリコン酸化膜
を成長させて素子分離酸化膜２９を形成した。その際、
前記フィールドドープ層２８のボロン原子は、活性化及
び再分布されて素子分離酸化膜２９の下層に反転防止層
３０が形成された。次に、図１１に示すようにレジスト
パターン２１４を形成した後、レジストパターン２１４
及び窒化シリコン膜２５をマスクとして異方性エッチン
グを行い、素子分離酸化膜２９の一部を除去した。

【００８７】次いで、図１２に示すように、等方性エッ
チングを行い、窒化シリコン膜２５下の素子分離酸化膜
２９を所定量エッチングした。更に、図１３に示すよう
に、ＳＯＧ膜２１５を適宜エッチバックしながら塗布す
ることにより、厚さ６０００Åで堆積させた。次に、図
１４に示すように、窒化シリコン膜２５をエッチングす
ることにより、その上に形成されているＳＯＧ膜をリフ
トオフした。

【００８８】次いで、図１５に示すように、バッファ酸
化膜２２及び素子分離酸化膜２９の端部を除去した。こ
の後、図１６に示すように、全面を９００℃で熱酸化し
て第１ゲート絶縁膜５及び第２ゲート絶縁膜６を形成し
た。次に、図１７に示すように、全面にポリシリコン層
を厚さ１５００Åで堆積し、レジストパターンを用いて
ポリシリコン層をエッチングし、浮遊ゲート電極７を形
成した。

【００８９】次いで、図１８に示すように、ＬＯＣＯＳ
酸化膜２２及び浮遊ゲート電極７をマスクとして、高濃
度に不純物を注入して、ソース領域１０及びドレイン領
域１１を形成した。このとき、ソース領域１０はゲート
絶縁膜５を通して不純物を注入することにより形成され
るので、ドレイン領域１１より浅く形成された。更に、
該浮遊ゲート電極の一部（例えばドレイン側）にイオン
注入阻止のマスクを施して再度イオン注入して浮遊ゲー
ト電極のドーズ量を部分的に異ならせるとともにソース
及びドレイン領域のドーズ量を増やしてもよい。

【００９０】更に、図１９に示すように、浮遊ゲート電
極７の表面を酸化して第３ゲート絶縁膜８を形成した。
次いで、全面にポリシリコン層を形成し、レジストパタ
ーンを用いてポリシリコン層をエッチングし、酸化工程
を経て制御ゲート電極９を形成した。また、制御ゲート
電極上に多結晶シリコンのシート抵抗を下げるために、
制御ゲート電極にも砒素を４０ＫｅＶ、ドーズ量３×１
０¹⁵／ｃｍ² でイオン注入し、該制御ゲート電極にＤＣ
スパッタ等により高融点金属シリサイド層を形成しても
よい。シリサイド中の高融点金属とシリコンとの構成比
（Ｍ／Ｓｉ）は１／３程度とした。

【００９１】この後、図２０に示すように、制御ゲート
電極９と浮遊ゲート電極７の端部を自己整合的にそろ
え、全面を酸化した。次いで、斜め方向から、基板を回
転させながら不純物を注入し、ソース領域側の浮遊ゲー
ト電極７下にＬＤＤ構造１２を形成した。その後は、通
常の工程に従って層間絶縁膜４３を形成し、コンタクト
ホールの開孔及びメタライゼーション４４を行って、パ
ッシベーション膜（開示せず）を形成することにより、
本発明を用いたセルフアライン型構造をもつフラッシュ
メモリが完成した（図１参照）。

【００９２】上記図１に記載のフラッシュメモリの平面
図を図３９に示した。図中、１５はファウラーノルドハ
イムトンネル領域、１６は制御ゲートライン、１７は浮
遊ゲート電極及びチャネル領域を示している。なお、上
記フラッシュメモリにおいて、ゲート電極とオーバーラ
ップするソース領域の表面不純物濃度は、ゲート絶縁膜
が６０〜１００Åの場合、ＬＤＤ低濃度領域は１０¹⁸io
ns/cm³以下、高濃度領域は１０¹⁹ions/cm³以上が好まし
い。これは、本発明のような薄いゲート絶縁膜を使用す
る場合、ゲート電極直下の不純物拡散層内でツェナー現
象によるリーク電流が増加するのを抑えるためである。

【００９３】更に、図２４（ａ）及び（ｂ）、図２５を
用いて本発明の動作方法を説明する。なお、図２４
（ａ）及び（ｂ）、図２５中、１はＰ型半導体基板、４
はチャネル領域、５は第１ゲート絶縁膜、６は傾斜部に
設けられ、かつ該傾斜部の基板を素材として形成された
第２ゲート絶縁膜、７は浮遊ゲート電極、８は第３ゲー
ト絶縁膜、９は制御ゲート電極、１０はソース領域、１
１はドレイン領域、１２は消去動作時の耐圧を向上させ
るためのＬＤＤ構造、１３は空乏層となっている。

【００９４】図２４（ａ）及び（ｂ）、図２５におい
て、チャネル領域内をソース領域からドレイン領域に向
けて加速されてきた電子の進行方向は、傾斜部分に入っ
た時点でチャネル領域の形状に曲がる。そのため基板内
での進行が歪曲（正確には言えないが、素子分離酸化膜
形成時のエッジストレス等による転移複合欠損部の歪
曲）されることと、この傾斜部分にドレイン領域の空乏
層の端部が重なることにより生じる高電界との相乗作用
により、ホットエレクトロンの発生が促進される。

【００９５】ソース領域をドレイン領域よりも相対的に
上方に備えたセルにおいては、ドレイン領域側のゲート
絶縁膜は、（１００）シリコン基板を用いた場合、シリ
コン基板の傾斜部分（（１１１）面に近似）を材料とし
て形成されるので、ドレイン領域側傾斜部分上がソース
領域側よりも同一熱酸化工程で厚く形成される。従っ
て、読み出し時の誤消去に対する対策がドレイン領域が
上方にある装置に比べて容易である。つまり、ドレイン
領域側のゲート絶縁膜を厚くするために、不純物層を形
成するという実用レベルで最も困難とされる形成工程を
省くことができる。

【００９６】更に、単一電源化及び印加電圧の低電圧化
に鑑み、上記の方法により製造された図２４（ａ）及び
（ｂ）、図２５に示された装置の利点を、ホットキャリ
ア注入型の書き込みを例に説明する。まず、ドレイン領
域及び制御ゲート電極にそれぞれ正の電圧Ｖｄ及びＶcg
を印加する。このとき、基板とソース領域については同
じ電位とし、Ｖｓ＝０と仮定するとチャネル領域を流れ
る電流Ｉｄは、下記式により近似できる。

【００９７】

【数１】

【００９８】ここで、ｄ１は平面チャネル領域のゲート
絶縁膜の膜厚、ｄ２は傾斜チャネル領域のゲート絶縁膜
の膜厚、εｏｘはその導電率、μｎは電子のモビリティ
ー、１１は平面チャネル領域の実行チャネル長、Ｗはチ
ャネル幅である。便宜上平面チャネル領域のゲート絶縁
膜の導電率と傾斜チャネル領域のゲート絶縁膜の導電率
とは同じ程度と仮定した。

【００９９】Ｖｔは浮遊ゲート電極に対する閾値電圧で
あり、実行チャネル長１に依存する。Ｖｆは浮遊ゲート
電極の電位であり、次式で表される。

【０１００】

【数２】

【０１０１】ここで、Ｃfsは浮遊ゲート電極とソース領
域の容量、Ｃfsslは浮遊ゲート電極と傾斜チャネル領域
間の容量、Ｃfss２は浮遊ゲート電極と平面チャネル領
域間の容量、Ｃfdは浮遊ゲート電極とドレイン領域間の
容量、Ｃfcは浮遊ゲート電極と制御ゲート電極間の容量
である。Ｑｆはチャネル領域を流れる電流が、ソース・
ドレイン領域間の電界で加速され、充分なエネルギーを
得た電子が浮遊ゲート電極に注入されることにより発生
する浮遊ゲート電極中の電荷量である。Ｑｆはホットキ
ャリアがゲート絶縁膜中に注入される割合γに依存して
決定されるものである。チャネル電流ＩｄのときのγＩ
ｄの時間積分は

【０１０２】

【数３】

【０１０３】で表される。このとき、ゲート絶縁膜中の
電界強度は、

【０１０４】

【数４】

【０１０５】で与えられるので、時間積分をとると下記
の式で近似される。

【０１０６】

【数５】

【０１０７】ここで

【０１０８】

【数６】

【０１０９】であり、Ｓ１は実行チャネル長の面積
（〔ｌ１＋ｌ２〕×Ｗ）と浮遊ゲート電極とソース領域
が互いに重なりあう面積の和である。これを積分するこ
とにより、このトランジスタの書き込み時間Ｔｗは

【０１１０】

【数７】

【０１１１】の関数となる。Ｃff1及びＣff2が、膜厚ｄ
１及びｄ２を異ならせることにより又はｌ１＋ｌ２を最
適に設定することにより決定されるので、この値を調整
することにより従来構造よりも書き込み時間を調整しや
すくなる。また、先に説明したように、チャネル領域の
電流に曲がりが生じるので、その部分での注入効率が向
上する。

【０１１２】次に、このデバイスの基本動作である書き
込み、消去及び読み出しの３つの動作を具体的に説明す
る。先ず書き込み動作を説明すると、ソース領域をアー
スに接続し、ドレイン領域に５ボルト、そして制御ゲー
ト電極１２ボルトを印加すると、電子がソース領域から
ドレイン領域に高電界が流れ、ドレイン領域付近でシリ
コン表面から絶縁膜へのエネルギー障壁を越えることの
できる電子が発生する。本発明の構造で、ソース領域は
ドレイン領域よりも相対的に高い領域に形成されている
ので、前記高電界電子は一定の角度をもってドレイン領
域近傍の絶縁膜に向かうことになる。従って電子は制御
ゲート電極の電界によって引き込まれやすくなり、書き
込み性能が向上する。

【０１１３】消去動作は、従来と全く同じ方法で実行で
き、消去電圧が印加されると、浮遊ゲート電極からソー
ス領域側へ電界の放出が行われる。このソース領域近傍
の絶縁膜が１０ｎｍ程度にまで薄膜化されているので、
消去速度を早くすることがきる。この電子の引き抜き量
は制御回路により適当な値に調整され、セルのしきい値
が定められる。

【０１１４】読み出し動作時には、ドレイン領域と制御
ゲート電極に５ボルトの電圧を印加してドレイン領域か
ら出る電流の有・無を調べることにより読み出しを行う
ことができる。その際、ゲート絶縁膜のほとんどは、厚
いゲート絶縁膜で覆われており、かつ前記薄膜化された
ソース領域近傍の消去用絶縁膜は、Ｆ−Ｎトンネリング
が起こりにくい角度に形成されているので、読み出しに
より長時間にわたるドレイン領域への電圧の印加によっ
ても誤消去を防止することができる。

【０１１５】なお、浮遊ゲート電極がドレイン領域上に
絶縁膜を介して延在するデバイスにおいてもドレイン領
域上には制御ゲート電極は存在しないので、誤消去は問
題にならない。但し、その場合、該絶縁膜が、ゲート絶
縁膜よりも厚く形成されていることが条件となる。 実施例２ 図２６は、本発明のフラッシュメモリの概略断面図であ
る。このフラッシュメモリでは、ドレイン領域近傍部で
発生するホットキャリアを効率よく浮遊ゲート電極に取
り込むために、ドレイン領域側の浮遊ゲート電極上部の
表面積を、ソース領域側上部の表面積より大きくしてい
る。

【０１１６】このフラッシュメモリは以下に示すように
製造したこと以外は、実施例１と同様に製造した。すな
わち、浮遊ゲート電極を形成し、酸化膜をこの上に形成
する。次に、ドレイン領域側の浮遊ゲート電極上に開口
を有するレジストパターンを形成し、このパターンをマ
スクとして、反応性イオンエッチングを施すことによ
り、開口部の酸化膜を除去する。次に、全面にポリシリ
コンを積層した後、異方性エッチングによりエッチバッ
クを行い、酸化膜の開口部側壁部分以外に堆積したポリ
シリコンを除去する。更に酸化膜を除去することにより
突起部を有する浮遊ゲート電極が形成される。 実施例３ 図２７は、一方の素子分離酸化膜による素子分離をゲー
ト電極５１による素子分離に置き換えた実施例を示した
ものである。また、第３ゲート絶縁膜を、ドレイン領域
側が薄く、ソース領域側が厚くなるように形成した。こ
のフラッシュメモリでは、制御ゲート電極による引き込
み効率を向上させることができた。

【０１１７】図２８では、素子分離をゲート５３により
実現した。この装置の製造工程ではＬＯＣＯＳ酸化膜を
除去した後、浮遊ゲート電極と素子分離ゲートを同一工
程で形成し、それをマスクとしてソース領域及びドレイ
ン領域を形成している。このような構成により、素子分
離ゲート５３により隣接するソース領域間の導通をフレ
キシブルに実現することができる。なお、素子分離ゲー
トを浮遊ゲート電極と制御ゲート電極で実現してもよ
い。それによりあらかじめ浮遊ゲート電極に蓄積される
電荷量を変えることにより、素子分離の程度を設定する
ことができる。

【０１１８】実施例４ 図２９は、第１及び第２ゲート絶縁膜の膜厚を変える代
わりに、不純物であるリンを選択的に注入し、誘電率の
異なる絶縁膜を形成することにより同様の効果を生じる
ようにした実施例である。この実施例では、第１ゲート
絶縁膜６５の誘電率は３．９であり、第２ゲート絶縁膜
６６の誘電率は３．５とした。

【０１１９】実施例５ 更に、図３０に示すように、図１の素子をウエル４５内
に形成することもできる。このウエルの導電型は、基板
と同導電型又は逆導電型のどちらでもよい。 実施例６ また、図３１に示すように、図１の素子をＮウエル４６
（例えば、不純物がリン、ドーズ量が１×１０¹²〜１×
１０¹³／ｃｍ² ）とＰウエル４７（例えば、不純物がホ
ウ素、ドーズ量が１×１０¹³〜１×１０¹⁴／ｃｍ² ）の
２重ウエル内に形成することもできる。このようにする
ことにより、各ウエルの電位を独立的に制御することが
でき、更にＰウエルに負のバイアスを印加することによ
り、制御ゲート電極の電圧を低くすることができる。

【０１２０】実施例７ 図３２に示すように、本発明のフラッシュメモリをマト
リクス状に配置することもできる。なお、図３２はＮＯ
Ｒ型のメモリセルアレイである。また、図中８４は、本
発明のフラッシュメモリが配置された記憶サイトであ
る。８５は行アドレス線であり、行アドレス復号器８６
から配線されている信号線である。８７は列アドレス線
であり、列アドレス復号器８８から配線されている信号
線である。８９は消去線であり、ソース復号器９０から
配線されている信号線である。

【０１２１】実施例８ 図３３を参照して更に本発明を説明する。まず、書き込
み時、すでにプラグラムがなされているセル１−ａの閾
値が５Ｖ（インパクトイオナイゼーションしたホットエ
レクトロンが、浮遊ゲート電極に注入されることによ
り、セルの閾値は１Ｖから５Ｖに上昇していることを意
味する）の際、ワードラインＷＬ１は０Ｖ（否選択）、
ＷＬ２にセル１−ｂへの書き込みのために１２Ｖ（選
択）が印加されており、ＢＬａには６Ｖが供給されてい
るとする。

【０１２２】この時セル１−ａのドレインと浮遊ゲート
電極間には、ＢＬａに印加された６Ｖと、浮遊ゲート電
極に蓄えられた閾値を１Ｖから５Ｖまで上昇させる電荷
の持つ電圧の和（例えば６＋４Ｖ）が印加されることに
なる。つまり、すでに書き込みがなされたセル１−ａ
は、１−ｂへの書き込みを行う際に、ドレインと浮遊ゲ
ート電極間に１０Ｖに近い（実際には各容量の関係で少
し減る）電圧が印加されることになる。

【０１２３】ドレインをビットラインとした本発明のフ
ラッシュメモリでは、ビット線に接続されたセルの数と
同じ回数の１０Ｖに近い電圧をドレインと浮遊ゲート電
極間に受けるセルも存在することになる。一方、このお
のおののセルは、消去時に１３Ｖの電圧を受けて電荷の
消去がなされることになる。セル１−ａの書き込み時に
ドレインと浮遊ゲート電極間に印加される電圧と、消去
時にソースと浮遊ゲート電極間にかかる電圧を比較する
と、あまり大きな差があるとは言いがたい。このこと
は、ドレインに共通接続された他のセルの書き込み時に
セルの記憶内容が消失されてしまうという問題を生じ
る。しかしながら、本発明の装置の電荷の消去の機構
は、ファウラーノルドハイムトンネリングを利用してい
るので、バリアハイト（電圧の差）を大きくできない場
合には、トンネル距離（ゲート絶縁膜の膜厚）を長くす
ればよい。

【０１２４】つまり、消去時に消去されやすく、書き込
み時に誤消去が起こらないようにするには、ドレイン側
のゲート絶縁膜を厚く、ソース側を薄くなるようセルを
形成し、ドレインを基準にして鏡像対称に配置し、接続
してメモリセルマトリックスを形成すればよい。 実施例９ 図４０に示すように本発明を薄膜トランジスタに適用す
ることもできる。

【０１２５】即ち、不純物濃度が１０¹⁵／ｃｍ³ 程度の
Ｐ型シリコン基板１に傾斜部を形成し、約５０００Åの
ＳｉＯ₂ （絶縁膜）４８を成長させる。次に４００Å程
度のアモルファスシリコン４９を形成し、ソース・ドレ
イン領域（１０、１１）の砒素不純物濃度が１０²¹／ｃ
ｍ³ 程度、チャネル領域のホウ素不純物濃度が４×１０
¹⁶／ｃｍ³ 程度になるようにイオン注入する。

【０１２６】ゲート絶縁膜は気相成長法により２００Å
程度とし、リン不純物濃度が１０²⁰〜１０²¹／ｃｍ³ 程
度になるように約２０００Åのポリシリコン浮遊ゲート
電極７を作成した。次に、１５０Å程度の層間絶縁膜を
形成し、厚さ３０００Å程度のポリシリコン制御ゲート
電極９を形成することにより、図４０に示す如き薄膜ト
ランジスタが形成できる。

【０１２７】なお、制御ゲート電極９のリン不純物濃度
は、高速化のために浮遊ゲート電極７よりも高い方が望
ましい。本発明の構造を薄膜トランジスタに適用するこ
とにより、ビット線の寄生容量を減少させ、接合リーク
電流を減少させることができる。 実施例１０ 図４１は、本発明の実施例における不揮発性メモリーセ
ルの断面図である。３０１はＰ型半導体基板、３０２は
フィールドドープ層、３０３は素子分離酸化膜（ＬＯＣ
ＯＳ）である。３０４はチャネル領域、３０５はゲート
絶縁膜、３０６は第１のポリシリコン層（浮遊ゲート電
極）、３０７は層間絶縁膜、３０８は第２のポリシリコ
ン層（制御ゲート電極）、３０９はソース領域（Ｎ＋型
不純物領域）、３１０はドレイン領域（Ｎ＋不純物領
域）である。

【０１２８】本発明の製造方法を第４２図によって説明
する。まず、ゲッタリング等により十分に表面の酸素濃
度と結晶欠陥を下げたＰ型シリコン基板３１１上に、バ
ッファ酸化膜３１２を1000Å成長させた。次いで、酸化
阻止膜となるシリコン窒化膜３１３を1000Åを堆積させ
た。次に、このシリコン窒化膜３１３上に素子領域を島
状に分離するために素子分離酸化膜が形成される領域の
み開口したフォトレジストパターン３１４を形成した。
このパターンをマスクとして、前記シリコン窒化膜３１
３からなるパターンが形成された（図４２（ａ）参
照）。

【０１２９】次いで、レジストパターン３１４をエッチ
ングにより除去した後、全面にＳＯＧを塗布すること
で、前記シリコン窒化膜３１３からなるパターンの側壁
にイオン注入通過制限用のサイドウォールスペーサー
（図示せず）を形成した。続いて、チャネルストッパ形
成のためのボロンを注入エネルギー40Kev、注入量５×
１０¹³／ｃｍ²の条件で注入し、フィールドドープ層を
形成した。

【０１３０】次に1000℃のウェット酸化を行い基板３１
１の露出面にシリコン酸化膜を成長させて素子分離酸化
膜３１５を形成した。その際、前記フィールドドープ層
のボロン原子は、活性化及び再分布されて素子分離酸化
膜３１５の下に反転防止層３１６が形成された（図４２
（ｃ）参照）。次にレジストパターンを形成した後、レ
ジストパターン３１７及び窒化シリコン膜３１３をマス
クとして異方性エッチングを行い、素子分離酸化膜３１
５の一部を除去した（図４３（ａ）参照）。

【０１３１】次いで、等方性エッチングを行い、窒化シ
リコン膜３１３下のバーズビーク酸化膜を所定量（所定
の浮遊ゲート電極のドレイン領域側端部の位置を決定）
エッチングした（図４３（ｂ）参照）。更に、窒化シリ
コン膜３１３をエッチング除去した後、全面にプラズマ
CVD窒化膜を5000Å堆積させた。更に素子分離領域３１
５及び素子分離領域開口部３１８をフォトレジストで覆
い、バッファ酸化膜、及びバーズビーク端部の酸化膜上
の該プラズマCVD窒化膜を除去した（図４３（ｃ）参
照）。

【０１３２】この状態でボロンをドーズ量（５×１０¹²
／ｃｍ²）、注入エネルギー100Kevで素子分離酸化膜の
エッジ（バーズビーク酸化膜）部の基板に該酸化膜３１
５を通してイオン注入することにより、傾斜部チャネル
領域に濃度匂配を形成した（図４４（ａ）参照）。次い
で、バッファ酸化膜及び素子分離酸化膜のエッジ部を除
去した。この後、全面を900℃で熱酸化してゲート酸化
膜３１９を形成した。このゲート酸化膜はソース領域側
は薄く形成され、ファウラーノルドハイムトンネル領域
の薄い酸化膜が形成された（図４４（ｂ）参照）。

【０１３３】次に全面に多結晶シリコン層３２０を厚さ
1500Åで堆積し、SOG３２１を塗布して図４４（ｃ）の
ように、段差部の多結晶シリコンのみ露出させたその露
出部の不要な多結晶シリコンを除去した。ステップカバ
レージの良いＣＶＤ酸化膜３２２をエッチバックを少な
くとも１回以上繰り返しながら平坦に堆積させた（図４
５（ａ）参照）。その後、異方性エッチングを行い、上
記多結晶シリコン層３２０表面が露出した時点をエッチ
ング終点に定めた。この時、チャネル傾斜部に形成され
た上記ポリシリコン層上にはＣＶＤ酸化膜３２３が残存
している（図４５（ｂ）参照）。次に臭化水素等のポリ
シリコンと酸化膜の選択比の大きい異方性リアクティブ
エッチングによって、表面が露出した多結晶シリコン３
２０を選択的にエッチングし浮遊ゲート電極３２４を形
成した（図４５（ｃ）参照）。

【０１３４】次に、浮遊ゲート電極３２４、及びCVD酸
化膜３２２をマスクとして、リンを低濃度・低エネルギ
ーで回転注入してＮ^- 拡散層３２５を形成した（図４６
（ａ）参照）。浮遊ゲート電極３２４及び基板露出部分
の表面を酸化して層間絶縁膜３２６を形成した。その
後、浮遊ゲート電極３２４をマスクとして、高濃度でＡ
ｓを注入して、ソース領域及びドレイン領域３２７を形
成した（図４６（ｂ）参照）。

【０１３５】次いで、全面に窒化膜を形成し、該窒化膜
を等方性及び異方性エッチングして、浮遊ゲート電極の
側壁に酸化阻止のための窒化膜サイドウォールを形成し
た。酸化工程を経て浮遊ゲート上面に1000Å以上の層間
絶縁膜を形成した後、該窒化膜サイドウォールを除去し
た。この後、側壁の薄い酸化膜が十分にオーバエッチさ
れるまで、エッチング処理を行い、前処理を行った後浮
遊ゲート電極の側面に薄い層間絶縁膜を精度良く形成し
た。この時犠牲酸化を行うと信頼性が向上する。

【０１３６】次に全面に多結晶シリコンを堆積させ制御
ゲート電極３２８（ワードライン）を形成した（図４６
（ｃ）参照）。また、制御ゲート電極３２８の多結晶シ
リコンのシート抵抗を下げるために、制御ゲートにも砒
素を40Kev、ドーズ量３×１０¹⁵／ｃｍ²注入し、該制御
ゲート電極３２８上に高融点金属シリサイドを形成し
た。シリサイド中の高融点金属とシリコンとの構成比
（Ｍ／Ｓｉ）は１／３程度とした。

【０１３７】全面酸化した後、通常の工程に従って層間
絶縁膜を形成し、コンタクトホールの開孔及びメタライ
ゼーションを行って、パッシベーション膜で保護するこ
とにより、本発明による超微細浮遊ゲート電極を有する
傾斜チャネル型構造をもつ不揮発性メモリ装置が完成し
た。

【０１３８】

【発明の効果】本発明の不揮発性メモリは、第１導電型
の半導体基板と、該半導体基板の主面の表面層に一定の
間隔をおいて形成され、かつ少なくともいずれか一方の
表面の一部分が前記主面と異なる結晶面方位を有する面
に形成された第２導電型のソース不純物拡散領域及びド
レイン不純物拡散領域と、該ソース不純物拡散領域及び
ドレイン不純物拡散領域間に設けられたチャネル領域
と、該チャネル領域上に設けられたゲート絶縁膜と、該
ゲート絶縁膜上に設けられた浮遊ゲート電極と、その上
に少なくとも一部分が積層するように層間絶縁膜を介し
て設けられた制御ゲート電極を有し、前記チャネル領域
が、前記ドレイン不純物拡散領域に接すると共に該半導
体基板主面と異なる結晶面方位を有する表面からなる傾
斜部を有し、前記ソース不純物拡散領域がドレイン不純
物拡散領域よりも相対的に上方に備えられていることを
特徴とするので、実質的にチャネル長を長く取ることが
できる。従って、同一の２次元デザインルールの場合よ
りもパンチスルーが起こりにくいという利点がある。

【０１３９】更に、本発明によれば、面積が小さくて、
書き込み及び消去速度が早く、読み時に誤消去の防止で
きる不揮発性メモリを実現することができる。又、量産
化と微細化に優れ、かつ頻繁な書き込み／消去、及び読
み出しに抜群の耐久性を具備しているので、大量データ
の簡易演算等を頻繁に実行する画像処理用メモリとし
て、また磁気メモリに置き換わるデバイスとして、その
工業的価値は絶大である。

【０１４０】また、本発明の不揮発性メモリの製造方法
は、第１導電型の半導体基板の一主面の所定領域に素子
分離絶縁膜を形成する工程と、該活性領域の少なくとも
ファウラーノルドハイム・トンネルが生じる領域に第２
導電型の低濃度不純物拡散領域を形成する工程と、該低
濃度不純物拡散領域が形成された該活性領域上にゲート
絶縁膜を形成する工程と、浮遊ゲート電極を該低濃度不
純物拡散領域と浮遊ゲート電極と制御ゲート電極との間
の容量に従って決定される面積で重畳するように形成す
る工程と、該浮遊ゲート電極上に層間絶縁膜を形成する
工程と、該浮遊ゲート電極と少なくとも一部が積層する
形でパターンニングした制御ゲート電極を形成する工程
と、制御ゲート電極及び浮遊ゲート電極をマスクとして
前記活性領域に第２導電型の不純物を高濃度に注入しソ
ース領域及びドレイン領域を形成する工程とを含んでな
るので、精度の高くかつ薄い絶縁膜を再現性よく形成す
ることができ、耐久性や信頼性の高い不揮発性メモリを
製造することができる。

【０１４１】チャネル領域の傾斜部に浮遊ゲート電極が
存在する本発明の不揮発性メモリは、浮遊ゲート電極を
フォトエッチングを用いないで極めて小さい構造にする
ことができ、メモリーセルの大幅縮小が可能であり、量
産生に優れている。上記不揮発性メモリの製造方法によ
れば、精度の高い微細な浮遊ゲート電極を再現性良く形
成することができ、耐久性や信頼性の高い不揮発性メモ
リを製造することができる。

【図面の簡単な説明】

【図１】本発明の不揮発性メモリの概略断面図である。

【図２】本発明の不揮発性メモリの概略断面図である。

【図３】本発明の不揮発性メモリの電気的な結合状態を
説明するための図である。

【図４】本発明の不揮発性メモリの電気的な結合状態を
説明するための図である。

【図５】本発明の不揮発性メモリの電気的な結合状態を
説明するための図である。

【図６】本発明の不揮発性メモリの製造工程の一部を示
す概略断面図である。

【図７】本発明の不揮発性メモリの製造工程の一部を示
す概略断面図である。

【図８】本発明の不揮発性メモリの製造工程の一部を示
す概略断面図である。

【図９】本発明の不揮発性メモリの製造工程の一部を示
す概略断面図である。

【図１０】本発明の不揮発性メモリの製造工程の一部を
示す概略断面図である。

【図１１】本発明の不揮発性メモリの製造工程の一部を
示す概略断面図である。

【図１２】本発明の不揮発性メモリの製造工程の一部を
示す概略断面図である。

【図１３】本発明の不揮発性メモリの製造工程の一部を
示す概略断面図である。

【図１４】本発明の不揮発性メモリの製造工程の一部を
示す概略断面図である。

【図１５】本発明の不揮発性メモリの製造工程の一部を
示す概略断面図である。

【図１６】本発明の不揮発性メモリの製造工程の一部を
示す概略断面図である。

【図１７】本発明の不揮発性メモリの製造工程の一部を
示す概略断面図である。

【図１８】本発明の不揮発性メモリの製造工程の一部を
示す概略断面図である。

【図１９】本発明の不揮発性メモリの製造工程の一部を
示す概略断面図である。

【図２０】本発明の不揮発性メモリの製造工程の一部を
示す概略断面図である。

【図２１】本発明の不揮発性メモリの製造工程の一部を
示す概略断面図である。

【図２２】本発明の不揮発性メモリの製造工程の一部を
示す概略断面図である。

【図２３】本発明の不揮発性メモリの製造工程の一部を
示す概略断面図である。

【図２４】（ａ）は本発明の不揮発性メモリの概略断面
図であり、（ｂ）は（ａ）のＡ部分の拡大図である。

【図２５】図２４の不揮発性メモリのチャネル領域の傾
斜部分を更に拡大した図である。

【図２６】本発明の不揮発性メモリの概略断面図であ
る。

【図２７】本発明の不揮発性メモリの概略断面図であ
る。

【図２８】本発明の不揮発性メモリの概略断面図であ
る。

【図２９】本発明の不揮発性メモリの概略断面図であ
る。

【図３０】本発明の不揮発性メモリの概略断面図であ
る。

【図３１】本発明の不揮発性メモリの概略断面図であ
る。

【図３２】本発明の不揮発性メモリをマトリクス状に配
置した際の配線図である。

【図３３】本発明の不揮発性メモリをマトリクス状に配
置した際の配線図である。

【図３４】従来の不揮発性メモリの概略断面図である。

【図３５】従来の不揮発性メモリの概略断面図である。

【図３６】従来の不揮発性メモリの概略断面図である。

【図３７】本発明の不揮発性メモリのホットエレクトロ
ン注入機構の概略図である。

【図３８】本発明の不揮発性メモリのホットエレクトロ
ン注入機構の概略図である。

【図３９】図１の不揮発性メモリの平面図である。

【図４０】本発明の不揮発性メモリの概略断面図であ
る。

【図４１】本発明の不揮発性メモリの概略断面図であ
る。

【図４２】本発明の不揮発性メモリの製造工程の一部を
示す概略断面図である。

【図４３】本発明の不揮発性メモリの製造工程の一部を
示す概略断面図である。

【図４４】本発明の不揮発性メモリの製造工程の一部を
示す概略断面図である。

【図４５】本発明の不揮発性メモリの製造工程の一部を
示す概略断面図である。

【図４６】本発明の不揮発性メモリの製造工程の一部を
示す概略断面図である。

【符号の説明】

１、３０１、３１１ Ｐ型半導体基板 ２、３０２ フィールドドープ層 ３、２９、３０２、３１５ 素子分離酸化膜（ＬＯＣＯ
Ｓ） ４、１０４ チャネル領域 ５、６５ 第１ゲート絶縁膜 ６、６６ 第２ゲート絶縁膜 ７、３０６、３２４ 第１のポリシリコン層（浮遊ゲー
ト電極） ８ 第３のゲート絶縁膜 ９、３０８、３２８ 第２のポリシリコン層（制御ゲー
ト電極） １０、３０９ ソース領域（Ｎ⁺ 型不純物拡散領域） １１、３１０ ドレイン領域（Ｎ⁺ 不純物拡散領域） １２ ＬＤＤ領域 １３ 犠牲酸化膜 １４、２３、２６、３１４、３１７ フォトレジストパ
ターン １５ ファウラーノルドハイムトンネル領域 １６ 制御ゲートライン １７ 浮遊ゲート電極及びチャネル領域 ２２、３１２ バッファ酸化膜 ２４ チャネルドープ層 ２７ サイドウォールスペーサー ２８、３０３ フィールドドープ層 ３０、３１６ 反転防止層 ４３、３２６ 層間絶縁膜 ４４ メタライゼーション ４５ ウエル ４６ Ｎウエル ４７ Ｐウエル ４８ 酸化膜 ４９ アモルファスシリコン ５１ ゲート電極 ５３ ゲート ８４ 記憶サイト ８５ 行アドレス線 ８６ 行アドレス復号器 ８７ 列アドレス線 ８８ 列アドレス復号器 ８９ 消去線 ９０ ソース復号器 ２１４ レジストパターン ２１５、３２１ ＳＯＧ膜 ３１３ シリコン窒化膜 ３１８ 素子分離領域開口部 ３１９ ゲート酸化膜 ３２０ 多結晶シリコン ３２２、３２３ ＣＶＤ酸化膜 ３２５ Ｎ^- 拡散層 ３２７ ソース領域及びドレイン領域

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体基板の一主面の所定
   領域に素子分離絶縁膜を形成する工程と、素子分離酸化
   膜を素子素子分離領域と活性領域の一部にまたがるよう
   に酸化処理により形成し、活性領域上の素子分離酸化膜
   を除去することによりファウラーノルドハイム・トンネ
   ルが生じる領域を形成する工程と、該活性領域の少なく
   ともファウラーノルドハイム・トンネルが生じる領域に
   第２導電型の低濃度不純物拡散領域を形成する工程と、
   該低濃度不純物拡散領域が形成された該活性領域上にゲ
   ート絶縁膜を形成する工程と、浮遊ゲート電極を該低濃
   度不純物拡散領域と浮遊ゲート電極と制御ゲート電極と
   の間の容量に従って決定される面積で重畳するように形
   成する工程と、該浮遊ゲート電極上に層間絶縁膜を形成
   する工程と、該浮遊ゲート電極と少なくとも一部が積層
   する形でパターンニングした制御ゲート電極を形成する
   工程と、制御ゲート電極及び浮遊ゲート電極をマスクと
   して前記活性領域に第２導電型の不純物を高濃度に注入
   しソース領域及びドレイン領域を形成する工程とを含ん
   でなり、前記酸化処理により基板中に発生したエッジス
   トレスによる結晶が乱れた領域と、ドレイン不純物拡散
   領域のチャネル領域側の端部とが接する部分にホットエ
   レクトロンを発生させ、このホットエレクトロンを浮遊
   ゲート電極に注入することからなる不揮発性メモリの製
   造方法。
2. 【請求項２】 第１導電型の半導体基板の一主面の所定
   領域に素子分離酸化膜を形成する工程と、該素子分離酸
   化膜の所定領域を該素子分離酸化膜形成時の酸化膜形成
   阻止膜とフォトレジストをマスクとしてエッチング除去
   し、素子分離酸化膜に開口部を形成する工程と、上記酸
   化膜形成阻止膜とフォトレジストを除去する工程と、該
   開口部に上記素子分離酸化膜とはエッチングレートの異
   なる第２の酸化膜を形成する工程と、素子分離酸化膜の
   薄い領域をエッチング除去し、活性領域となる半導体基
   板一部を露出させる工程と、該露出させた領域上にゲー
   ト絶縁膜を形成する工程と、該ゲート絶縁膜上に浮遊ゲ
   ート電極を形成する工程と、全面に少なくとも活性領域
   上で表面が平坦になるように平坦化膜を形成する工程
   と、該平坦化膜を傾斜領域上の浮遊ゲート電極上に平坦
   化膜が残存し、かつ傾斜領域上以外の浮遊ゲート電極の
   表面が露出する条件でエッチングする工程と、傾斜領域
   上の浮遊ゲート電極上に残存した平坦化膜をマスクとし
   て浮遊ゲート電極をエッチングする工程とを含むことを
   特徴とする不揮発性メモリの製造方法。
3. 【請求項３】 浮遊ゲート電極の少なくとも一部を絶縁
   膜で覆い、絶縁膜で覆われた領域以外に第１の層間膜を
   形成する工程と、絶縁膜を除去し、絶縁膜が除去された
   領域に第１の層間膜よりも薄い第２の層間膜を形成する
   工程と、浮遊ゲート電極上に、第１の層間膜及び第２の
   層間膜を介して少なくとも第２の層間膜全てを覆うよう
   に制御ゲート電極を形成する工程とを含む請求項１又は
   ２に記載の製造方法。