JP2000022008A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
- Publication number
- JP2000022008A JP2000022008A JP18614898A JP18614898A JP2000022008A JP 2000022008 A JP2000022008 A JP 2000022008A JP 18614898 A JP18614898 A JP 18614898A JP 18614898 A JP18614898 A JP 18614898A JP 2000022008 A JP2000022008 A JP 2000022008A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- floating gate
- dielectric layer
- forming
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 63
- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 239000000758 substrate Substances 0.000 claims abstract description 44
- 239000002356 single layer Substances 0.000 claims abstract description 6
- 239000010410 layer Substances 0.000 claims description 76
- 238000005530 etching Methods 0.000 claims description 24
- 238000000034 method Methods 0.000 claims description 17
- 230000001681 protective effect Effects 0.000 claims description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 17
- 229910052710 silicon Inorganic materials 0.000 abstract description 17
- 239000010703 silicon Substances 0.000 abstract description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 32
- 229920005591 polysilicon Polymers 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 229910052814 silicon oxide Inorganic materials 0.000 description 12
- 229910004298 SiO 2 Inorganic materials 0.000 description 9
- 239000011229 interlayer Substances 0.000 description 7
- 230000005684 electric field Effects 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 5
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 4
- 229910021342 tungsten silicide Inorganic materials 0.000 description 4
- 239000012535 impurity Substances 0.000 description 3
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910021529 ammonia Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910001882 dioxygen Inorganic materials 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- LZIAMMQBHJIZAG-UHFFFAOYSA-N 2-[di(propan-2-yl)amino]ethyl carbamimidothioate Chemical compound CC(C)N(C(C)C)CCSC(N)=N LZIAMMQBHJIZAG-UHFFFAOYSA-N 0.000 description 1
- 101000718497 Homo sapiens Protein AF-10 Proteins 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 101000621511 Potato virus M (strain German) RNA silencing suppressor Proteins 0.000 description 1
- 102100026286 Protein AF-10 Human genes 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 高速動作が可能でかつフローティングゲート
電極に蓄積された電荷の漏れを防ぐことができる不揮発
性半導体記憶装置を提供する。 【解決手段】 不揮発性のメモリセルトランジスタ９０
は、シリコン基板１と、シリコン基板１の上にトンネル
酸化膜６ａを介在させて形成されたフローティングゲー
ト電極２と、フローティングゲート電極２上にＯＮＯ膜
７を介在させて形成されたコントロールゲート電極３と
を備える。フローティングゲート電極２は単一の層から
なる。フローティングゲート電極２は、下面２ｂと上面
２ａとを有する。下面２ｂは上面２ｂよりも小さい面積
を有する。
電極に蓄積された電荷の漏れを防ぐことができる不揮発
性半導体記憶装置を提供する。 【解決手段】 不揮発性のメモリセルトランジスタ９０
は、シリコン基板１と、シリコン基板１の上にトンネル
酸化膜６ａを介在させて形成されたフローティングゲー
ト電極２と、フローティングゲート電極２上にＯＮＯ膜
７を介在させて形成されたコントロールゲート電極３と
を備える。フローティングゲート電極２は単一の層から
なる。フローティングゲート電極２は、下面２ｂと上面
２ａとを有する。下面２ｂは上面２ｂよりも小さい面積
を有する。
Description
【０００１】
【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置およびその製造方法に関し、特に、電気的に消
去および書込可能なＥＥＰＲＯＭ（Electrically Erasa
ble and Programmable Read Only Memory ）の構造およ
びその製造方法に関するものである。
記憶装置およびその製造方法に関し、特に、電気的に消
去および書込可能なＥＥＰＲＯＭ（Electrically Erasa
ble and Programmable Read Only Memory ）の構造およ
びその製造方法に関するものである。
【０００２】
【従来の技術】従来、不揮発性半導体記憶装置の１つと
して、データを自由にプログラムすることができ、しか
も電気的に情報の書込および消去が可能なＥＥＰＲＯＭ
が知られている。この従来のＥＥＰＲＯＭを構成するメ
モリセルトランジスタの構造について説明する。
して、データを自由にプログラムすることができ、しか
も電気的に情報の書込および消去が可能なＥＥＰＲＯＭ
が知られている。この従来のＥＥＰＲＯＭを構成するメ
モリセルトランジスタの構造について説明する。
【０００３】図１０を参照して、ｐ型のシリコン基板１
０１の主表面にドレイン領域１１３とソース領域１１２
とが所定の間隔を隔てて形成されている。ソース領域１
１２とドレイン領域１１３との間のシリコン基板１０１
の表面にはトンネル酸化膜１０３を介在させてフローテ
ィングゲート電極１０４が形成されている。フローティ
ングゲート電極１０４上に層間絶縁膜１０５を介在させ
てコントロールゲート電極１０６が形成されている。
０１の主表面にドレイン領域１１３とソース領域１１２
とが所定の間隔を隔てて形成されている。ソース領域１
１２とドレイン領域１１３との間のシリコン基板１０１
の表面にはトンネル酸化膜１０３を介在させてフローテ
ィングゲート電極１０４が形成されている。フローティ
ングゲート電極１０４上に層間絶縁膜１０５を介在させ
てコントロールゲート電極１０６が形成されている。
【０００４】次に、このメモリセルトランジスタの書込
動作について説明する。ドレイン領域１１３に４〜６Ｖ
程度の電圧が印加され、コントロールゲート電極１０６
に１０〜１５Ｖ程度の電圧が印加される。これらの電圧
によって、ドレイン領域１１３とトンネル酸化膜１０３
との近傍で多くの高エネルギ電子が発生する。この電子
の一部はフローティングゲート電極１０４に注入され
る。
動作について説明する。ドレイン領域１１３に４〜６Ｖ
程度の電圧が印加され、コントロールゲート電極１０６
に１０〜１５Ｖ程度の電圧が印加される。これらの電圧
によって、ドレイン領域１１３とトンネル酸化膜１０３
との近傍で多くの高エネルギ電子が発生する。この電子
の一部はフローティングゲート電極１０４に注入され
る。
【０００５】このようにしてフローティングゲート電極
１０４に電子が蓄積されるとメモリセルトランジスタの
しきい値電圧ＶTHが高くなる。このしきい値電圧ＶTHが
所定の値より高くなった状態が書込まれた状態であり、
“０”の状態と呼ばれる。
１０４に電子が蓄積されるとメモリセルトランジスタの
しきい値電圧ＶTHが高くなる。このしきい値電圧ＶTHが
所定の値より高くなった状態が書込まれた状態であり、
“０”の状態と呼ばれる。
【０００６】次に、図１１を参照して、Ｆ−Ｎ（Fowler
-Nordheim ）トンネル現象を利用した消去動作について
説明する。ソース領域１１２に１０〜１２Ｖ程度の電圧
が印加され、コントロールゲート電極１０６は接地電位
とされ、ドレイン領域１１３はフローティング状態に保
持される。ソース領域１１２に印加された電圧による電
界によってフローティングゲート電極１０４内の電子は
薄いトンネル酸化膜１０３をＦ−Ｎトンネル現象によっ
て通過する。
-Nordheim ）トンネル現象を利用した消去動作について
説明する。ソース領域１１２に１０〜１２Ｖ程度の電圧
が印加され、コントロールゲート電極１０６は接地電位
とされ、ドレイン領域１１３はフローティング状態に保
持される。ソース領域１１２に印加された電圧による電
界によってフローティングゲート電極１０４内の電子は
薄いトンネル酸化膜１０３をＦ−Ｎトンネル現象によっ
て通過する。
【０００７】このようしてフローティングゲート電極１
０４内の電子が引き抜かれることにより、メモリセルト
ランジスタのしきい値電圧ＶTHが低くなる。このしきい
値電圧が所定の値よりも低くなった状態が消去された状
態であり“１”の状態と呼ばれる。
０４内の電子が引き抜かれることにより、メモリセルト
ランジスタのしきい値電圧ＶTHが低くなる。このしきい
値電圧が所定の値よりも低くなった状態が消去された状
態であり“１”の状態と呼ばれる。
【０００８】さらに、読出動作においては、コントロー
ルゲート電極１０６に５Ｖ程度の電圧を印加し、ドレイ
ン領域１１３に１〜２Ｖ程度の電圧が印加される。この
とき、メモリセルトランジスタのチャネル領域に電流が
流れるかどうか、すなわちメモリセルトランジスタがＯ
Ｎ状態かＯＦＦ状態かによって上述の“１”、“０”の
判定が行なわれる。これにより情報の読出が行なわれ
る。
ルゲート電極１０６に５Ｖ程度の電圧を印加し、ドレイ
ン領域１１３に１〜２Ｖ程度の電圧が印加される。この
とき、メモリセルトランジスタのチャネル領域に電流が
流れるかどうか、すなわちメモリセルトランジスタがＯ
Ｎ状態かＯＦＦ状態かによって上述の“１”、“０”の
判定が行なわれる。これにより情報の読出が行なわれ
る。
【０００９】
【発明が解決しようとする課題】近年、ＥＥＰＲＯＭに
おいてもさらなる高速動作が求められている。特に、フ
ローティングゲート１０４に電子を注入する際の時間の
短縮が求められている。図１０で示す工程において、シ
リコン基板１０１からフローティングゲート電極１０４
へトンネル酸化膜１０３を通じて電子を注入するには、
トンネル酸化膜１０３にかかる電界を大きくする必要が
ある。この電界を大きくする方法について以下説明す
る。
おいてもさらなる高速動作が求められている。特に、フ
ローティングゲート１０４に電子を注入する際の時間の
短縮が求められている。図１０で示す工程において、シ
リコン基板１０１からフローティングゲート電極１０４
へトンネル酸化膜１０３を通じて電子を注入するには、
トンネル酸化膜１０３にかかる電界を大きくする必要が
ある。この電界を大きくする方法について以下説明す
る。
【００１０】図１２で示すように、コントロールゲート
電極１０６とフローティングゲート電極１０４の間には
容量Ｃ2 のキャパシタが形成され、キャパシタの一方の
電極には＋Ｑ2 の電荷が蓄えられ、他方の電極には−Ｑ
2 の電荷が蓄えられている。
電極１０６とフローティングゲート電極１０４の間には
容量Ｃ2 のキャパシタが形成され、キャパシタの一方の
電極には＋Ｑ2 の電荷が蓄えられ、他方の電極には−Ｑ
2 の電荷が蓄えられている。
【００１１】フローティングゲート電極１０４とシリコ
ン基板１０１との間には容量がＣ1のキャパシタが形成
され、キャパシタの一方の電極には＋Ｑ1 の電荷が蓄え
られ、他方の電極には−Ｑ1 の電荷が蓄えられている。
このキャパシタの電極間の距離をｔ1 とする。
ン基板１０１との間には容量がＣ1のキャパシタが形成
され、キャパシタの一方の電極には＋Ｑ1 の電荷が蓄え
られ、他方の電極には−Ｑ1 の電荷が蓄えられている。
このキャパシタの電極間の距離をｔ1 とする。
【００１２】このような回路において、シリコン基板１
０１の電位をＶS 、フローティングゲート電極１０４の
電位をＶF 、コントロールゲート電極１０６の電位をＶ
C 、シリコン基板１とフローティングゲート４との間の
電界をＥ1 とすると、これらの間には以下の関係が成り
立つ。
０１の電位をＶS 、フローティングゲート電極１０４の
電位をＶF 、コントロールゲート電極１０６の電位をＶ
C 、シリコン基板１とフローティングゲート４との間の
電界をＥ1 とすると、これらの間には以下の関係が成り
立つ。
【００１３】
【数１】
【００１４】Ｑ1 −Ｑ2 ＝Ｑとおくと、Ｑは、フローテ
ィングゲート電極１０４に蓄積される電荷を示し、上式
は以下のように変形できる。
ィングゲート電極１０４に蓄積される電荷を示し、上式
は以下のように変形できる。
【００１５】
【数２】
【００１６】シリコン基板１０１からフローティングゲ
ート電極１０４への電子の注入効率を向上させるために
は、フローティングゲート電極１０４とシリコン基板１
０１との間の電界Ｅ1 を大きくする必要があるが、上式
より、Ｅ1 を大きくするためにはＣ2 ／（Ｃ1 ＋Ｃ2 ）
を大きくする必要がある。Ｃ2 ／（Ｃ1 ＋Ｃ2 ）を大き
くする方法として容量Ｃ1 を容量Ｃ2 よりも小さくする
ことが有効であり、このためには、シリコン基板１０１
とフローティングゲート電極１０４の対向面積を小さく
する必要がある。
ート電極１０４への電子の注入効率を向上させるために
は、フローティングゲート電極１０４とシリコン基板１
０１との間の電界Ｅ1 を大きくする必要があるが、上式
より、Ｅ1 を大きくするためにはＣ2 ／（Ｃ1 ＋Ｃ2 ）
を大きくする必要がある。Ｃ2 ／（Ｃ1 ＋Ｃ2 ）を大き
くする方法として容量Ｃ1 を容量Ｃ2 よりも小さくする
ことが有効であり、このためには、シリコン基板１０１
とフローティングゲート電極１０４の対向面積を小さく
する必要がある。
【００１７】フローティングゲート電極とシリコン基板
との対向面積がコントロールゲート電極とフローティン
グゲート電極の対向面積よりも小さな不揮発性半導体記
憶装置が特開平８−１０７１５８号公報に記載されてい
る。図１３を参照して、Ｓｉ基板２１１に素子分離領域
のパターンのＳｉＯ2 膜２１４が形成されている。Ｓｉ
基板２１１の表面にＳｉＯ2 膜２１７が形成されてい
る。ＳｉＯ2 膜２１７上に多結晶Ｓｉ膜２２１ａが形成
されている。多結晶Ｓｉ膜２２１ａ上にシリサイド膜２
２６が形成されている。
との対向面積がコントロールゲート電極とフローティン
グゲート電極の対向面積よりも小さな不揮発性半導体記
憶装置が特開平８−１０７１５８号公報に記載されてい
る。図１３を参照して、Ｓｉ基板２１１に素子分離領域
のパターンのＳｉＯ2 膜２１４が形成されている。Ｓｉ
基板２１１の表面にＳｉＯ2 膜２１７が形成されてい
る。ＳｉＯ2 膜２１７上に多結晶Ｓｉ膜２２１ａが形成
されている。多結晶Ｓｉ膜２２１ａ上にシリサイド膜２
２６が形成されている。
【００１８】多結晶Ｓｉ膜２２１ａの側壁にＳｉＯ2 膜
２２５が形成されている。Ｓｉ基板２１１上に層間絶縁
膜２２７が形成されている。層間絶縁膜２２７上に多結
晶Ｓｉ膜２２１ｂが形成されている。多結晶Ｓｉ膜２２
１ｂ上にＯＮＯ膜２２２および多結晶Ｓｉ膜２２３が形
成されている。
２２５が形成されている。Ｓｉ基板２１１上に層間絶縁
膜２２７が形成されている。層間絶縁膜２２７上に多結
晶Ｓｉ膜２２１ｂが形成されている。多結晶Ｓｉ膜２２
１ｂ上にＯＮＯ膜２２２および多結晶Ｓｉ膜２２３が形
成されている。
【００１９】このように構成された不揮発性半導体記憶
装置においては、多結晶シリコン膜２２１ａおよび２２
１ｂとシリサイド膜２２６とがフローティングゲート電
極の役割を果たす。このフローティングゲート電極がＳ
ｉ基板２１１と対向する面積はフローティングゲート電
極がコントロールゲート電極としての多結晶Ｓｉ膜２２
３と対向する面積よりも小さい。そのため高速動作が可
能となる。
装置においては、多結晶シリコン膜２２１ａおよび２２
１ｂとシリサイド膜２２６とがフローティングゲート電
極の役割を果たす。このフローティングゲート電極がＳ
ｉ基板２１１と対向する面積はフローティングゲート電
極がコントロールゲート電極としての多結晶Ｓｉ膜２２
３と対向する面積よりも小さい。そのため高速動作が可
能となる。
【００２０】次に、図１３で示す不揮発性半導体記憶装
置の製造方法について説明する。図１４を参照して、Ｓ
ｉ基板２１１上にＳｉＯ2 膜２１４および２１７を形成
する。ＳｉＯ2 膜２１７上に多結晶Ｓｉ膜２２１ａを形
成する。
置の製造方法について説明する。図１４を参照して、Ｓ
ｉ基板２１１上にＳｉＯ2 膜２１４および２１７を形成
する。ＳｉＯ2 膜２１７上に多結晶Ｓｉ膜２２１ａを形
成する。
【００２１】図１５を参照して、多結晶Ｓｉ膜２２１ａ
およびＳｉＯ2 膜２１４をマスクとして不純物をＳｉ基
板２１１に注入する。その後、多結晶Ｓｉ膜２１１ａの
側壁にＳｉＯ2 膜２２５を形成する。多結晶Ｓｉ膜２２
１ａとＳｉＯ2 膜２１４および２２５とをマスクとして
Ｓｉ基板２１１に不純物イオンを注入しさらにアニール
を行なってソース／ドレインとしてのｎ型の拡散層２１
５を形成する。
およびＳｉＯ2 膜２１４をマスクとして不純物をＳｉ基
板２１１に注入する。その後、多結晶Ｓｉ膜２１１ａの
側壁にＳｉＯ2 膜２２５を形成する。多結晶Ｓｉ膜２２
１ａとＳｉＯ2 膜２１４および２２５とをマスクとして
Ｓｉ基板２１１に不純物イオンを注入しさらにアニール
を行なってソース／ドレインとしてのｎ型の拡散層２１
５を形成する。
【００２２】図１６を参照して、多結晶Ｓｉ膜２２１ａ
の上面にシリサイド膜２２６を形成する。
の上面にシリサイド膜２２６を形成する。
【００２３】図１７を参照して、層間絶縁膜２２７を形
成し、この層間絶縁膜２２７上にシリサイド膜２２６と
接触するように多結晶Ｓｉ膜２２１ｂを形成する。多結
晶Ｓｉ膜２２１ｂ上にＯＮＯ膜２２２と多結晶Ｓｉ膜２
２３とを堆積することにより図３で示す不揮発性半導体
記憶装置が完成する。
成し、この層間絶縁膜２２７上にシリサイド膜２２６と
接触するように多結晶Ｓｉ膜２２１ｂを形成する。多結
晶Ｓｉ膜２２１ｂ上にＯＮＯ膜２２２と多結晶Ｓｉ膜２
２３とを堆積することにより図３で示す不揮発性半導体
記憶装置が完成する。
【００２４】このような不揮発性半導体記憶装置におい
ては、フローティングゲート電極が多結晶Ｓｉ膜２２１
ａとシリサイド膜２２６と多結晶Ｓｉ膜２２１ｂとを積
層したものであるため、この積層した界面において電荷
が漏れるおそれがある。そのため、フローティングゲー
ト電極を単一の層で形成した不揮発性半導体記憶装置に
比べて電荷の保持特性が低下するという問題があった。
ては、フローティングゲート電極が多結晶Ｓｉ膜２２１
ａとシリサイド膜２２６と多結晶Ｓｉ膜２２１ｂとを積
層したものであるため、この積層した界面において電荷
が漏れるおそれがある。そのため、フローティングゲー
ト電極を単一の層で形成した不揮発性半導体記憶装置に
比べて電荷の保持特性が低下するという問題があった。
【００２５】さらに、上述のような製造方法に従えば、
従来の不揮発性半導体記憶装置よりも製造工程が多くな
るという問題があった。
従来の不揮発性半導体記憶装置よりも製造工程が多くな
るという問題があった。
【００２６】そこで、この発明は、上述のような問題点
を解決するためになされたものであり、この発明の目的
は、高速動作が可能でかつ電荷の漏れの少ない不揮発性
半導体記憶装置を提供することである。
を解決するためになされたものであり、この発明の目的
は、高速動作が可能でかつ電荷の漏れの少ない不揮発性
半導体記憶装置を提供することである。
【００２７】また、この発明の別の目的は、高速動作が
可能な不揮発性半導体記憶装置を、工程を増やさずに製
造できる不揮発性半導体記憶装置の製造方法を提供する
ことである。
可能な不揮発性半導体記憶装置を、工程を増やさずに製
造できる不揮発性半導体記憶装置の製造方法を提供する
ことである。
【００２８】
【課題を解決するための手段】この発明に従った不揮発
性半導体記憶装置は、半導体基板と、その半導体基板上
に第１の誘電体層を介在させて形成されたフローティン
グゲート電極と、フローティングゲート電極上に第２の
誘電体層を介在させて形成されたコントロールゲート電
極とを備える。フローティングゲート電極は単一の層か
らなる。フローティングゲート電極は、第１の誘電体層
を介在させて半導体基板に向かい合う第１の面と、第２
の誘電体層を介在させてコントロールゲート電極と向か
い合う第２の面とを有する。第１の面は第２の面よりも
小さい面積を有する。
性半導体記憶装置は、半導体基板と、その半導体基板上
に第１の誘電体層を介在させて形成されたフローティン
グゲート電極と、フローティングゲート電極上に第２の
誘電体層を介在させて形成されたコントロールゲート電
極とを備える。フローティングゲート電極は単一の層か
らなる。フローティングゲート電極は、第１の誘電体層
を介在させて半導体基板に向かい合う第１の面と、第２
の誘電体層を介在させてコントロールゲート電極と向か
い合う第２の面とを有する。第１の面は第２の面よりも
小さい面積を有する。
【００２９】このように構成された不揮発性半導体記憶
装置においては、まず、半導体基板と向かい合う第１の
面はコントロールゲート電極と向かい合う第２の面より
も小さい面積を有するため、コントロールゲート電極に
電圧が印加された場合にはフローティングゲートと半導
体基板との間に大きな電界がかかる。そのため、短時間
でフローティングゲート電極に電子を注入することがで
き、高速動作が可能な不揮発性半導体記憶装置を提供で
きる。また、フローティングゲート電極は単一の層から
なるので、フローティングゲート電極が２層以上の構造
の不揮発性半導体記憶装置に比べてフローティングゲー
ト電極からの電荷の漏れが少なくなる。
装置においては、まず、半導体基板と向かい合う第１の
面はコントロールゲート電極と向かい合う第２の面より
も小さい面積を有するため、コントロールゲート電極に
電圧が印加された場合にはフローティングゲートと半導
体基板との間に大きな電界がかかる。そのため、短時間
でフローティングゲート電極に電子を注入することがで
き、高速動作が可能な不揮発性半導体記憶装置を提供で
きる。また、フローティングゲート電極は単一の層から
なるので、フローティングゲート電極が２層以上の構造
の不揮発性半導体記憶装置に比べてフローティングゲー
ト電極からの電荷の漏れが少なくなる。
【００３０】また、フローティングゲート電極は台形の
断面形状を有していることが好ましい。
断面形状を有していることが好ましい。
【００３１】また、第２の面には凹凸が形成されている
ことが好ましい。また、不揮発性半導体記憶装置は、第
１の誘電体層に達する孔を有する絶縁膜をさらに備え、
フローティングゲート電極は孔を充填するように形成さ
れ、第１の面は孔内に形成され、第２の面は孔の上に形
成されることが好ましい。この場合、フローティングゲ
ート電極が孔を充填するように形成されるため、第１の
面の面積を小さくしてもフローティングゲート電極が倒
れることがない。このため、不揮発性半導体記憶装置の
歩留りをさらに向上させることができる。
ことが好ましい。また、不揮発性半導体記憶装置は、第
１の誘電体層に達する孔を有する絶縁膜をさらに備え、
フローティングゲート電極は孔を充填するように形成さ
れ、第１の面は孔内に形成され、第２の面は孔の上に形
成されることが好ましい。この場合、フローティングゲ
ート電極が孔を充填するように形成されるため、第１の
面の面積を小さくしてもフローティングゲート電極が倒
れることがない。このため、不揮発性半導体記憶装置の
歩留りをさらに向上させることができる。
【００３２】この発明に従った不揮発性半導体記憶装置
の製造方法は以下の工程を備える。（１） 半導体基板
上に帯状の第１の誘電体層を介在させてフローティング
ゲート電極形成用の帯状の第１の導電層を形成する工
程。
の製造方法は以下の工程を備える。（１） 半導体基板
上に帯状の第１の誘電体層を介在させてフローティング
ゲート電極形成用の帯状の第１の導電層を形成する工
程。
【００３３】（２） 第１の導電層上に第２の誘電体層
を形成する工程。 （３） 第２の誘電体層上にコントロールゲート電極形
成用の第２の導電層を形成する工程。
を形成する工程。 （３） 第２の誘電体層上にコントロールゲート電極形
成用の第２の導電層を形成する工程。
【００３４】（４） 所定のパターンを有するマスクに
従ってコントロールゲート電極形成用の第２の導電層
と、第２の誘電体層と、フローティングゲート電極形成
用の第１の導電層の上部とを異方性エッチングすること
により、半導体基板上に位置し側壁を有するフローティ
ングゲート電極の上部と、そのフローティングゲート電
極の上部上に位置する、パターニングされた、側壁を有
する第２の誘電体層と、その第２の誘電体層上に位置し
側壁を有するコントロールゲート電極とを形成する工
程。
従ってコントロールゲート電極形成用の第２の導電層
と、第２の誘電体層と、フローティングゲート電極形成
用の第１の導電層の上部とを異方性エッチングすること
により、半導体基板上に位置し側壁を有するフローティ
ングゲート電極の上部と、そのフローティングゲート電
極の上部上に位置する、パターニングされた、側壁を有
する第２の誘電体層と、その第２の誘電体層上に位置し
側壁を有するコントロールゲート電極とを形成する工
程。
【００３５】（５） フローティングゲート電極の上部
の側壁と第２の誘電体層の側壁とコントロールゲート電
極の側壁とにフローティングゲート電極の上部と第２の
誘電体層とコントロールゲート電極とが等方性エッチン
グされるのを防ぐための保護膜を形成する工程。
の側壁と第２の誘電体層の側壁とコントロールゲート電
極の側壁とにフローティングゲート電極の上部と第２の
誘電体層とコントロールゲート電極とが等方性エッチン
グされるのを防ぐための保護膜を形成する工程。
【００３６】（６） フローティングゲート電極形成用
の第１の導電層の下部と、第１の誘電体層とを等方性エ
ッチングすることにより、半導体基板上に位置するパタ
ーニングされた第１の誘電体層と、その第１の誘電体層
上に位置するフローティングゲート電極の下部とを形成
する工程。
の第１の導電層の下部と、第１の誘電体層とを等方性エ
ッチングすることにより、半導体基板上に位置するパタ
ーニングされた第１の誘電体層と、その第１の誘電体層
上に位置するフローティングゲート電極の下部とを形成
する工程。
【００３７】フローティングゲート電極の下部が第１の
誘電体層を介在させて半導体基板と向かい合う面積は、
フローティングゲート電極の上部が第２の誘電体層を介
在させてコントロールゲート電極と向かい合う面積より
も小さい。
誘電体層を介在させて半導体基板と向かい合う面積は、
フローティングゲート電極の上部が第２の誘電体層を介
在させてコントロールゲート電極と向かい合う面積より
も小さい。
【００３８】このような製造方法に従えば、フローティ
ングゲート電極の下部を等方性エッチングするため、フ
ローティングゲート電極の下部の幅がフローティングゲ
ート電極の上部の幅よりも小さくなる。すなわち、フロ
ーティングゲート電極の下部が半導体基板と向かい合う
面積がフローティングゲート電極の上部がコントロール
ゲート電極と向かい合う面積よりも小さくなる。その結
果、高速動作が可能な不揮発性半導体記憶装置を提供す
ることができる。
ングゲート電極の下部を等方性エッチングするため、フ
ローティングゲート電極の下部の幅がフローティングゲ
ート電極の上部の幅よりも小さくなる。すなわち、フロ
ーティングゲート電極の下部が半導体基板と向かい合う
面積がフローティングゲート電極の上部がコントロール
ゲート電極と向かい合う面積よりも小さくなる。その結
果、高速動作が可能な不揮発性半導体記憶装置を提供す
ることができる。
【００３９】また、この方法に従えば、フローティング
ゲート電極を形成するエッチング工程を異方性エッチン
グから等方性エッチングへ変えるだけで上述のような構
造の不揮発性半導体記憶装置を製造することができる。
そのため、従来の工程に比べて製造工程を減らすことが
できる。
ゲート電極を形成するエッチング工程を異方性エッチン
グから等方性エッチングへ変えるだけで上述のような構
造の不揮発性半導体記憶装置を製造することができる。
そのため、従来の工程に比べて製造工程を減らすことが
できる。
【００４０】また、保護膜は、第１の導電層の上部を異
方性エッチングする際に形成されることが好ましい。
方性エッチングする際に形成されることが好ましい。
【００４１】さらに、保護膜は、第１の導電層の上部を
異方性エッチングする際に発生するエッチング残渣によ
り構成されることが好ましい。この場合、第１の導電層
の上部をエッチングするのと同時に保護膜を形成するこ
とができるため、製造工程をさらに減らすことができ
る。
異方性エッチングする際に発生するエッチング残渣によ
り構成されることが好ましい。この場合、第１の導電層
の上部をエッチングするのと同時に保護膜を形成するこ
とができるため、製造工程をさらに減らすことができ
る。
【００４２】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面に基づいて説明する。
いて図面に基づいて説明する。
【００４３】（実施の形態１）図１を参照して、シリコ
ン基板上に複数の分離酸化膜２５が一方向に延びるよう
に形成されている。分離酸化膜２５の間が活性領域であ
り、この活性領域の上に複数個のフローティングゲート
電極２が形成されている。なお、図１中の斜線で囲んだ
部分がフローティングゲート電極２を表わす。
ン基板上に複数の分離酸化膜２５が一方向に延びるよう
に形成されている。分離酸化膜２５の間が活性領域であ
り、この活性領域の上に複数個のフローティングゲート
電極２が形成されている。なお、図１中の斜線で囲んだ
部分がフローティングゲート電極２を表わす。
【００４４】フローティングゲート電極２はトンネル酸
化膜（図１では示さず）を介在させてシリコン基板上に
形成されている。フローティングゲート電極２上にＯＮ
Ｏ膜（図１では示さず）を介在させて分離酸化膜２５の
延びる方向と直交する方向に複数本のコントロールゲー
ト電極（ワード線）３が互いに距離を隔てて形成されて
いる。フローティングゲート電極２とコントロールゲー
ト電極３とは接触しない。
化膜（図１では示さず）を介在させてシリコン基板上に
形成されている。フローティングゲート電極２上にＯＮ
Ｏ膜（図１では示さず）を介在させて分離酸化膜２５の
延びる方向と直交する方向に複数本のコントロールゲー
ト電極（ワード線）３が互いに距離を隔てて形成されて
いる。フローティングゲート電極２とコントロールゲー
ト電極３とは接触しない。
【００４５】図２を参照して、シリコン基板１上に形成
された不揮発性のメモリセルトランジスタ９０は、ソー
ス領域４と、ドレイン領域５と、トンネル酸化膜６ａを
介在させてシリコン基板１上に形成されたフローティン
グゲート電極２と、フローティングゲート電極２上にＯ
ＮＯ膜７を介在させて形成されたコントロールゲート電
極３とを備える。
された不揮発性のメモリセルトランジスタ９０は、ソー
ス領域４と、ドレイン領域５と、トンネル酸化膜６ａを
介在させてシリコン基板１上に形成されたフローティン
グゲート電極２と、フローティングゲート電極２上にＯ
ＮＯ膜７を介在させて形成されたコントロールゲート電
極３とを備える。
【００４６】ｐ型のシリコン基板１には、ｎ型の不純物
であるリンやヒ素などが注入されて形成されたｎ型のソ
ース領域４とドレイン領域５とが互いに距離を隔てて形
成されている。シリコン基板１の表面には、トンネル酸
化膜６ａと表面酸化膜６ｂが互いに連続して形成されて
いる。トンネル酸化膜６ａと表面酸化膜６ｂとはともに
シリコン酸化膜により形成される。第１の誘電体層とし
てのトンネル酸化膜６ａの厚さは約１０ｎｍである。
であるリンやヒ素などが注入されて形成されたｎ型のソ
ース領域４とドレイン領域５とが互いに距離を隔てて形
成されている。シリコン基板１の表面には、トンネル酸
化膜６ａと表面酸化膜６ｂが互いに連続して形成されて
いる。トンネル酸化膜６ａと表面酸化膜６ｂとはともに
シリコン酸化膜により形成される。第１の誘電体層とし
てのトンネル酸化膜６ａの厚さは約１０ｎｍである。
【００４７】トンネル酸化膜６ａ上にＴ字形状のドープ
トポリシリコンからなるフローティングゲート電極２が
形成されている。単一の層からなるフローティングゲー
ト電極２の上部２ｅには第２の面としての上面２ａが形
成されている。フローティングゲート電極２の下部２ｆ
には、第１の面としての下面２ｂが形成されている。下
面２ｂは上面２ａよりも小さい面積を有する。また、上
面２ａと下面２ｂは側面２ｃおよび２ｄにより互いに隔
てられている。そのため、上面２ａと下面２ｂとが接触
することはない。フローティングゲート電極２の厚さは
約１００ｎｍである。
トポリシリコンからなるフローティングゲート電極２が
形成されている。単一の層からなるフローティングゲー
ト電極２の上部２ｅには第２の面としての上面２ａが形
成されている。フローティングゲート電極２の下部２ｆ
には、第１の面としての下面２ｂが形成されている。下
面２ｂは上面２ａよりも小さい面積を有する。また、上
面２ａと下面２ｂは側面２ｃおよび２ｄにより互いに隔
てられている。そのため、上面２ａと下面２ｂとが接触
することはない。フローティングゲート電極２の厚さは
約１００ｎｍである。
【００４８】フローティングゲート電極２の上にシリコ
ン酸化膜とシリコン窒化膜とシリコン酸化膜の３層を積
層した構造のＯＮＯ膜７が形成されている。ＯＮＯ膜７
の厚さは約２０ｎｍである。
ン酸化膜とシリコン窒化膜とシリコン酸化膜の３層を積
層した構造のＯＮＯ膜７が形成されている。ＯＮＯ膜７
の厚さは約２０ｎｍである。
【００４９】ＯＮＯ膜上に、ドープトポリシリコン上に
タングステンシリサイドが形成された構造のコントロー
ルゲート電極３が形成されている。コントロールゲート
電極３の厚さは約２００〜３００ｎｍである。コントロ
ールゲート電極３の上には、厚さが約２００〜３００ｎ
ｍのシリコン酸化膜８が形成されている。なお、このシ
リコン酸化膜はコントロールゲート３をエッチングする
際のマスクとなるものであり、他のもので代用すること
も可能である。
タングステンシリサイドが形成された構造のコントロー
ルゲート電極３が形成されている。コントロールゲート
電極３の厚さは約２００〜３００ｎｍである。コントロ
ールゲート電極３の上には、厚さが約２００〜３００ｎ
ｍのシリコン酸化膜８が形成されている。なお、このシ
リコン酸化膜はコントロールゲート３をエッチングする
際のマスクとなるものであり、他のもので代用すること
も可能である。
【００５０】このように構成された不揮発性のメモリセ
ルトランジスタ９０においては、まず、フローティング
ゲート電極２の下面２ｂの面積が上面２ａの面積に比べ
て小さいため、フローティングゲート電極２に電子を注
入する速度を速くすることができる。
ルトランジスタ９０においては、まず、フローティング
ゲート電極２の下面２ｂの面積が上面２ａの面積に比べ
て小さいため、フローティングゲート電極２に電子を注
入する速度を速くすることができる。
【００５１】また、フローティングゲート電極２は単一
のドープトポリシリコンの層から形成されているため、
このフローティングゲート電極２が複数の層から形成さ
れた場合に比べてフローティングゲート電極に蓄積され
た電荷が漏れる確率が小さくなる。
のドープトポリシリコンの層から形成されているため、
このフローティングゲート電極２が複数の層から形成さ
れた場合に比べてフローティングゲート電極に蓄積され
た電荷が漏れる確率が小さくなる。
【００５２】次に、図１および２で示すメモリセルトラ
ンジスタの製造方法について説明する。図３を参照し
て、シリコン基板１上に熱酸化法により厚さ約１０ｎｍ
の熱酸化膜を形成する。熱酸化膜上にＣＶＤ（Chemical
Vapor Deposition ）により厚さ約１００ｎｍのドープ
トポリシリコン層を形成する。ドープトポリシリコン層
と熱酸化膜とをパターニングすることにより、熱酸化膜
からなり第１の誘電体層としての帯状の熱酸化膜６０
と、フローティングゲート電極形成用の第１の導電層と
しての帯状のドープトポリシリコン層２０とを形成す
る。
ンジスタの製造方法について説明する。図３を参照し
て、シリコン基板１上に熱酸化法により厚さ約１０ｎｍ
の熱酸化膜を形成する。熱酸化膜上にＣＶＤ（Chemical
Vapor Deposition ）により厚さ約１００ｎｍのドープ
トポリシリコン層を形成する。ドープトポリシリコン層
と熱酸化膜とをパターニングすることにより、熱酸化膜
からなり第１の誘電体層としての帯状の熱酸化膜６０
と、フローティングゲート電極形成用の第１の導電層と
しての帯状のドープトポリシリコン層２０とを形成す
る。
【００５３】図４を参照して、ドープトポリシリコン層
２０の上にＣＶＤ法によりシリコン酸化膜とシリコン窒
化膜とシリコン酸化膜との３層体を形成する。シリコン
酸化膜上にＣＶＤ法によりドープトポリシリコンを形成
し、このドープトポリシリコン上にスパッタリング法に
よりタングステンシリサイドを形成する。タングステン
シリサイド上にシリコン酸化膜を形成する。シリコン酸
化膜上にレジストパターンを形成し、このレジストパタ
ーンに従って、シリコン酸化膜と、タングステンシリサ
イドと、ドープトポリシリコンと、３層体とを塩素ガス
と酸素ガスの混合ガスにより異方性エッチングする。こ
れにより、シリコン酸化膜８とコントロールゲート電極
３とＯＮＯ膜７とを形成する。このとき、コントロール
ゲート電極３の側壁３ａとＯＮＯ膜７の側壁７ａには、
エッチング残渣が堆積するため、このエッチング残渣
を、アンモニアを含有する過酸化水素水でウエットエッ
チングして除去する。
２０の上にＣＶＤ法によりシリコン酸化膜とシリコン窒
化膜とシリコン酸化膜との３層体を形成する。シリコン
酸化膜上にＣＶＤ法によりドープトポリシリコンを形成
し、このドープトポリシリコン上にスパッタリング法に
よりタングステンシリサイドを形成する。タングステン
シリサイド上にシリコン酸化膜を形成する。シリコン酸
化膜上にレジストパターンを形成し、このレジストパタ
ーンに従って、シリコン酸化膜と、タングステンシリサ
イドと、ドープトポリシリコンと、３層体とを塩素ガス
と酸素ガスの混合ガスにより異方性エッチングする。こ
れにより、シリコン酸化膜８とコントロールゲート電極
３とＯＮＯ膜７とを形成する。このとき、コントロール
ゲート電極３の側壁３ａとＯＮＯ膜７の側壁７ａには、
エッチング残渣が堆積するため、このエッチング残渣
を、アンモニアを含有する過酸化水素水でウエットエッ
チングして除去する。
【００５４】図５を参照して、塩素ガスと酸素ガスとの
混合ガスでドープトポリシリコン層２０を矢印１０で示
す方向に異方性エッチングする。これにより、フローテ
ィングゲート電極の上部２ｅを形成する。このとき、ド
ープトポリシリコン層２０のエッチング残渣がコントロ
ールゲート電極３の側壁３ａとＯＮＯ膜７の側壁７ａと
フローティングゲート電極の上部２ｅの側壁とに堆積し
て絶縁性の保護膜９となる。
混合ガスでドープトポリシリコン層２０を矢印１０で示
す方向に異方性エッチングする。これにより、フローテ
ィングゲート電極の上部２ｅを形成する。このとき、ド
ープトポリシリコン層２０のエッチング残渣がコントロ
ールゲート電極３の側壁３ａとＯＮＯ膜７の側壁７ａと
フローティングゲート電極の上部２ｅの側壁とに堆積し
て絶縁性の保護膜９となる。
【００５５】図６を参照して、フッ酸と硝酸の混合溶液
を用いて矢印１１で示す方向にドープトポリシリコン層
２０を等方性エッチングすることによりフローティング
ゲート電極２を形成する。また、熱酸化膜６０をエッチ
ングすることによりトンネル酸化膜６ａと表面酸化膜６
ｂを形成する。これにより、フローティングゲート電極
２の底面２ｂが形成される。その後、アンモニアを含有
する過酸化水素水で保護膜９を除去することにより、図
２で示すメモリセルトランジスタ９０が完成する。
を用いて矢印１１で示す方向にドープトポリシリコン層
２０を等方性エッチングすることによりフローティング
ゲート電極２を形成する。また、熱酸化膜６０をエッチ
ングすることによりトンネル酸化膜６ａと表面酸化膜６
ｂを形成する。これにより、フローティングゲート電極
２の底面２ｂが形成される。その後、アンモニアを含有
する過酸化水素水で保護膜９を除去することにより、図
２で示すメモリセルトランジスタ９０が完成する。
【００５６】このような製造工程に従えば、図４〜図６
で示すように、エッチングを異方性エッチングから等方
性エッチングに変えることにより、図２で示すような形
状のフローティングゲート電極２を容易に製造すること
ができる。そのため、従来の製造方法に比べて少ない工
程で高速動作が可能なメモリセルトランジスタを製造す
ることができる。
で示すように、エッチングを異方性エッチングから等方
性エッチングに変えることにより、図２で示すような形
状のフローティングゲート電極２を容易に製造すること
ができる。そのため、従来の製造方法に比べて少ない工
程で高速動作が可能なメモリセルトランジスタを製造す
ることができる。
【００５７】また、フローティングゲート電極２を等方
性エッチングにより製造する際には、コントロールゲー
ト電極３の側壁３ａとＯＮＯ膜７の側壁７ａとフローテ
ィングゲート電極の上部２ｅの側壁には保護膜９が形成
されているため、これらは等方性エッチングされること
がない。
性エッチングにより製造する際には、コントロールゲー
ト電極３の側壁３ａとＯＮＯ膜７の側壁７ａとフローテ
ィングゲート電極の上部２ｅの側壁には保護膜９が形成
されているため、これらは等方性エッチングされること
がない。
【００５８】また、この製造方法ではドープトポリシリ
コン層２０をエッチングする際に発生するエッチング残
渣が保護膜９を構成するようにしたが、保護膜９のみを
別工程で設けてもよい。
コン層２０をエッチングする際に発生するエッチング残
渣が保護膜９を構成するようにしたが、保護膜９のみを
別工程で設けてもよい。
【００５９】（実施の形態２）図７を参照して、この発
明の実施の形態２に従った不揮発性のメモリセルトラン
ジスタ９１においては、フローティングゲート電極１２
の断面形状が台形である点で実施の形態１に従ったメモ
リセルトランジスタ９０と異なる。
明の実施の形態２に従った不揮発性のメモリセルトラン
ジスタ９１においては、フローティングゲート電極１２
の断面形状が台形である点で実施の形態１に従ったメモ
リセルトランジスタ９０と異なる。
【００６０】フローティングゲート電極１２は、トンネ
ル酸化膜６ａを介在させてシリコン基板１と対面する第
１の面としての下面１２ｂと、ＯＮＯ膜７を介在させて
コントロールゲート電極３と向かい合う第２の面として
の上面１２ａとを有する。下面１２ｂは上面１２ａより
も小さい面積を有する。下面１２ｂと上面１２ａとは、
側面１２ｃおよび１２ｄにより互いに隔てられている。
ル酸化膜６ａを介在させてシリコン基板１と対面する第
１の面としての下面１２ｂと、ＯＮＯ膜７を介在させて
コントロールゲート電極３と向かい合う第２の面として
の上面１２ａとを有する。下面１２ｂは上面１２ａより
も小さい面積を有する。下面１２ｂと上面１２ａとは、
側面１２ｃおよび１２ｄにより互いに隔てられている。
【００６１】このように構成されたメモリセルトランジ
スタ９１においても、実施の形態１で示したメモリセル
トランジスタ９０と同様に高速動作が可能となる。
スタ９１においても、実施の形態１で示したメモリセル
トランジスタ９０と同様に高速動作が可能となる。
【００６２】（実施の形態３）図８を参照して、この発
明の実施の形態３に従った不揮発性のメモリセルトラン
ジスタ９２においては、フローティングゲート電極１３
の上面１３ａの表面に凹部９５ａと凸部９５ｂが形成さ
れている点で図２で示すメモリセルトランジスタ９０と
異なる。
明の実施の形態３に従った不揮発性のメモリセルトラン
ジスタ９２においては、フローティングゲート電極１３
の上面１３ａの表面に凹部９５ａと凸部９５ｂが形成さ
れている点で図２で示すメモリセルトランジスタ９０と
異なる。
【００６３】フローティングゲート電極１３は、第１の
面としての下面１３ｂと第２の面としての上面１３ａと
を有する、下面１３ｂの面積は上面１３ａの面積よりも
小さい。上面１３ａと下面１３ｂとは側面１３ｃおよび
１３ｄにより互いに離れて形成される。
面としての下面１３ｂと第２の面としての上面１３ａと
を有する、下面１３ｂの面積は上面１３ａの面積よりも
小さい。上面１３ａと下面１３ｂとは側面１３ｃおよび
１３ｄにより互いに離れて形成される。
【００６４】このように構成されたメモリセルトランジ
スタ９２においては、実施の形態１に従った図２で示す
メモリセルトランジスタと同様に高速動作が可能とな
る。
スタ９２においては、実施の形態１に従った図２で示す
メモリセルトランジスタと同様に高速動作が可能とな
る。
【００６５】（実施の形態４）図９を参照して、この発
明の実施の形態４に従った不揮発性のメモリセルトラン
ジスタ９３においては、シリコン基板１上に層間絶縁膜
１６が形成され、層間絶縁膜１６にはコンタクトホール
１６ａが形成されている。このコンタクトホール１６ａ
を充填するようにフローティングゲート電極１４が形成
されている点で実施の形態１に従った図２で示すメモリ
セルトランジスタと異なる。フローティングゲート電極
１４は第１の面としての下面１４ｂと第２の面としての
上面１４ａとを有する。下面１４ｂは上面１４ａよりも
小さい面積を有する。上面１４ａと下面１４ｂとは側面
１４ｃおよび１４ｄにより隔てられている。
明の実施の形態４に従った不揮発性のメモリセルトラン
ジスタ９３においては、シリコン基板１上に層間絶縁膜
１６が形成され、層間絶縁膜１６にはコンタクトホール
１６ａが形成されている。このコンタクトホール１６ａ
を充填するようにフローティングゲート電極１４が形成
されている点で実施の形態１に従った図２で示すメモリ
セルトランジスタと異なる。フローティングゲート電極
１４は第１の面としての下面１４ｂと第２の面としての
上面１４ａとを有する。下面１４ｂは上面１４ａよりも
小さい面積を有する。上面１４ａと下面１４ｂとは側面
１４ｃおよび１４ｄにより隔てられている。
【００６６】このように構成されたメモリセルトランジ
スタ９３においては、まず、実施の形態１に従った図２
で示すメモリセルトランジスタ９０と同様の効果があ
る。また、コンタクトホール１６内にフローティングゲ
ート電極１４が形成されるため、下面１４ｂの面積が小
さくなってもフローティングゲート電極１４が倒れるこ
とがない。
スタ９３においては、まず、実施の形態１に従った図２
で示すメモリセルトランジスタ９０と同様の効果があ
る。また、コンタクトホール１６内にフローティングゲ
ート電極１４が形成されるため、下面１４ｂの面積が小
さくなってもフローティングゲート電極１４が倒れるこ
とがない。
【００６７】以上、この発明の実施の形態について説明
したが、ここで示したメモリセルトランジスタはＮＯＲ
型やＤＩＮＯＲ（Divided-Bit Line NOR）型などのさま
ざまな不揮発性メモリセルトランジスタとして使用する
ことができる。特に、フローティングゲート電極に電子
を注入する動作が書込動作となるＮＯＲ型のトランジス
タとして用いた場合には書込動作が速くなるため特に高
速動作が可能となる。
したが、ここで示したメモリセルトランジスタはＮＯＲ
型やＤＩＮＯＲ（Divided-Bit Line NOR）型などのさま
ざまな不揮発性メモリセルトランジスタとして使用する
ことができる。特に、フローティングゲート電極に電子
を注入する動作が書込動作となるＮＯＲ型のトランジス
タとして用いた場合には書込動作が速くなるため特に高
速動作が可能となる。
【００６８】また、上述の実施の形態で示した膜厚や材
質などは適宜変更することができる。
質などは適宜変更することができる。
【００６９】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００７０】
【発明の効果】請求項１〜４に記載の発明においては、
高速動作が可能でかつ電荷の漏れの少ない不揮発性半導
体記憶装置を提供できる。
高速動作が可能でかつ電荷の漏れの少ない不揮発性半導
体記憶装置を提供できる。
【００７１】請求項５〜７に記載の発明に従えば、高速
動作が可能で電荷の漏れの少ない不揮発性半導体記憶装
置を簡単な工程で製造できる。
動作が可能で電荷の漏れの少ない不揮発性半導体記憶装
置を簡単な工程で製造できる。
【図１】 この発明の実施の形態１に従った不揮発性半
導体記憶装置の平面図である。
導体記憶装置の平面図である。
【図２】 図１中のＩＩ−ＩＩ線に沿って見た断面を示
す図である。
す図である。
【図３】 図２で示す不揮発性半導体記憶装置の製造方
法の第１工程を示す断面図である。
法の第１工程を示す断面図である。
【図４】 図２で示す不揮発性半導体記憶装置の製造方
法の第２工程を示す断面図である。
法の第２工程を示す断面図である。
【図５】 図２で示す不揮発性半導体記憶装置の製造方
法の第３工程を示す断面図である。
法の第３工程を示す断面図である。
【図６】 図２で示す不揮発性半導体記憶装置の製造方
法の第４工程を示す断面図である。
法の第４工程を示す断面図である。
【図７】 この発明の実施の形態２に従った不揮発性半
導体記憶装置の断面図である。
導体記憶装置の断面図である。
【図８】 この発明の実施の形態３に従った不揮発性半
導体記憶装置の断面図である。
導体記憶装置の断面図である。
【図９】 この発明の実施の形態４に従った不揮発性半
導体記憶装置の断面図である。
導体記憶装置の断面図である。
【図１０】 従来の不揮発性半導体記憶装置の書込動作
を示す図である。
を示す図である。
【図１１】 従来の不揮発性半導体記憶装置の消去動作
を示す断面図である。
を示す断面図である。
【図１２】 従来の不揮発性半導体記憶装置の回路図で
ある。
ある。
【図１３】 フローティングゲート電極の下面の面積が
小さい従来の不揮発性半導体記憶装置の断面図である。
小さい従来の不揮発性半導体記憶装置の断面図である。
【図１４】 図１３で示す不揮発性半導体記憶装置の製
造方法の第１工程を示す断面図である。
造方法の第１工程を示す断面図である。
【図１５】 図１３で示す不揮発性半導体記憶装置の製
造方法の第２工程を示す断面図である。
造方法の第２工程を示す断面図である。
【図１６】 図１３で示す不揮発性半導体記憶装置の製
造方法の第３工程を示す断面図である。
造方法の第３工程を示す断面図である。
【図１７】 図１３で示す不揮発性半導体記憶装置の製
造方法の第４工程を示す断面図である。
造方法の第４工程を示す断面図である。
１ シリコン基板、２ フローティングゲート電極、２
ａ 上面、２ｂ 下面、３ コントロールゲート電極、
６ａ トンネル酸化膜、７ ＯＮＯ膜、９ 保護膜。
ａ 上面、２ｂ 下面、３ コントロールゲート電極、
６ａ トンネル酸化膜、７ ＯＮＯ膜、９ 保護膜。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B025 AA01 AB02 AC01 AE05 5F001 AA01 AA05 AB02 AB08 AB09 AC03 AD12 AD33 AF10 AG02 AG22 AG27 AG29 5F083 EP02 EP22 EP23 ER04 ER13 ER14 ER16 ER21 GA01 JA04 JA35 PR05 PR12 PR21
Claims (7)
- 【請求項１】 半導体基板と、 前記半導体基板上に第１の誘電体層を介在させて形成さ
れたフローティングゲート電極と、 前記フローティングゲート電極上に第２の誘電体層を介
在させて形成されたコントロールゲート電極とを備え、 前記フローティングゲート電極は単一の層からなり、 前記フローティングゲート電極は、前記第１の誘電体層
を介在させて前記半導体基板に向かい合う第１の面と、
前記第２の誘電体層を介在させて前記コントロールゲー
ト電極に向かい合う第２の面とを有し、 前記第１の面は、前記第２の面よりも小さい面積を有す
る、不揮発性半導体記憶装置。 - 【請求項２】 前記フローティングゲート電極は台形の
断面形状を有している、請求項１に記載の不揮発性半導
体記憶装置。 - 【請求項３】 前記第２の面には凹凸が形成されてい
る、請求項１に記載の不揮発性半導体記憶装置。 - 【請求項４】 前記第１の誘電体層に達する孔を有する
絶縁膜をさらに備え、前記フローティングゲート電極は
前記孔を充填するように形成され、前記第１の面は前記
孔内に形成され、前記第２の面は前記孔の上に形成され
る、請求項１に記載の不揮発性半導体記憶装置。 - 【請求項５】 半導体基板上に帯状の第１の誘電体層を
介在させてフローティングゲート電極形成用の帯状の第
１の導電層を形成する工程と、 前記第１の導電層上に第２の誘電体層を形成する工程
と、 前記第２の誘電体層上にコントロールゲート電極形成用
の第２の導電層を形成する工程と、 所定のパターンを有するマスクに従って、コントロール
ゲート電極形成用の前記第２の導電層と、前記第２の誘
電体層と、フローティングゲート電極形成用の前記第１
の導電層の上部とを異方性エッチングすることにより、
前記半導体基板上に位置し側壁を有するフローティング
ゲート電極の上部と、そのフローティングゲート電極の
上部上に位置する、パターニングされた、側壁を有する
第２の誘電体層と、その第２の誘電体層上に位置し側壁
を有するコントロールゲート電極とを形成する工程と、 前記フローティングゲート電極の上部の側壁と前記第２
の誘電体層の側壁と前記コントロールゲート電極の側壁
とに前記フローティングゲート電極の上部と前記第２の
誘電体層と前記コントロールゲート電極とが等方性エッ
チングされるのを防ぐための保護膜を形成する工程と、 フローティングゲート電極形成用の前記第１の導電層の
下部と、前記第１の誘電体層とを等方性エッチングする
ことにより、前記半導体基板上に位置するパターニング
された前記第１の誘電体層と、その第１の誘電体層上に
位置するフローティングゲート電極の下部とを形成する
工程とを備え、 前記フローティングゲート電極の下部が前記第１の誘電
体層を介在させて前記半導体基板と向かい合う面積は、
前記フローティングゲート電極の上部が前記第２の誘電
体層を介在させて前記コントロールゲート電極と向かい
合う面積よりも小さい、不揮発性半導体記憶装置の製造
方法。 - 【請求項６】 前記保護膜は、前記第１の導電層の上部
を異方性エッチングする際に形成される、請求項５に記
載の不揮発性半導体記憶装置の製造方法。 - 【請求項７】 前記保護膜は、前記第１の導電層の上部
を異方性エッチングする際に発生するエッチング残渣に
より構成される、請求項６に記載の不揮発性半導体記憶
装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18614898A JP2000022008A (ja) | 1998-07-01 | 1998-07-01 | 不揮発性半導体記憶装置およびその製造方法 |
| KR1019990007267A KR20000011189A (ko) | 1998-07-01 | 1999-03-05 | 불휘발성반도체기억장치및그제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18614898A JP2000022008A (ja) | 1998-07-01 | 1998-07-01 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000022008A true JP2000022008A (ja) | 2000-01-21 |
Family
ID=16183231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18614898A Withdrawn JP2000022008A (ja) | 1998-07-01 | 1998-07-01 | 不揮発性半導体記憶装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2000022008A (ja) |
| KR (1) | KR20000011189A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7109549B2 (en) | 2004-07-02 | 2006-09-19 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US7446371B2 (en) | 2004-10-21 | 2008-11-04 | Samsung Electronics Co., Ltd. | Non-volatile memory cell structure with charge trapping layers and method of fabricating the same |
| US7829929B2 (en) | 2008-02-19 | 2010-11-09 | Samsung Electronics Co., Ltd. | Non-volatile memory device and non-volatile semiconductor integrated circuit device, including the same |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4096507B2 (ja) * | 2000-09-29 | 2008-06-04 | 富士通株式会社 | 半導体装置の製造方法 |
| KR100391984B1 (ko) * | 2001-08-08 | 2003-07-22 | 삼성전자주식회사 | 다층 터널접합층 패턴을 갖는 반도체 기억소자 및 그제조방법 |
| KR101116341B1 (ko) * | 2006-06-29 | 2012-03-16 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조방법 |
-
1998
- 1998-07-01 JP JP18614898A patent/JP2000022008A/ja not_active Withdrawn
-
1999
- 1999-03-05 KR KR1019990007267A patent/KR20000011189A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7109549B2 (en) | 2004-07-02 | 2006-09-19 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US7446371B2 (en) | 2004-10-21 | 2008-11-04 | Samsung Electronics Co., Ltd. | Non-volatile memory cell structure with charge trapping layers and method of fabricating the same |
| US7829929B2 (en) | 2008-02-19 | 2010-11-09 | Samsung Electronics Co., Ltd. | Non-volatile memory device and non-volatile semiconductor integrated circuit device, including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000011189A (ko) | 2000-02-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5985293B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| US6696340B2 (en) | Semiconductor devices having a non-volatile memory transistor and methods for manufacturing the same | |
| US20030161192A1 (en) | Nonvolatile semiconductor memory device and methods for operating and producing the same | |
| JP3971873B2 (ja) | 半導体集積回路装置およびその製造方法 | |
| US5532181A (en) | Method of manufacturing semiconductor non-volatile memory device having different gate insulating thicknesses | |
| JP2882392B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| US7387933B2 (en) | EEPROM device and method of fabricating the same | |
| JP2005514769A (ja) | 不揮発性メモリ及びその形成方法 | |
| US7563676B2 (en) | NOR-type flash memory cell array and method for manufacturing the same | |
| JP2003100914A (ja) | 不揮発性半導体メモリ装置、その動作方法および半導体装置の製造方法 | |
| JP6883422B2 (ja) | 半導体装置およびその製造方法 | |
| JPH07226449A (ja) | 電気的に情報の書込および消去が可能な半導体記憶装置およびその製造方法ならびにその記憶認識方法 | |
| JP2000022008A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| US6657251B1 (en) | Semiconductor memory device having memory transistors with gate electrodes of a double-layer stacked structure and method of fabricating the same | |
| US7145802B2 (en) | Programming and manufacturing method for split gate memory cell | |
| US7084453B2 (en) | Method of forming different oxide thickness for high voltage transistor and memory cell tunnel dielectric | |
| US20050202643A1 (en) | Transistor and method for manufacturing the same | |
| JP3173907B2 (ja) | 不揮発性記憶素子およびその製造方法 | |
| US8188536B2 (en) | Memory device and manufacturing method and operating method thereof | |
| KR100467816B1 (ko) | 저전압 구동 플래쉬 메모리 및 그 제조 방법 | |
| US6642571B2 (en) | Nonvolatile semiconductor memory | |
| JPH1167937A (ja) | 半導体不揮発性記憶装置およびその製造方法 | |
| JP3137091B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP3090739B2 (ja) | 不揮発性半導体記憶素子の製造方法 | |
| JP2001185631A (ja) | 半導体装置、その製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050906 |